CN116298789A - 一种用于芯片测试的连接装置 - Google Patents
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Abstract
本发明提供了一种用于芯片测试的连接装置，其中，包括：芯片以及位于芯片上方的连接组件，旨在通过利用在芯片上设置的多个导电孔，并在芯片上对应多个导电孔位置的上方设置连接组件，当对芯片进行测试的时候，通过对连接组件背离所述芯片的一侧施加压力，使得连接组件内的信号探针与芯片的表面抵触，以与芯片内的多个导电孔电连接，从而将芯片上的高速信号引出到芯片的背离封装基板的一侧并直接导入连接组件中来测试，减少了由于工艺以及材料性能等因素造成的性能干扰问题。
Description
技术领域
本发明涉及芯片高速信号测试技术领域，尤其涉及一种用于芯片测试的连接装置。
背景技术
芯片高速信号测试应尽量避免非芯片因素造成的信号性能偏差。常用技术一般是利用芯片上的导电凸点(Bump)把信号导入与芯片电连接的封装基板上，再把信号通过插座(Socket)或者焊球导入PCB(Printed Circuit Board，印制电路)板，然后通过连接器(Connector)连接到示波器或者VNA(Vector Network Analyzer，矢量网络分析仪)进行测试。
由于信号通需要过导电凸点(Bump)、封装基板、插座(Socket)和PCB板，还有连接器(Connector)和电缆(Cable)才能最终连接到示波器和VNA中，导致芯片的高速信号传导的路径太长，会有很多的反射和损耗的问题。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种用于芯片测试的连接装置，以降低芯片高速信号测试引入的干扰及损耗问题。
本发明的目的采用以下技术方案实现：
根据本发明的一方面，提供一种用于芯片测试的连接装置，包括：
芯片，所述芯片具有相对的第一表面和第二表面，所述芯片包括多个导电孔单元，每个所述导电孔单元包括在厚度方向上贯穿所述第一表面和所述第二表面的多个导电孔，在所述芯片的所述第二表面上设置有多个第一导电凸点，所述芯片通过所述多个第一导电凸点与封装基板电连接；
连接组件，所述连接组件位于所述芯片的所述第一表面上方，所述连接组件包括与所述多个导电孔单元对应设置的多个测试信号线组，每个所述测试信号线组包括以层叠的方式依序设置的信号探针、弹性件以及多根线缆，其中，所述信号探针、所述弹性件以及所述多根线缆之间相互电连接；
在对所述芯片进行测试的情况下，对所述连接组件背离所述芯片的一侧表面施加压力，并使所述弹性件压缩，使得所述信号探针伸出所述连接组件靠近所述芯片的一侧表面，并与所述芯片的所述第一表面抵触，以与所述芯片内的所述多个导电孔电连接。
进一步地，所述多个导电孔呈同轴排布设置。
进一步地，在所述芯片的所述第一表面上设置有至少一层重布线层，所述至少一层重布线层与对应的所述多个导电孔电连接。
进一步地，所述信号探针的整体呈“T”型，所述信号探针在靠近所述弹性件的一侧还包括与所述信号探针的主延伸方向垂直的导电部，该导电部用于与所述弹性件电连接。
进一步地，在所述信号探针的主延伸方向上，每个所述测试信号线组还包括环绕所述信号探针设置的接地探针；其中，在垂直于所述信号探针的主延伸方向上，所述接地探针与所述信号探针之间具有预设的间距。
进一步地，在所述信号探针指向所述接地探针的径向方向上，所述接地探针与所述信号探针之间的填充有第一电介质层，以在所述信号探针的主延伸方向上，使所述第一电介质层包覆部分所述信号探针。
进一步地，在所述信号探针的主延伸方向上，所述第一电介质层的靠近所述弹性件的一端与所述弹性件直接接触。
进一步地，在所述信号探针的主延伸方向上，所述第一电介质层的远离所述弹性件的一端与所述连接组件的靠近所述芯片的一侧表面之间具有预设尺寸的间隙。
进一步地，所述多根线缆与所述多个导电孔一一对应设置，并且所述多根线缆呈同轴排布设置。
进一步地，每个所述测试信号线组还包括包覆所述多根线缆的第二电介质层；在所述多根线缆的主延伸方向上，所述第二电介质层的远离所述弹性件的一端与所述连接组件的背离所述芯片的一侧表面平齐，所述第二电介质层的靠近所述弹性件的一端与所述弹性件直接接触。
进一步地，每个所述测试信号线组还包括包覆所述弹性件的第三电介质层；其中，所述第三电介质层是空气。
进一步地，还包括保护盖，所述连接组件嵌设于所述保护盖中。
本发明实施例提供的用于芯片测试的连接装置，其中，包括：芯片以及位于芯片上方的连接组件，旨在通过利用在芯片上设置的多个导电孔，并在芯片上对应多个导电孔位置的上方设置连接组件，当对芯片进行测试的时候，通过对连接组件背离所述芯片的一侧施加压力，使得连接组件内的信号探针与芯片的表面抵触，以与芯片内的多个导电孔电连接，从而将芯片上的高速信号引出到芯片的背离封装基板的一侧并直接导入连接组件中来测试，减少了由于工艺以及材料性能等因素造成的性能干扰问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施方式。
图1是根据本发明实施例提供的用于芯片测试的连接装置的一种截面结构示意图。
图2是根据图1示出的用于芯片测试的连接装置的局部放大结构示意图。
图3是根据图1示出的芯片内的每个导电孔单元内的多个导电孔的排布示意图。
图4是根据本发明实施例提供的用于芯片测试的连接装置的又一种截面结构示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为使本发明的目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例提供一种用于芯片测试的连接装置，用于降低芯片高速信号测试引入的干扰。
图1是根据本发明实施例提供的用于芯片测试的连接装置的一种截面结构示意图，图2是根据图1示出的用于芯片测试的连接装置的局部放大结构示意图。
如图1和图2所示，本发明实施例提供的用于芯片测试的连接装置包括：芯片102以及位于芯片102上方的连接组件500。
其中，所述芯片102具有相对的第一表面102a和第二表面102b，所述芯片102包括多个导电孔单元110，每个所述导电孔单元110包括在厚度方向上贯穿所述第一表面102a和所述第二表面102b的多个导电孔111，在所述芯片102的所述第二表面102b上设置有多个第一导电凸点103，所述芯片102通过所述多个第一导电凸点103与封装基板101电连接；
所述连接组件500位于所述芯片102的所述第一表面102a上方，所述连接组件500包括与所述多个导电孔单元110对应设置的多个测试信号线组200，每个所述测试信号线组200包括以层叠的方式依序设置的信号探针201、弹性件206以及多根线缆208，其中，所述信号探针201、所述弹性件206以及所述多根线缆208之间相互电连接；
在对所述芯片102进行测试的情况下，对所述连接组件500背离所述芯片102的一侧表面施加压力，并使所述弹性件206压缩，使得所述信号探针201伸出所述连接组件500靠近所述芯片102的一侧表面，并与所述芯片102的所述第一表面102a抵触，以与所述芯片102内的所述多个导电孔111电连接。
具体地，在本发明实施例中，所述芯片102包括贯穿其第一表面102a和第二表面102b的多个导电孔111，所述多个导电孔111采用硅通孔(Through Silicon Via，TSV)技术来实现，所述多个导电孔111中填充有导电材料，该导电材料可以是铜、钨、多晶硅等导电物质。
在本发明实施例中，在所述芯片102的第二表面上会设置一些功能层，所述多个导电孔111与所述芯片102的功能层相应的第一引脚/电极电连接，使功能层相应的第一引脚/电极与连接组件500电连接，以实现高速信号测试。而第一导电凸点103的作用则是将所述芯片102的功能层相应的第二引脚/电极与封装基板101电连接，实现的是芯片102的其他功能，例如，供电、低频信号测试、控制信号传输等。示例性地，该第一导电凸点103例如是焊盘(金属凸块)或焊球等。
需要说明的是，常用技术中，TSV技术的发明是为了使芯片密度更高，使芯片单位面积算力性能更强。但是，在本发明实施例中，则希望利用TSV技术把高速信号由芯片引出到芯片背离封装基板的一侧并直接导入连接组件(Connector)和电缆(Cable)中来测试，避免了高速信号需要通过较长的导线经由封装基板、插座(Socket)和PCB板再与连接组件进行连接，减小了较长导线引起的损耗，以减少由于工艺以及材料性能等因素造成的性能干扰问题。
采用本发明实施例提供的技术方案，旨在通过利用在芯片上设置的多个导电孔，并在芯片上对应多个导电孔位置的上方设置连接组件，当对芯片进行测试的时候，通过对连接组件背离所述芯片的一侧施加压力，使得连接组件内的信号探针与芯片的表面抵触，以与芯片内的多个导电孔电连接，从而将芯片上的高速信号引出到芯片的背离封装基板的一侧并直接导入连接组件中来测试，减少了由于工艺以及材料性能等因素造成的性能干扰问题。
图3是根据图1示出的芯片内的每个导电孔单元内的多个导电孔的排布示意图。
如图3所示，所述多个导电孔111呈同轴排布设置。这是因为多个导电孔111同轴排布的方式能够使得信号损耗小，阻抗匹配好。
进一步地，为了提升芯片102的配电网络性能，在所述芯片102的所述第一表面102a上设置有至少一层重布线层(图未示出)，所述至少一层重布线层(图未示出)与对应的所述多个导电孔111电连接。
在一些实施方式中，所述信号探针201为探测高速信号的探针，所述信号探针201的整体呈“T”型，所述信号探针201在靠近所述弹性件206的一侧还包括与所述信号探针201的主延伸方向垂直的导电部2011，该导电部2011用于与所述弹性件206电连接。
进一步地，在所述信号探针201的主延伸方向上，每个所述测试信号线组200还包括环绕所述信号探针201设置的接地探针202；其中，在垂直于所述信号探针201的主延伸方向上，所述接地探针202与所述信号探针201之间具有预设的间距。示例性地，所述接地探针202呈环形，并且与所述信号探针201同轴设置。
进一步地，在所述信号探针201指向所述接地探针202的径向方向上，所述接地探针202与所述信号探针201之间的填充有第一电介质层2051，以在所述信号探针201的主延伸方向上，使所述第一电介质层2051包覆部分所述信号探针201。
进一步地，在所述信号探针201的主延伸方向上，所述第一电介质层2051的靠近所述弹性件206的一端与所述弹性件206直接接触。
进一步地，在所述信号探针201的主延伸方向上，所述第一电介质层2051的远离所述弹性件206的一端与所述连接组件500的靠近所述芯片102的一侧表面之间具有预设尺寸的间隙。通常该间隙内一般填充空气，可以降低寄生电容。
进一步地，所述第一电介质层2051的介电常数低于预设值。即，所述第一电介质层2051选用低介电常数的材料，通常电介质层的介电常数越低，表示其存储电荷的能力越强。
在一些实施方式中，由于所述多根线缆208是与所述多个导电孔111一一对应的，故所述多根线缆208也呈同轴排布设置，同样地，同轴排布的设置方式，可以使得信号损耗小，阻抗匹配好。
进一步地，每个所述测试信号线组200还包括包覆所述多根线缆208的第二电介质层2052；也即，所述多根线缆208嵌设于所述第二电介质层2052中。
进一步地，所述第二电介质层2052的介电常数低于预设值。即，所述第二电介质层2052选用低介电常数的材料，通常电介质层的介电常数越低，表示其存储电荷的能力越强。可选地，所述第二电介质层2052与所述第一电介质层2051选用同一种低介电常数的材料。
在所述多根线缆208的主延伸方向上，所述第二电介质层2052的远离所述弹性件206的一端与所述连接组件500的背离所述芯片102的一侧表面平齐，所述第二电介质层2052的靠近所述弹性件206的一端与所述弹性件206直接接触。
在一些实施方式中，每个所述测试信号线组200还包括包覆所述弹性件206的第三电介质层207；其中，所述第三电介质层207是空气，以降低寄生电容。
图4是根据本发明实施例提供的用于芯片测试的连接装置的又一种截面结构示意图。
如图4所示，本发明实施例提供的用于芯片测试的连接装置还包括用于固定连接组件500的保护盖104，示例性地，所述连接组件500嵌设于所述保护盖104中。具体地，可将嵌设有连接组件500的保护盖对应置于待测的芯片102的上方，以对芯片102的高速信号进行测试。
由上述内容可知，本发明实施例提供的用于芯片测试的连接装置，包括：芯片以及位于芯片上方的连接组件，旨在通过利用在芯片上设置的多个导电孔，并在芯片上对应多个导电孔位置的上方设置连接组件，当对芯片进行测试的时候，通过对连接组件背离所述芯片的一侧施加压力，使得连接组件内的信号探针与芯片的表面抵触，以与芯片内的多个导电孔电连接，从而将芯片上的高速信号引出到芯片的背离封装基板的一侧并直接导入连接组件中来测试，减少了由于工艺以及材料性能等因素造成的性能干扰问题。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
Claims (12)
1.一种用于芯片测试的连接装置，其特征在于，包括：
芯片，所述芯片具有相对的第一表面和第二表面，所述芯片包括多个导电孔单元，每个所述导电孔单元包括在厚度方向上贯穿所述第一表面和所述第二表面的多个导电孔，在所述芯片的所述第二表面上设置有多个第一导电凸点，所述芯片通过所述多个第一导电凸点与封装基板电连接；
连接组件，所述连接组件位于所述芯片的所述第一表面上方，所述连接组件包括与所述多个导电孔单元对应设置的多个测试信号线组，每个所述测试信号线组包括以层叠的方式依序设置的信号探针、弹性件以及多根线缆，其中，所述信号探针、所述弹性件以及所述多根线缆之间相互电连接；
在对所述芯片进行测试的情况下，对所述连接组件背离所述芯片的一侧表面施加压力，并使所述弹性件压缩，使得所述信号探针伸出所述连接组件靠近所述芯片的一侧表面，并与所述芯片的所述第一表面抵触，以与所述芯片内的所述多个导电孔电连接。
2.如权利要求1所述的用于芯片测试的连接装置，其特征在于，
所述多个导电孔呈同轴排布设置。
3.如权利要求2所述的用于芯片测试的连接装置，其特征在于，
在所述芯片的所述第一表面上设置有至少一层重布线层，所述至少一层重布线层与对应的所述多个导电孔电连接。
4.如权利要求1所述的用于芯片测试的连接装置，其特征在于，
所述信号探针的整体呈“T”型，所述信号探针在靠近所述弹性件的一侧还包括与所述信号探针的主延伸方向垂直的导电部，该导电部用于与所述弹性件电连接。
5.如权利要求4所述的用于芯片测试的连接装置，其特征在于，
在所述信号探针的主延伸方向上，每个所述测试信号线组还包括环绕所述信号探针设置的接地探针；
其中，在垂直于所述信号探针的主延伸方向上，所述接地探针与所述信号探针之间具有预设的间距。
6.如权利要求5所述的用于芯片测试的连接装置，其特征在于
在所述信号探针指向所述接地探针的径向方向上，所述接地探针与所述信号探针之间的填充有第一电介质层，以在所述信号探针的主延伸方向上，使所述第一电介质层包覆部分所述信号探针。
7.如权利要求6所述的用于芯片测试的连接装置，其特征在于，
在所述信号探针的主延伸方向上，所述第一电介质层的靠近所述弹性件的一端与所述弹性件直接接触。
8.如权利要求7所述的用于芯片测试的连接装置，其特征在于，
在所述信号探针的主延伸方向上，所述第一电介质层的远离所述弹性件的一端与所述连接组件的靠近所述芯片的一侧表面之间具有预设尺寸的间隙。
9.如权利要求1所述的用于芯片测试的连接装置，其特征在于，
所述多根线缆与所述多个导电孔一一对应设置，并且所述多根线缆呈同轴排布设置。
10.如权利要求1或9所述的用于芯片测试的连接装置，其特征在于，
每个所述测试信号线组还包括包覆所述多根线缆的第二电介质层；
在所述多根线缆的主延伸方向上，所述第二电介质层的远离所述弹性件的一端与所述连接组件的背离所述芯片的一侧表面平齐，所述第二电介质层的靠近所述弹性件的一端与所述弹性件直接接触。
11.如权利要求1所述的用于芯片测试的连接装置，其特征在于，每个所述测试信号线组还包括包覆所述弹性件的第三电介质层；
其中，所述第三电介质层是空气。
12.如权利要求1所述的用于芯片测试的连接装置，其特征在于，还包括保护盖，
所述连接组件嵌设于所述保护盖中。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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