CN116257465A - 寻址方法、存储介质及电子设备 - Google Patents

寻址方法、存储介质及电子设备 Download PDF

Info

Publication number
CN116257465A
CN116257465A CN202310072512.8A CN202310072512A CN116257465A CN 116257465 A CN116257465 A CN 116257465A CN 202310072512 A CN202310072512 A CN 202310072512A CN 116257465 A CN116257465 A CN 116257465A
Authority
CN
China
Prior art keywords
cache
address
main memory
value
addressing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310072512.8A
Other languages
English (en)
Inventor
张旭航
朱祖建
郑天翼
张功岑
刘昱宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rockchip Electronics Co Ltd
Original Assignee
Rockchip Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rockchip Electronics Co Ltd filed Critical Rockchip Electronics Co Ltd
Priority to CN202310072512.8A priority Critical patent/CN116257465A/zh
Publication of CN116257465A publication Critical patent/CN116257465A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本公开提供寻址方法、存储介质及电子设备。所述寻址方法包括：获取主存的主存地址，主存的容量为2的整次幂；根据所述主存地址和缓存的缓存深度获取缓存地址的标记值和索引值，缓存的容量为非2的整次幂；根据所述主存地址的偏移值获取所述缓存地址的偏移值；以及利用所述缓存地址的标记值、索引值和偏移值对所述缓存进行寻址。所述寻址方法能够适用于非2次幂缓存。

Description

寻址方法、存储介质及电子设备
技术领域
本公开属于存储技术领域，涉及高速缓冲存储器，特别是涉及寻址方法、存储介质及电子设备。
背景技术
高速缓冲存储器(cache)，简称缓存，是存在于主存储器与中央处理器(CentralProcessing Unit，CPU)之间的存储器。CPU的运算速度比主存储器的读写速度要快很多，这就使得CPU在访问内存时要花很长的等待时间，造成系统整体性能的下降。为了弥补计算机系统中CPU与内存之间的运行速度差距，现代CPU普遍采用片上cache来缓存常用的内存数据，cache将CPU使用过的数据及其运算结果进行保存，让CPU下次处理时先访问cache，如果没有可用的数据再去访问内存，因此来提高运行速度。
发明内容
本公开提供寻址方法、存储介质及电子设备，用于实现对非2次幂容量缓存的寻址。
第一方面，本公开实施例提供一种寻址方法。所述寻址方法包括：获取主存的主存地址，所述主存的容量为2的整次幂；根据所述主存地址和缓存的缓存深度获取所述缓存的缓存地址的标记值和索引值，所述缓存的容量为非2的整次幂；根据所述主存地址的偏移值获取所述缓存地址的偏移值；以及利用所述缓存地址的标记值、索引值和偏移值对所述缓存进行寻址。
在第一方面的一种实现方式中，根据所述主存地址和缓存的缓存深度获取所述缓存的缓存地址的标记值和索引值包括：获取所述主存地址与所述缓存深度的商和余数分别作为所述缓存地址的标记值和索引值。
在第一方面的一种实现方式中，所述缓存地址的索引值的位数为nindex＝floor(log2n)，所述缓存地址的标记值的位数为ntag＝n-nindex-noffset，其中n为所述缓存地址的位数，noffset为所述缓存地址的偏移值的位数。
在第一方面的一种实现方式中，根据所述主存地址的偏移值获取所述缓存地址的偏移值包括：将所述缓存地址的偏移值配置为所述主存地址的偏移值。
在第一方面的一种实现方式中，所述缓存包括多路缓存组，所述多路缓存组的路数为非2的整次幂，所述寻址方法还包括：采用轮询方式确定寻址获取到的所述缓存的目标缓存组中的待替换缓存行；以及利用目标数据替换所述待替换缓存行中的数据。
在第一方面的一种实现方式中，所述缓存为专用集成电路的缓存。
第二方面，本公开实施例提供另一种寻址方法。所述寻址方法包括：根据主存地址对多路分组缓存进行寻址以获取目标缓存组；采用轮询方式确定所述目标缓存组中的待替换缓存行；以及利用目标数据替换所述待替换缓存行中的数据。
在第二方面的一种实现方式中，所述多路分组缓存的路数为非2的整次幂。
在第二方面的一种实现方式中，所述多路分组缓存中各路缓存的容量为非2的整数次幂，根据主存地址对多路分组缓存进行寻址以获取目标缓存组包括：根据所述主存地址和所述多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值；根据所述主存地址的偏移值获取所述缓存地址的偏移值；以及利用所述缓存地址的标记值、索引值和偏移值对所述多路分组缓存进行寻址以获取所述目标缓存组。
在第二方面的一种实现方式中，根据所述主存地址和所述多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值包括：获取所述主存地址与所述缓存深度的商和余数分别作为所述缓存地址的标记值和索引值。
第三方面，本公开实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现本公开第一方面任一项或本公开第二方面所述的寻址方法。
第四方面，本公开实施例提供一种电子设备。所述电子设备包括：存储器，被配置为存储计算机程序；以及处理器，被配置为调用所述计算机程序以执行本公开第一方面任一项或本公开第二方面所述的寻址方法。
本公开实施例提供的寻址方法，通过将主存地址映射为缓存地址，能够对非2次幂缓存(也即容量为非2的整次幂的缓存)进行寻址。
本公开另外一些实施例提供的寻址方法，通过在多路分组缓存中使用轮询方式确定待替换缓存行，并利用目标数据替换该待替换缓存行中的数据，此种轮询替换方式使得多路分组缓存的路数不限制于2的整数次幂。
附图说明
图1显示为本公开实施例提供的寻址方法的一种应用场景示例图。
图2显示为本公开实施例提供的寻址方法的流程图。
图3显示为本公开实施例提供的寻址方法的示例图。
图4显示为本公开实施例提供的寻址方法中根据主存地址获取缓存地址的示意图。
图5显示为本公开实施例提供的寻址方法的流程图。
图6显示为本公开实施例提供的寻址方法的示例图。
图7显示为本公开实施例提供的寻址方法中获取目标缓存组的流程图。
图8显示为本公开实施例提供的电子设备的结构示意图。
具体实施方式
以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本公开的其他优点与功效。本公开还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本公开的基本构想，遂图式中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
缓存是大小有限制的高速存储器，用于填补CPU和主存之间的速度差。现有技术中并没有能够适用于非2次幂缓存的寻址方法。为了方便通过部分地址bit对缓存进行直接寻址，现有技术大部分通用缓存的容量都为2的整次幂。然而，在一些需要高频访问非2的整次幂大小数据的专用场合，例如专用集成电路(Application Specific IntegratedCircuit，ASIC)中，如果使用通用缓存，当缓存容量小于需求数据量时，会导致缓存中的数据反复替换产生缓存颠簸现象，当缓存容量大于需求数据量时，会导致空间浪费和成本上升。
至少针对上述问题，本公开实施例提供一种寻址方法，通过将主存地址映射为缓存地址，能够对非2次幂缓存进行寻址。
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行详细描述。
图1是示出根据本公开实施例提供的寻址方法的一种应用场景示例图。如图1所示，电子设备采用四核技术，每个内核都有三级缓存。各内核均具有独立的一级缓存和二级缓存，所有内核共享三级缓存。一级缓存分为指令缓存和数据缓存，二级缓存和三级缓存不区分指令和数据。对于每个内核而言，缓存距离CPU越近则访问速度越快，缓存距离CPU越远则访问速度越慢。在一些实现方式中，一级缓存的存取速度为4个CPU时钟周期，二级缓存的存取速度为11个CPU周期，三级缓存的存取速度为39个CPU时钟周期，RAM主存储器的存取速度为107个CPU时钟周期。
图2是示出根据本公开实施例中提供的寻址方法的流程图，该寻址方法可应用于图1所示电子设备中的任一缓存。如图2所示，本公开实施例提供的寻址方法包括以下步骤S21至步骤S24。
在步骤S21中，获取主存的主存地址，该主存的容量为2的整次幂。主存地址的位数由主存的容量决定。
在步骤S22中，根据主存地址和缓存的缓存深度获取缓存的缓存地址的标记值(tag)和索引值(index)，缓存的容量为非2的整次幂。在一些实施例中，缓存为专用集成电路的缓存。
在步骤S23中，根据主存地址的偏移值(offset)获取缓存地址的偏移值。
在步骤S24中，利用缓存地址的标记值、索引值和偏移值对缓存进行寻址。
图3是示出根据本公开实施例中利用缓存地址的标记值、索引值和偏移值对缓存进行寻址的示意图。具体地，根据缓存地址的索引值偏移到tag表对应的tag项，如图3所示的第2项。将缓存地址的tag值与上述tag项进行比较，如果二者一致则命中。在命中后通过缓存地址的索引值偏移到对应的cacheline(缓存行)，例如图3中根据索引值偏移到第2条cacheline。读取上述cacheline的所有数据，通过缓存地址的偏移值进行偏移后访问，例如图3中访问的偏移值62。
在一些实施例中，根据主存地址和缓存的缓存深度获取缓存的缓存地址的标记值和索引值包括：获取主存地址与缓存深度的商和余数分别作为缓存地址的标记值和索引值。具体地，可以利用除法器对主存地址与缓存深度进行除法运算，将主存地址与缓存深度的商配置为缓存地址的标记值，将主存地址与缓存深度的余数配置为缓存地址的索引值。
在一些实施例中，缓存地址的索引值的位数为
Figure BDA0004071584470000041
缓存地址的标记值的位数为ntag＝n-nindex-noffset，其中n为缓存地址的位数，noffset为缓存地址的偏移值的位数。
在一些实施例中，根据主存地址的偏移值获取缓存地址的偏移值包括：将缓存地址的偏移值配置为主存地址的偏移值。
图4是示出本公开一具体实例中根据主存地址获取缓存地址的示意图。如图4所示，该实例中主存地址为32bit，其中偏移值为8bit，索引值和标记值为24bit，缓存深度为160。利用除法器对主存地址和缓存深度进行除法运算，得到17bit的商作为缓存地址的标记值，8bit的余数作为缓存地址的索引值。将主存地址的8bit偏移值直接映射为缓存地址的偏移值。通过上述过程即可得到33bit的缓存地址，该33bit的缓存地址可用于对缓存进行寻址。
在一些实施例中，缓存包括多路缓存组，该多路缓存组的路数为非2的整次幂。基于此，本公开实施例提供的寻址方法还可以包括：采用轮询(round robin)方式确定寻址获取到的缓存的目标缓存组中的待替换缓存行；利用目标数据替换待替换缓存行中的数据。具体地，多路缓存组的路数为M，M为整数且为非2的整次幂。通过寻址可以获取到目标缓存组，该目标缓存器组包含M路cacheline，标记为第0路至第M-1路。本公开实施例中采用round robin替换方法，将每次要写入的目标数据轮流分配给目标缓存组中的各路cacheline。例如，可以从第0路cacheline开始写入，直到第M-1路cacheline，然后重新从第0路cacheline开始循环。如果在写入第k路cacheline时，该路cacheline已经有数据存在，则利用目标数据替换该路cacheline中的数据，其中k为正整数且k<M。
根据以上描述可知，本公开实施例提供了一种寻址方法，通过将主存地址映射为缓存地址，能够对非2次幂缓存进行寻址。基于此寻址方法，在一些需要高频访问非2次幂大小数据的专用场景中，设备可以采用非2次幂缓存，以此来避免采用2次幂缓存时可能出现的颠簸现象以及空间浪费和成本上升。
本公开实施例还提供另一种寻址方法，应用于多路分组缓存。图5是示出根据本公开实施例中寻址方法的流程图。如图5所示，本公开实施例提供的寻址方法包括以下步骤S51至步骤S53。
在步骤S51中，根据主存地址对多路分组缓存进行寻址以获取目标缓存组。
在步骤S52中，采用轮询方式确定目标缓存组中的待替换缓存行。
在步骤S53中，利用目标数据替换待替换缓存行中的数据。
具体地，如图6所示，目标缓存器组包含N路cacheline，可以标记为第0路至第N-1路。本公开实施例中采用round robin替换方法，将每次要写入的目标数据轮流分配给目标缓存组中的各路cacheline。例如，可以从第0路cacheline开始写入，直到第N-1路cacheline，然后重新从第0路cacheline开始循环。如果在写入第m路cacheline时，该路cacheline已经有数据存在，则利用目标数据替换该路cacheline中的数据，其中m和N均为正整数，且m<N。
在一些实施例中，多路分组缓存的路数为非2的整次幂，也即，N的数值不为2的整次幂。具体地，在一些实现方式中采用LRU(Least Recently Used，最近最少使用)替换方式，LRU方式基于二叉树实现，因而要求多路分组缓存的路数必须为2的整次幂，此种方案灵活性较差，难以适用于多种不同的场景。于本公开实施例中采用round robin替换方式而非LRU替换方式，因而本公开实施例提供的寻址方法可用于对路数为非2的整次幂的多路分组缓存进行寻址，此种方式更为灵活。
需要说明的是，多路分组缓存的路数为非2的整次幂，仅为本公开的一种可选方式。在一些实现方式中，多路分组缓存的路数也可以为2的整次幂，本公开对此不做限制。
在一些实施例中，多路分组缓存可以为专用集成电路的缓存。相较于CPU而言，专用集成电路对缓存的访问更有规律，能够更好地支持round robin替换方式。
在一些实施例中，本公开实施例中多路分组缓存各路缓存的容量为非2的整数次幂。图7显示为本公开实施例中根据主存地址对多路分组缓存进行寻址以获取目标缓存组的流程图。如图7所示，本公开实施例中根据主存地址对多路分组缓存进行寻址以获取目标缓存组包括以下步骤S71至步骤S73。
在步骤S71中，根据主存地址和多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值。
在步骤S72中，根据主存地址的偏移值获取缓存地址的偏移值。
在步骤S73中，利用缓存地址的标记值、索引值和偏移值对多路分组缓存进行寻址以获取目标缓存组。
在一些实施例中，于步骤S71中，可以将主存地址与各路缓存的缓存深度的商配置为缓存地址的标记值，将主存地址与各路缓存的缓存深度的的余数配置为缓存地址的索引值。上述获取商和余数的过程可以通过除法器实现。
在一些实施例中，缓存地址的索引值的位数为nindex＝floor(log2n)，缓存地址的标记值的位数为ntag＝n-nindex-noffset，其中n为缓存地址的位数，noffset为缓存地址的偏移值的位数。
在一些实施例中，于步骤S72中，可以将缓存地址的偏移值配置为主存地址的偏移值。
在一些实施例中，根据主存地址和多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值包括：获取主存地址与缓存深度的商和余数分别作为缓存地址的标记值和索引值。具体地，可以利用除法器对主存地址与缓存的缓存深度进行除法运算，并将主存地址与缓存深度的商配置为缓存地址的标记值，将主存地址与缓存深度的余数配置为缓存地址的索引值。
根据以上描述可知，本公开实施例提供了一种针对多路分组缓存的寻址方案。在多路分组缓存中，地址与cacheline之间为一对多的对应关系，本公开实施例选择roundrobin替换方法按照时间顺序依次替换对应的cacheline，使得本公开实施例提供的寻址方法可适用于路数为非2的整次幂的场景，在节约成本的同时能够满足专门场景的性能要求。
本公开实施例提供的寻址方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本公开的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本公开的保护范围内。
本公开实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被执行以实现本公开任一实施例提供的寻址方法。
本公开实施例中，可以采用一个或多个存储介质的任意组合。存储介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机盘、硬盘、RAM、ROM、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
本公开还提供一种电子设备。图8是示出根据本公开实施例中电子设备800的结构示意图。如图8所示，本公开实施例中电子设备800包括存储器810和处理器820。
存储器810用于存储计算机程序。在一些实施例中，存储器810包括：ROM、RAM、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。
具体地，存储器810可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)和/或高速缓存存储器。电子设备800可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。存储器810可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本公开各实施例的功能。
处理器820与存储器810相连，用于执行存储器810存储的计算机程序，以使电子设备800执行寻址方法。
在一些实施例中，处理器820可以是通用处理器，包括中央处理器、网络处理器(Network Processor，NP)等。在一些实施例中，处理器820还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific IntegratedCircuit，ASIC)、现场可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
综上所述，本公开实施例提供的寻址方法，通过将主存地址映射为缓存地址，能够对非2次幂缓存(也即容量为非2的整次幂的缓存)进行寻址。本公开另外一些实施例提供的寻址方法，通过在多路分组缓存中使用轮询方式确定待替换缓存行，并利用目标数据替换该待替换缓存行中的数据，此种轮询替换方式使得多路分组缓存的路数不限制于2的整数次幂。因此，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本公开的原理及其功效，而非用于限制本公开。任何熟悉此技术的人士皆可在不违背本公开的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本公开所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本公开的权利要求所涵盖。

Claims (12)

1.一种寻址方法，其特征在于，包括：
获取主存的主存地址，所述主存的容量为2的整次幂；
根据所述主存地址和缓存的缓存深度获取所述缓存的缓存地址的标记值和索引值，所述缓存的容量为非2的整次幂；
根据所述主存地址的偏移值获取所述缓存地址的偏移值；以及
利用所述缓存地址的标记值、索引值和偏移值对所述缓存进行寻址。
2.根据权利要求1所述的寻址方法，其特征在于，根据所述主存地址和缓存的缓存深度获取所述缓存的缓存地址的标记值和索引值包括：
获取所述主存地址与所述缓存深度的商和余数分别作为所述缓存地址的标记值和索引值。
3.根据权利要求2所述的寻址方法，其特征在于，所述缓存地址的索引值的位数为nindex＝floor(log2n)，所述缓存地址的标记值的位数为ntag＝n-nindex-noffset，其中n为所述缓存地址的位数，noffset为所述缓存地址的偏移值的位数。
4.根据权利要求1所述的寻址方法，其特征在于，根据所述主存地址的偏移值获取所述缓存地址的偏移值包括：
将所述缓存地址的偏移值配置为所述主存地址的偏移值。
5.根据权利要求1所述的寻址方法，其特征在于，所述缓存包括多路缓存组，所述多路缓存组的路数为非2的整次幂，所述寻址方法还包括：
采用轮询方式确定寻址获取到的所述缓存的目标缓存组中的待替换缓存行；以及
利用目标数据替换所述待替换缓存行中的数据。
6.根据权利要求1至5中任一项所述的寻址方法，其特征在于，所述缓存为专用集成电路的缓存。
7.一种寻址方法，其特征在于，包括：
根据主存地址对多路分组缓存进行寻址以获取目标缓存组；
采用轮询方式确定所述目标缓存组中的待替换缓存行；以及
利用目标数据替换所述待替换缓存行中的数据。
8.根据权利要求7所述的寻址方法，其特征在于，所述多路分组缓存的路数为非2的整次幂。
9.根据权利要求7所述的寻址方法，其特征在于，所述多路分组缓存中各路缓存的容量为非2的整数次幂，根据主存地址对多路分组缓存进行寻址以获取目标缓存组包括：
根据所述主存地址和所述多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值；
根据所述主存地址的偏移值获取所述缓存地址的偏移值；以及
利用所述缓存地址的标记值、索引值和偏移值对所述多路分组缓存进行寻址以获取所述目标缓存组。
10.根据权利要求9所述的寻址方法，其特征在于，根据所述主存地址和所述多路分组缓存中各路缓存的缓存深度获取缓存地址的标记值和索引值包括：
获取所述主存地址与所述缓存深度的商和余数分别作为所述缓存地址的标记值和索引值。
11.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被执行以实现根据权利要求1至10中任一项所述的寻址方法。
12.一种电子设备，其特征在于，包括：
存储器，被配置为存储计算机程序；以及
处理器，被配置为调用所述计算机程序以执行根据权利要求1至10中任一项所述的寻址方法。
CN202310072512.8A 2023-01-17 2023-01-17 寻址方法、存储介质及电子设备 Pending CN116257465A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310072512.8A CN116257465A (zh) 2023-01-17 2023-01-17 寻址方法、存储介质及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310072512.8A CN116257465A (zh) 2023-01-17 2023-01-17 寻址方法、存储介质及电子设备

Publications (1)

Publication Number Publication Date
CN116257465A true CN116257465A (zh) 2023-06-13

Family

ID=86681947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310072512.8A Pending CN116257465A (zh) 2023-01-17 2023-01-17 寻址方法、存储介质及电子设备

Country Status (1)

Country Link
CN (1) CN116257465A (zh)

Similar Documents

Publication Publication Date Title
US7380065B2 (en) Performance of a cache by detecting cache lines that have been reused
US8949544B2 (en) Bypassing a cache when handling memory requests
US9361236B2 (en) Handling write requests for a data array
US20140208038A1 (en) Sectored cache replacement algorithm for reducing memory writebacks
KR102575913B1 (ko) 비대칭 세트 결합된 캐시
US7350016B2 (en) High speed DRAM cache architecture
CN105677580A (zh) 访问缓存的方法和装置
KR101509628B1 (ko) 프로세서의 하이 어소시에이티브 캐시 메모리를 위한 ｓｃｒ 매커니즘
CN105005510B (zh) 应用于固态硬盘阻变存储器缓存的纠错保护架构及方法
US20220398198A1 (en) Tags and data for caches
CN115033185A (zh) 访存处理方法和装置、存储装置、芯片、板卡、电子设备
CN108763106B (zh) 一种基于交叉存储的Cache实现方法
CN109669881B (zh) 一种基于Cache空间预约算法的计算方法
CN109299021B (zh) 页迁移方法、装置和中央处理器
CN116257465A (zh) 寻址方法、存储介质及电子设备
KR20210037216A (ko) 이종 메모리를 이용하여 메모리 주소 변환 테이블을 관리하는 메모리 관리 유닛 및 이의 메모리 주소 관리 방법
CN107038126B (zh) 存储系统
US11720486B2 (en) Memory data access apparatus and method thereof
US20160140034A1 (en) Devices and methods for linked list array hardware implementation
CN117851291B (zh) 内存访问系统、电子组件及电子设备
US12038852B2 (en) Partial logical-to-physical (L2P) address translation table for multiple namespaces
US20150026408A1 (en) Cache memory system and method of operating the same
US11409665B1 (en) Partial logical-to-physical (L2P) address translation table for multiple namespaces
CN116841922A (zh) Tlb页表项管理方法
US20220276969A1 (en) Sedram-based stacked cache system and device and controlling method therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination