CN116204485A

CN116204485A - 多处理器系统及其通信方法、处理器内核

Info

Publication number: CN116204485A
Application number: CN202111454988.5A
Authority: CN
Inventors: 杨成雷
Original assignee: BYD Co Ltd
Current assignee: BYD Co Ltd
Priority date: 2021-11-30
Filing date: 2021-11-30
Publication date: 2023-06-02

Abstract

本申请公开了一种多处理器系统及其通信方法、处理器内核，所述多处理器系统包括至少两个处理器内核，所述至少两个处理器内核通过共享内存进行数据传输，所述至少两个处理器内核的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述通信方法包括：在向其他处理器内核发送目标数据时，获取当前时间和所述通信周期；根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，向所述共享内存发送所述目标数据，能够通过时分复用方式有效提高多处理器系统的数据处理效率。

Description

多处理器系统及其通信方法、处理器内核

技术领域

本申请一般涉及数据通信技术领域，具体涉及一种多处理器系统及其通信方法、处理器内核。

背景技术

随着数据处理量的增加，软件复杂度的提升，对处理器的性能要求日益提高，多处理器系统已成为主流。相关技术中，在多处理器系统中，处理器只有获取到通信线程时，才能够对共享内存进行操作，容易导致等待时间不可控的问题，严重影响整个系统的整体运行。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种多处理器系统及其通信方法、处理器内核，能够通过时分复用方式有效提高多处理器系统的数据处理效率。

第一方面，本申请实施例提出一种用于多处理器系统的通信方法，所述多处理器系统包括至少两个处理器内核，所述至少两个处理器内核通过共享内存进行数据传输，所述至少两个处理器内核的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述通信方法包括：

在向其他处理器内核发送目标数据时，获取当前时间和所述通信周期；

根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，向所述共享内存发送所述目标数据。

在一些实施例中，所述判断所述当前时间所处的时间段之后，还包括：

在所述当前时间处于所述非读写时间段时，根据所述当前时间启动第一定时器，并根据所述第一定时器到时后产生的第一中断信号，向所述共享内存发送所述目标数据。

在一些实施例中，所述方法还包括：

响应于所述目标数据产生的第二中断信号，获取当前时间和所述通信周期；

根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，访问所述共享内存以提取所述目标数据。

在所述当前时间处于所述非读写时间段时，根据所述当前时间启动第二定时器，并根据所述定时器到时后产生的第三中断信号，访问所述共享内存以提取所述目标数据。

在一些实施例中，所述方法还包括：

根据所述当前时间达到所述读写时间段时产生的轮询信号，访问所述共享内存以提取所述目标数据。

在一些实施例中，在所述获取当前时间和所述通信周期之前，还包括：

接收授时同步源发送的同步校准信号进行同步校准。

在一些实施例中，在所述至少两个处理内核属于同一个处理器时，所述授时同步源为所述处理器；

在所述至少两个处理内核分别属于不同处理器时，所述授时同步源为授时时钟、授时卫星和前一个所述处理器内核中的一个。

第二方面，本申请实施例提出一种处理器内核，所述处理器为多处理器系统中的一个，所述多处理器系统中包括至少两个处理器内核，所述处理器通过共享内存与其他处理器进行数据传输，所述多处理器系统中每个所述处理器的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述处理器包括：

获取模块，用于在向其他处理器发送目标数据时，获取当前时间和所述通信周期；

读写模块，用于根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，向所述共享内存发送所述目标数据。

在一些实施例中，所述处理器内核属于同一个处理器或不同的处理器。

第三方面，本申请实施例提出一种多处理器系统，包括至少两个如权利要求8所述的处理器内核。

本申请实施例提出的用于多处理器系统的通信方法，通过对多处理器系统中的多个处理器内核设置通信周期，并在当前时间处于通信周期重的读写时间段时，通过对共享内存读写实现与其他处理器内核之间的通信。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本申请的实施例提供的一种多处理器系统的结构示意图；

图2为本申请的实施例提供的另一种多处理器系统的结构示意图；

图3为本申请的实施例提供的一种多处理器系统通信周期划分示意图；

图4为本申请的实施例提供的另一种多处理器系统通信周期划分示意图；

图5为本申请的实施例提供的又一种多处理器系统通信周期划分示意图；

图6为本申请的实施例提供的又一种多处理器系统通信周期划分示意图；

图7为本申请实施例提出的一种用于多处理器系统的通信方法的流程图；

图8为本申请实施例提出的另一种用于多处理器系统的通信方法的流程图；

图9为本申请实施例提出的一种处理器内核的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

随着数据处理量的增加，软件复杂度的提升，对处理器的性能要求日益提高，多处理器系统已成为主流。其中，多处理器系统通常包括两种模式，一种多处理器系统如图1所示，由一个CPU处理器提供多个相互通信的CPU内核，即，在CPU处理器内部分设CPU内核0和CPU内核1，CPU内核0和CPU内核1通过共享内存进行数据通信；另一种多处理器系统如图2所示，由多个CPU处理器各自的CPU内核组成，即，CPU0内部的CPU内核0和CPU1内部的CPU内核1通过共享内存进行数据通信。

基于此，本申请提出一种多处理器系统及其通信方法、处理器内核。

在本申请实施例中，多处理器系统包括至少两个处理器内核，至少两个处理器内核通过共享内存进行数据传输，至少两个处理器内核的通信周期具有相同的周期性，通信周期包括读写时间段和非读写时间段。

也就是说，在一个通信周期内，多处理器系统中的多个处理器内核，多个处理器内核对通信周期内的时间长度进行划分，分到的时间作为该处理器内核的读写时间段，能够对共享内存进行读写操作，未分到的时间(分给其他处理器内核的时间)作为该处理器的非读写时间段，无法对共享内存进行操作。

具体而言，如图3所示，图3为多处理器系统中包含两个处理器内核CPU内核0和CPU内核1的通信周期划分示意图，其中，圆形区域为整个通信周期，半圆形时间区域11为CPU内核0对应的读写时间段，同时也为CPU内核1对应的非读写时间段，半圆形时间区域12为CPU内核1对应的读写时间段，同时也为CPU内核0对应的非读写时间段。

如图4所示，多处理器系统中包含三个处理器内核CPU内核0、CPU内核1和CPU内核2，圆形区域为整个通信周期，划分后的扇形时间区域21为CPU内核0对应的读写时间段，同时也是CPU内核1和CPU内核2对应的非读写时间段，扇形时间区域22为CPU内核1对应的读写时间段，同时也是CPU内核0和CPU内核2对应的非读写时间段，扇形时间区域23为CPU内核2对应的读写时间段，同时也是CPU内核0和CPU内核2对应的非读写时间段。也就是说，CPU内核0在扇形时间区域22和扇形时间区域23内都无法对共享内存进行读写操作，CPU内核1在扇形时间区域21和扇形时间区域23内都无法对对共享内存进行读写操作，CPU内核2在扇形时间区域21和扇形时间区域22内都无法对共享内存进行读写操作。

可选的，当多处理器系统中包含多个处理器内核时，可如图5所示依次划分，直至多处理器系统中每个处理器内核的通信周期都相同。

需要说明的是，图3-图5所示的通信周期划分方法为本申请的一种示意，在实际应用中，一个通信周期内，多个处理器内核划分到的读写时间段对应的时间长度可以相同也可不同，多个处理器内核划分到非读写时间段对应的时间长度可以相同也可以不同，仅需要确保每个处理器内核由都时间段和非读写时间段组成的通信周期时长相同即可，例如，多处理器系统中包含两个处理器内核CPU内核0和CPU内核1时，CPU内核0和CPU内核1可按照如图3所示的方式划分通信周期，也可如图6所示的方式划分通信周期。

而且，应当理解的是，每个处理器内核划分到的读写时间段的时间片段可以不唯一，即，可以有多个时间片段组成处理器内核对应的读写时间段集合。举例来说，多处理器系统中包含两个处理器内核CPU内核0和CPU内核1时，可以将计时器的奇数计时时间作为CPU内核0的读写时间段，偶数计时时间作为CPU内核1的读写时间段，此时，可以理解为对2s通信周期进行连续划分，也可理解为对10s通信周期进行不连续划分。

图7为本申请实施例提出的一种用于多处理器系统的通信方法的流程图。

如图7所示，用于多处理器系统的通信方式，包括：

步骤101，在向其他处理器发送目标数据时，获取当前时间和通信周期。

步骤102，根据当前时间和通信周期，判断当前时间所处的时间段，并在当前时间处于读写时间段时，向共享内存发送目标数据。

在一些实施例中，在当前时间处于非读写时间段时，根据当前时间启动第一定时器，并根据第一定时器到时后产生的第一中断信号，向共享内存发送目标数据。

也就是说，对于任一处理器内核而言，其在数据处理过程中，识别到需要向其他处理器内核发送目标数据时，处理器内核获取自身计时器或定时器对应的当前时间，并获取多处理器系统预设的通信周期，然后，根据当前时间和通信周期，判断当前时间所处的时间段，如果当前时间处于通信周期中的读写时间段，则向共享内存发送目标数据，如果当前时间处于非读写时间段，则根据当前时间启动第一定时器，并根据第一定时器到时后产生的第一中断信号，向共享内存发送目标数据。

在一些实施例中，可根据当前时间除以通信周期的余数，确定当前时间所处的时间段，即，根据时间余数在通信周期中对应的时间区间，确定当前时间所处的时间段。

举例来说，若通信周期为10ms，CPU内核0对应的读写时间段为0-4ms，CPU内核1对应的读写时间段为5-9ms，此时，对于CPU内核0而言，利用当前时间除以通信周期，得到的余数T若为0-4中的任一个，则确定当前时间处于读写时间段，得到的余数T若为5-9中的任一个，则确定当前时间处于非读写时间段；对于CPU内核1而言，利用当前时间除以通信周期，得到的余数T若为0-4中的任一个，则确定当前时间处于非读写时间段，得到的余数T若为5-9中的任一个，则确定当前时间处于读写时间段。

需要说明的时，在当前时间处于非读写时间段时，通过启动第一定时器产生第一中断信号，能够在进入下一个读写时间段时及时产生用于向共享内存发送目标数据的中断信号，以有效避免再次错过读写时间段，影响多处理器系统的整体处理效率。

其中，第一定时器的时间可根据当前时间到下个读写时间段的起始时间的时间距离确定，以上述通信周期为10ms为例，在CPU内核0得到的余数T为5-9中任一时，确定CPU内核0处于非读写时间段，此时启动第一定时器，第一定时器的定时时间可为10-T。

在一些实施例中，如图8所示，用于多处理器系统的通信方式，还包括：

步骤201，响应于目标数据产生的第二中断信号，获取当前时间和通信周期。

步骤202，根据当前时间和通信周期，判断当前时间所处的时间段，并在当前时间处于读写时间段时，访问共享内存以提取目标数据。

在一些实施例中，在当前时间处于非读写时间段时，根据当前时间启动第二定时器，并根据定时器到时后产生的第三中断信号，访问共享内存以提取目标数据。

也就是说，共享内存接收到目标数据以后，共享内存可以根据目标数据中记载的目标处理器内核信息，向需要接收该目标数据的处理器内核发送第二中断信号，以触发该处理器内核访问共享内存，此时，该处理器内核根据第二中断信号，获取当前时间和通信周期，然后，根据当前时间和通信周期，判断当前时间所处的时间段，如果当前时间处于通信周期中的读写时间段，则访问共享内存并提取目标数据，如果当前时间处于非读写时间段，则根据当前时间启动第二定时器，并根据第二定时器到时后产生的第三中断信号，访问共享内存并提取目标数据。

其中，在当前时间处于非读写时间段时，通过启动第二定时器产生第三中断信号，能够在进入下一个读写时间段时及时产生用于访问共享内存并提取目标数据的第三中断信号，以有效避免再次错过读写时间段，影响多处理器系统的整体处理效率。

在一个或多个实施例中，每个处理器内核还可根据当前时间达到读写时间段时产生的轮询信号，访问共享内存以提取目标数据。

也就是说，在无需共享内存发送中断信号时，处理器内核可在通信周期中读写时间段的初始时刻设置轮询信号，当计时时间达到读写时间段的初始时刻时，处理器内核根据轮询信号访问共享内存，若共享内存内无需要该处理器内核处理的目标数据，则处理器内核继续原来的处理程序，若共享内存内有需要该处理器内核处理的目标数据，则该处理器内核提取目标数据并对目标数据进行数据处理。

在一个或多个实施例中，在获取当前时间和通信周期之前，还包括：接收授时同步源发送的同步校准信号进行同步校准。

也就是说，只有多个处理器内核的时间同步，即，采用相同的计时起点，才能确保各处理器内核计算得到的当前时间所属的时间段是正确的。

可选的，在至少两个处理器内核属于同一个处理器时，则授时同步源为处理器，即，由提供至少两个处理器内核的处理器进行内部时间校准，从而实现至少两个处理器内核的时间同步。

可选的，在至少两个处理器内核分别属于不同处理器时，授时同步源为授时时钟、授时卫星和前一个处理器内核中的一个。

其中，授时时钟为设置在多个处理器内核外的时钟，该时钟通过与至少两个处理器内核的时钟进行通信，将授时时间发送至至少两个处理器内核的时钟，从而实现使至少两个处理器内核的时钟时分同步。

授时卫星为可为北斗GPS、4G网络或5G网络等，也就是说，每个处理器或处理器内核还可包括通信模块，用于接收由北斗GPS、4G网络或5G网络无线发送的时间信号，并根据时间信号进行时分同步。

其中，当多个处理器内核通过处理器进行时间传递时，可利用uart串口、spi通信等方式，例如，在后处理器内核接收到前一个处理器内核发送的时间信号，然后将时间信号和传输时间相加，作为在后处理器内核的当前时间。

综上所述，本申请实施例提出的用于多处理器系统的通信方法，通过对多处理器系统中的多个处理器内核设置通信周期，并在当前时间处于通信周期重的读写时间段时，通过对共享内存读写实现与其他处理器内核之间的通信。

图9为本申请实施例提出的一种处理器内核的结构示意图。所述处理器为多处理器系统中的一个，所述多处理器系统中包括至少两个处理器内核，所述处理器通过共享内存与其他处理器进行数据传输，所述多处理器系统中每个所述处理器的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段。

如图9所示，处理器内核30，包括：

获取模块31，用于在向其他处理器发送目标数据时，获取当前时间和所述通信周期；

读写模块32，用于根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，向所述共享内存发送所述目标数据。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应用于另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。

本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims

1.一种用于多处理器系统的通信方法，其特征在于，所述多处理器系统包括至少两个处理器内核，所述至少两个处理器内核通过共享内存进行数据传输，所述至少两个处理器内核的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述通信方法包括：

2.根据权利要求1所述的方法，其特征在于，所述判断所述当前时间所处的时间段之后，还包括：

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：

4.根据权利要求3所述的方法，其特征在于，所述判断所述当前时间所处的时间段之后，还包括：

5.根据权利要求1或2所述的方法，其特征在于，所述方法还包括：

6.根据权利要求1所述的方法，其特征在于，在所述获取当前时间和所述通信周期之前，还包括：

接收授时同步源发送的同步校准信号进行同步校准。

7.根据权利要求6所述的方法，其特征在于，

在所述至少两个处理内核属于同一个处理器时，所述授时同步源为所述处理器；

8.一种处理器内核，其特征在于，所述处理器为多处理器系统中的一个，所述多处理器系统中包括至少两个处理器内核，所述处理器通过共享内存与其他处理器进行数据传输，所述多处理器系统中每个所述处理器的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述处理器内核包括：

9.根据权利要求8所述的处理器内核，其特征在于，所述处理器内核属于同一个处理器或不同的处理器。

10.一种多处理器系统，其特征在于，包括至少两个如权利要求8-9所述的处理器内核。