CN116193055A - 一种基于fpga的rgmii或mii与gmii接口自动转换装置 - Google Patents

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杨庆森
周冲
任海涛
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Abstract

本发明公开了一种基于FPGA的RGMII或MII与GMII接口自动转换装置，包括：速率检测单元，检测PHY芯片的速率，确定当前接口模式；RX数据转换单元，按照RGMII/MII接口数据时序转换为GMII接口数据；接收数据选择单元，将转换后的GMII接口数据发送给MAC协议单元；TX数据转换单元，将GMII接口数据转换成RGMII/MII接口数据传至发送数据选择单元；发送数据选择单元，将RGMII/MII接口数据发送给PHY芯片。本发明能够自动识别网口速率，然后将PHY芯片的RGMII/MII转化成FPGA内部MAC层方便处理的GMII接口，实现1000M/100M以太网速率的无差别通讯。

Description

一种基于FPGA的RGMII或MII与GMII接口自动转换装置
技术领域
本发明涉及数据通信技术领域，具体的说，是一种基于FPGA的RGMII或MII与GMII接口自动转换装置。
背景技术
以太网是目前应用最广泛的局域网通讯方式，以太网接口就是网络数据连接的端口。部分电子设备采用FPGA作为以太网MAC层处理器，外加以太网PHY芯片实现与其他设备之间的网络通讯。FPGA芯片与以太网PHY芯片接口为TTL并行数字接口，通常1000M模式为RGMII(Reduced GMII)数字接口，FPGA内部MAC层的数字接口为GMII(Gigabit MII)接口，需要相应的RGMII转GMII电路。当外部设备连接为100M模式时，FPGA芯片与以太网PHY芯片接口模式为MII(Media Independent Interface，介质无关接口或称为媒体独立接口)数字接口，需要相应的MII转GMII电路。目前芯片处理器或者FPGA一般只具备RGMII与GMII转换电路一种，如果没有同时具备这两种接口转换电路和模式切换能力，就可能在网口速率模式发生变化时无法正常通讯。
发明内容
本发明的目的在于提供一种基于FPGA的RGMII或MII与GMII接口自动转换装置，用于解决现有技术中尚没有能够同时具备RGMII接口、MII接口与GMII接口转换以及模式切换的问题。
本发明通过下述技术方案解决上述问题：
一种基于FPGA的RGMII或MII与GMII接口自动转换装置，包括速率检测单元、RX数据转换单元、接收数据选择单元、TX数据转换单元和发送数据选择单元，其中：
速率检测单元，被配置成检测PHY芯片的速率，确定当前接口模式为RGMII模式还是MII模式；
RX数据转换单元，被配置成将从PHY芯片接收的数据按照RGMII接口数据时序转换为GMII接口数据，还用于将从PHY芯片接收的数据按照MII接口数据时序转换为GMII接口数据；
接收数据选择单元，被配置成在速率检测单元控制下，将RX数据转换单元转换后的GMII接口数据发送给MAC协议单元；
TX数据转换单元，被配置成将从MAC协议单元接收的GMII接口数据转换成RGMII接口数据或MII接口数据，并发送给发送数据选择单元；
发送数据选择单元，被配置成在速率检测单元控制下，将TX数据转换单元转换后的RGMII接口数据或MII接口数据发送给PHY芯片。
本发明提供的处理装置能够自动识别网口速率，然后将PHY芯片的RGMII接口数据或者MII接口数据转化成FPGA内部MAC层方便处理的GMII接口数据，当从MAC协议单元发送数据给PHY芯片时，将FPGA内部MAC层方便处理的GMII接口数据转换成PHY芯片的RGMII接口数据或者MII接口数据，实现1000M/100M以太网速率的无差别通讯。
所述TX数据转换单元包括通道1和通道2，通道1用于将GMII接口数据转换为RGMII接口数据，通道2用于将GMII接口数据转换为MII接口数据。
所述通道1通过例化4个ODDR单元实现8bit单边沿数据到4bit双边沿数据的转换，完成GMII接口数据到RGMII接口数据的转换；所述通道2利用FIFO实现8bit单边沿数据分离成4bit单边沿数据，完成GMII接口数据到MII接口数据的转换。
所述RX数据转换单元包括通道1’和通道2’，通道1’用于将RGMII接口数据转换为GMII接口数据，通道2’用于将MII接口数据转换为GMII接口数据。
所述通道1’通过例化4个FPGA的IP核IDDR单元实现4bit双边沿数据到8bit单边沿数据的转换，完成RGMII接口数据到GMII接口数据的转换；所述通道2’将前后2个系统时钟CLK的4bit单边沿数据拼接成8bit单边沿数据，第1个CLK将4bit数据寄存到GMII接口数据的低4位，第2个CLK将4bit数据寄存到GMII接口数据的高4位，完成MII接口数据到成GMII接口数据的转换。
所述速率检测单元判断PHY芯片速率的方法为：检测PHY芯片输出的接收时钟RX_CLK的速率，当RX_CLK的速率为125MHz，PHY芯片与MAC协议芯片接口的当前模式为RGMII模式；当RX_CLK的速率为25MHz，PHY芯片与MAC协议芯片接口的当前模式为MII模式。
检测PHY芯片输出的接收时钟RX_CLK的速率的方法为：使用本地200MHz时钟对RX_CLK进行采样锁存，以16个200MHz系统时钟CLK为一个周期，对一个周期内RX_CLK的上升沿进行计数，如果计数值大于3，判定RX_CLK速率为125MHz，否则判定RX_CLK速率为25MHz。
本发明与现有技术相比，具有以下优点及有益效果：
(1)本发明能够自动识别网口速率，然后将PHY芯片的RGMII或者MII转化成FPGA内部MAC层方便处理的GMII接口，实现1000M/100M以太网速率的无差别通讯。
(2)本发明能够自动地将RGMII或者MII接口数据转换成GMII接口数据，可用于基于FPGA芯片的接口开发，也可用于IC芯片的内部电路设计。
附图说明
图1为本发明的系统框图；
图2为IDDR单元框图；
图3为ODDR单元框图；
图4为8bit转4bit FIFO模块框图。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
实施例1：
结合附图1所示，一种基于FPGA的RGMII或MII与GMII接口自动转换装置，包括速率检测单元、RX数据转换单元、接收数据选择单元、TX数据转换单元和发送数据选择单元，其中：
速率检测单元，被配置成检测PHY芯片的速率，确定当前接口模式为RGMII模式还是MII模式；
RX数据转换单元，被配置成将从PHY芯片接收的数据按照RGMII接口数据时序转换为GMII接口数据，还用于将从PHY芯片接收的数据按照MII接口数据时序转换为GMII接口数据；
接收数据选择单元，被配置成在速率检测单元控制下，将RX数据转换单元转换后的GMII接口数据发送给MAC协议单元；
TX数据转换单元，被配置成将从MAC协议单元接收的GMII接口数据转换成RGMII接口数据或MII接口数据，并发送给发送数据选择单元；
发送数据选择单元，被配置成在速率检测单元控制下，将TX数据转换单元转换后的RGMII接口数据或MII接口数据发送给PHY芯片。
本发明提供的处理装置能够自动识别网口速率，然后将PHY芯片的RGMII接口数据或者MII接口数据转化成FPGA内部MAC层方便处理的GMII接口数据，当从MAC协议单元发送数据给PHY芯片时，将FPGA内部MAC层方便处理的GMII接口数据转换成PHY芯片的RGMII接口数据或者MII接口数据，实现1000M/100M以太网速率的无差别通讯。
实施例2：
在实施例1的基础上，结合图1和图3所示，所述TX数据转换单元包括通道1和通道2，通道1用于将GMII接口数据转换为RGMII接口数据，通道2用于将GMII接口数据转换为MII接口数据。所述通道1通过例化4个ODDR单元实现8bit单边沿数据到4bit双边沿数据的转换，完成GMII接口数据到RGMII接口数据的转换；结合图4所示，所述通道2利用FIFO实现8bit单边沿数据分离成4bit单边沿数据，完成GMII接口数据到MII接口数据的转换。
结合图1和图2所示，所述RX数据转换单元包括通道1’和通道2’，通道1’用于将RGMII接口数据转换为GMII接口数据，通道2’用于将MII接口数据转换为GMII接口数据。所述通道1’通过例化4个FPGA的IP核IDDR单元实现4bit双边沿数据到8bit单边沿数据的转换，完成RGMII接口数据到GMII接口数据的转换；所述通道2’将前后2个系统时钟CLK的4bit单边沿数据拼接成8bit单边沿数据，第1个CLK将4bit数据寄存到GMII接口数据的低4位，第2个CLK将4bit数据寄存到GMII接口数据的高4位，完成MII接口数据到成GMII接口数据的转换。
实施例3：
在实施例1或2的基础上，所述速率检测单元判断PHY芯片速率的方法为：检测PHY芯片输出的接收时钟RX_CLK的速率，当RX_CLK的速率为125MHz，PHY芯片与MAC协议芯片接口的当前模式为RGMII模式；当RX_CLK的速率为25MHz，PHY芯片与MAC协议芯片接口的当前模式为MII模式。
检测PHY芯片输出的接收时钟RX_CLK的速率的方法为：使用本地200MHz时钟对RX_CLK进行采样锁存，以16个200MHz系统时钟CLK为一个周期，对一个周期内RX_CLK的上升沿进行计数，如果计数值大于3，判定RX_CLK速率为125MHz，当前模式为RGMII，否则判定RX_CLK速率为25MHz，当前模式为MII。计数值的判定阀值设定依据：本地时钟200Mhz频率是MII接口时钟25MHz的8倍，是RGMII接口时钟的125MHz的1.6倍，16个200MHz时钟内，理论上可以采集到25MHz时钟上升沿2次，理论上可以采集到125MHz时钟上升沿25.6次，由于不同芯片的参考时钟的频率差异，FPGA计数器为整型计数，实际16个200MHz时钟采集25MHz的计数值为1～2个，16个200MHz时钟采集25MHz计数值为25，故我们设定计数值的判决值为3，可以安全地区分开输入时钟是25MHz还是125MHz。
发送数据选择单元，该单元由速率检测单元控制，把当前速率模式下的正确转换的RGMII接口数据或者MII接口数据发送给以太网PHY芯片。当接口速率为1000M时，将TX数据转换单元通道1的数据发送给以太网PHY芯片，当接口速率为100M时，将TX数据转换单元通道2的数据发送给以太网PHY芯片。
数据链设备等通常采用XILINX或者国产FPGA作为处理器，使用Verilog语言实现MAC协议，以KSZ9031作为以太网PHY接口芯片，当数据链设备与其他设备网口连接时，其他设备若网口是千兆接口，以太网PHY芯片接口自适应为1000M网口模式，PHY芯片与FPGA之间接口时钟为125MHz，本发明进行接口速率检测后，实现RGMII与GMII接口装换，其他设备若网口是百兆接口，以太网PHY芯片接口自适应为100M网口模式，PHY芯片与FPGA之间接口时钟为25MHz，该发明装置进行接口速率检测后，实现MII与GMII接口转换。
尽管这里参照本发明的解释性实施例对本发明进行了描述，上述实施例仅为本发明较佳的实施方式，本发明的实施方式并不受上述实施例的限制，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。

Claims (7)

1.一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，包括速率检测单元、RX数据转换单元、接收数据选择单元、TX数据转换单元和发送数据选择单元，其中：
速率检测单元，被配置成检测PHY芯片的速率，确定当前接口模式为RGMII模式还是MII模式；
RX数据转换单元，被配置成将从PHY芯片接收的数据按照RGMII接口数据时序转换为GMII接口数据，还用于将从PHY芯片接收的数据按照MII接口数据时序转换为GMII接口数据；
接收数据选择单元，被配置成在速率检测单元控制下，将RX数据转换单元转换后的GMII接口数据发送给MAC协议单元；
TX数据转换单元，被配置成将从MAC协议单元接收的GMII接口数据转换成RGMII接口数据或MII接口数据，并发送给发送数据选择单元；
发送数据选择单元，被配置成在速率检测单元控制下，将TX数据转换单元转换后的RGMII接口数据或MII接口数据发送给PHY芯片。
2.根据权利要求1所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，所述TX数据转换单元包括通道1和通道2，通道1用于将GMII接口数据转换为RGMII接口数据，通道2用于将GMII接口数据转换为MII接口数据。
3.根据权利要求2所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，所述通道1通过例化4个ODDR单元实现8bit单边沿数据到4bit双边沿数据的转换，完成GMII接口数据到RGMII接口数据的转换；所述通道2利用FIFO实现8bit单边沿数据分离成4bit单边沿数据，完成GMII接口数据到MII接口数据的转换。
4.根据权利要求1所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，所述RX数据转换单元包括通道1’和通道2’，通道1’用于将RGMII接口数据转换为GMII接口数据，通道2’用于将MII接口数据转换为GMII接口数据。
5.根据权利要求4所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，所述通道1’通过例化4个FPGA的IP核IDDR单元实现4bit双边沿数据到8bit单边沿数据的转换，完成RGMII接口数据到GMII接口数据的转换；所述通道2’将前后2个系统时钟CLK的4bit单边沿数据拼接成8bit单边沿数据，第1个CLK将4bit数据寄存到GMII接口数据的低4位，第2个CLK将4bit数据寄存到GMII接口数据的高4位，完成MII接口数据到成GMII接口数据的转换。
6.根据权利要求1所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，所述速率检测单元判断PHY芯片速率的方法为：检测PHY芯片输出的接收时钟RX_CLK的速率，当RX_CLK的速率为125MHz，PHY芯片与MAC协议芯片接口的当前模式为RGMII模式；当RX_CLK的速率为25MHz，PHY芯片与MAC协议芯片接口的当前模式为MII模式。
7.根据权利要求6所述的一种基于FPGA的RGMII或MII与GMII接口自动转换装置，其特征在于，检测PHY芯片输出的接收时钟RX_CLK的速率的方法为：使用本地200MHz时钟对RX_CLK进行采样锁存，以16个200MHz系统时钟CLK为一个周期，对一个周期内RX_CLK的上升沿进行计数，如果计数值大于3，判定RX_CLK速率为125MHz，否则判定RX_CLK速率为25MHz。
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