CN116187249A - 量子芯片仿真结构的优化方法及装置、可读存储介质 - Google Patents
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- 238000004088 simulation Methods 0.000 title claims abstract description 140
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000003860 storage Methods 0.000 title claims abstract description 22
- 238000005457 optimization Methods 0.000 title abstract description 22
- 230000021715 photosynthesis, light harvesting Effects 0.000 claims abstract description 10
- 230000005684 electric field Effects 0.000 claims description 72
- 239000002096 quantum dot Substances 0.000 claims description 46
- 230000002093 peripheral effect Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 19
- 238000004590 computer program Methods 0.000 claims description 17
- 238000004364 calculation method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000005610 quantum mechanics Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/337—Design optimisation
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Hall/Mr Elements (AREA)
Abstract
本发明提供了一种量子芯片仿真结构的优化方法及装置、可读存储介质，所述优化方法包括：提供一量子芯片仿真结构，所述量子芯片仿真结构上存在耗散区，所述耗散区为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结构与环境间存在能量耗散的区域；获取所述耗散区的参与比，并判断获取的参与比的大小是否不超过设定值；若是，完成对所述量子芯片仿真结构的优化；若否，调整所述量子芯片仿真结构。本发明的技术方案通过控制参与比的大小控制介电损耗的大小，进而降低所述量子芯片仿真模型的介电损耗，保证所述量子芯片仿真模型的弛豫时间。
Description
技术领域
本发明属于量子芯片设计领域，特别涉及一种量子芯片仿真结构的优化方 法、量子芯片结构的优化方法、量子芯片结构、量子芯片仿真结构的优化装置 及可读存储介质。
背景技术
量子计算是一种建立在量子力学理论上的新型计算方法，其中量子芯片是 执行量子计算的核心结构。量子芯片上集成有多位执行量子计算的量子比特。 其中，量子比特为通过半导体制备工艺在选定的衬底上加工形成的物理结构。 量子芯片中的能量会沿着量子比特周围的元件的材料介质和/或量子比特周围 的空气耗散，使得量子比特的弛豫时间(T1)大大降低，进而降低量子比特的 性能。
量子芯片上的能量沿着量子比特周围元件的材料介质和/或量子比特周围 的空气发生的耗散称为介电损耗，介电损耗是影响量子比特弛豫时间的主要因 素，介电损耗与量子芯片的结构有关，因此有必要提出一种量子芯片仿真结构 的优化方法，用以优化量子芯片的结构，以降低量子芯片结构中的介电损耗， 提高量子比特的弛豫时间。
需要说明的是，公开于本申请背景技术部分的信息仅仅旨在加深对本申请 一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为 本领域技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种量子芯片仿真结构的优化方法、量子芯片结构 的优化方法、量子芯片结构、量子芯片仿真结构的优化装置及可读存储介质， 用于应对现有的量子芯片结构上介电损耗较高影响量子比特弛豫时间的问题， 以使得量子芯片结构具有更低的介电损耗以及量子比特具有更长的弛豫时间。
为实现上述目的，第一方面，本发明提供了一种量子芯片仿真结构的优化 方法，包括：
提供一量子芯片仿真结构，所述量子芯片仿真结构包括设置于一衬底模型 上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森结模型以及一对 电极模型，所述电极模型具有一定厚度，所述量子芯片仿真结构上存在耗散区， 所述耗散区为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子 芯片仿真结构与环境间存在能量耗散的区域；
获取所述耗散区的参与比，并判断获取的参与比的大小是否不超过设定值；
若是，完成对所述量子芯片仿真结构的优化；
若否，调整所述量子芯片仿真结构。
可选的，所述调整所述量子芯片仿真结构后，所述量子芯片仿真结构的优 化方法还包括：
返回执行所述获取所述耗散区的参与比并判断获取的参与比的大小是否 不超过设定值。
可选的，所述计算所述损耗区的参与比，包括：
获取所述耗散区的电场能量；
获取所述量子芯片仿真结构的系统总能量；
基于所述耗散区的电场能量以及所述系统总能量计算所述耗散区的参与 比，所述耗散区的参与比的计算公式为：
可选的，所述耗散区包括内部区域及周边区域；所述计算所述耗散区的电 场能量，包括：
获取所述内部区域的电场能量；
获取所述周边区域的电场能量；
基于所述内部区域的电场能量和所述周边区域的电场能量计算所述耗散 区的电场能量，所述耗散区的电场能量的计算公式为：
耗散区的电场能量＝内部区域的电场能量+周边区域的电场能量。
可选的，所述周边区域包括围绕所述内部区域的中间区域以及围绕所述中 间区域的边缘区域；所述计算所述周边区域的电场能量，包括：
获取同一横截面内的所述周边区域与所述中间区域的电场能量之比，比值 为比例因子；
获取中间区域的电场能量；
基于所述中间区域的电场能量和所述比例因子计算所述周边区域的电场 能量，所述周边区域的电场能量的计算公式为：
周边区域的电场能量＝中间区域的电场能量×比例因子。
可选的，所述设定值通过以下步骤获取：
获取所述量子比特模型的弛豫时间的优化目标值；
根据所述优化目标值获取所述设定值。
可选的，所述调整所述量子芯片仿真结构，包括：
在所述衬底模型上未被所述量子比特模型覆盖的区域向下刻蚀形成沟槽。
可选的，所述调整所述量子芯片仿真结构，包括：
减小所述沟槽的倾斜角，所述沟槽的倾斜角为所述沟槽侧壁与所述沟槽底 的夹角。
可选的，所述调整所述量子芯片仿真结构，包括：
增大所述电极模型的尺寸。
第二方面，本发明还提供一种量子芯片结构的优化方法，采用本发明提供 的所述量子芯片仿真结构的优化方法。
第三方面，本发明还提供一种量子芯片结构，采用本发明提供的所述量子 芯片结构的优化方法得到。
第四方面，本发明提供一种量子芯片仿真结构的优化装置，包括：
建模单元，用于提供一量子芯片仿真结构，所述量子芯片仿真结构包括设 置于一衬底模型上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森 结模型以及一对电极模型，所述量子芯片仿真结构上存在耗散区；所述耗散区 为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结 构与环境间存在能量耗散的区域；
参与比获取单元，用于获取所述耗散区的参与比；
判断单元，用于判断计算单元计算出的参与比是否不超过设定值；
调整单元，在所述判断单元的结果为否时，调整所述量子芯片仿真结构。
第五方面，本发明提供一种计算机可读存储介质，其上存储有计算机程序， 所述计算机程序被执行时能实现本发明提供的所述量子芯片仿真结构的优化 方法。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明提供的量子芯片仿真结构的优化方法，第一步提供一量子芯片仿真 结构，所述量子芯片仿真结构包括设置于一衬底模型上的至少一个量子比特模 型，所述量子比特模型包括约瑟夫森结模型以及一对电极模型，所述电极模型 具有一定厚度，所述量子芯片仿真结构上存在耗散区，所述耗散区为所述量子 芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结构与环境间 存在能量耗散的区域；第二步获取所述耗散区的参与比，并判断获取的参与比 的大小是否不超过设定值；若是，完成对所述量子芯片仿真结构的优化；若否， 调整所述量子芯片仿真结构。本发明提出的量子芯片仿真结构的优化方法，通 过建立一量子芯片仿真结构的模型，并获取所述量子芯片仿真结构中各个耗散区的参与比，根据参与比的大小来决定是否调整所述量子芯片仿真模型的尺寸， 从而在一定程度上控制所述量子芯片仿真模型中各个耗散区的参与比，由于介 电损耗是参与比的函数，因而能够通过控制参与比的大小控制介电损耗的大小， 进而降低所述量子芯片仿真模型的介电损耗，保证所述量子芯片仿真模型的弛 豫时间。
本发明提出的量子芯片结构的优化方法、量子芯片结构、量子芯片仿真结 构的优化装置及可读存储介质，与所述量子芯片仿真结构的优化方法属于同一 发明构思，因此具有相同的有益效果，在此不做赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例的量子芯片仿真结构的优化方法的流程示意图；
图2是本发明一实施例的量子芯片仿真结构的优化方法中的量子芯片仿 真结构的结构示意图；
图3是图2所示的量子芯片仿真结构中的一耗散区的结构示意图；
图4是图3所示的耗散区的AA截面的结构示意图。
附图标记说明：
10-衬底；20-量子比特模型；21-约瑟夫森结模型；22-电极模型；30-耗散 区；31-内部区域；32-周边区域；321-中间区域；322-边缘区域。
具体实施方式
以下将结合示意图对本发明的具体实施方式进行更详细的描述。根据下面 的描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采 用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发 明实施例的目的。
在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、 “右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为 了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有 特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗 示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、 “第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的 描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体 的限定。
如背景技术所述，介电损耗是影响量子比特弛豫时间的主要因素，且介电 损耗与量子比特的结构及量子芯片的结构有关。
研究发现，介电损耗(在超低温的使用场景下，可以近似认为介电损耗为 二能级损耗)是参与比的函数，参与比定义为存在二能级损耗的区域体积中的 电场能量与系统的总能量的比值，参与比的计算公式为：
其中，i为存在二能级损耗的耗散区，εi为所要计算的耗散区的介电常数， ε为系统的介电常数，dA为某个区域中的一小块面积，E为电场。
介电损耗与参与比具有如下关系：
其中，QTLS为二能级损耗，Qi是介电常数为εi的材料的品质因数，Pi是其 参与比。
因此，可以根据参与比反推出所述量子比特的介电损耗，从而得到所述量 子比特的弛豫时间，即可以根据参与比判断量子芯片结构上量子比特的弛豫时 间是否符合要求，还可以通过设计低参与比的量子芯片结构从而使得量子芯片 结构符合要求，能够达到降低量子芯片的介电损耗并延长量子比特的弛豫时间 的效果。
<实施例一>
基于上述结论，发明人提出了一种量子芯片仿真结构的优化方法。请参考 图1，图1为本实施例提供的所述量子芯片仿真结构的优化方法的流程示意图， 从图1中可以看出，所述量子芯片仿真结构的优化方法包括以下步骤：
S1、提供一量子芯片仿真结构，所述量子芯片仿真结构包括设置于一衬底 模型上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森结模型以及 一对电极模型，所述电极模型具有一定厚度，所述量子芯片仿真结构上存在耗 散区，所述耗散区为所述量子芯片仿真结构中不同部分间的接触区域以及所述 量子芯片仿真结构与环境间存在能量耗散的区域；
S2、获取所述耗散区的参与比，并判断获取的参与比的大小是否不超过设 定值；
若是，完成对所述量子芯片仿真结构的优化；
若否，调整所述量子芯片仿真结构。
本实施例的所述步骤S1中，所述量子芯片仿真结构由仿真软件建模得到， 请参考图2，图2为本实施例中由建模软件建模得到的一量子芯片仿真结构的 结构示意图，从图2中可以看出，一个所述量子比特模型20集成在所述衬底 模型10上，所述量子比特模型20包括所述约瑟夫森结模型21以及一对与所 述约瑟夫森结模型21连接的电极模型22，所述电极模型22的形状如图所示， 需要说明的是，在其他实施例中，所述电极模型22的结构也可以为其他形状， 且本实施例提供的所述量子芯片仿真结构的优化方法同样适用于其他结构电 极模型22的量子芯片仿真结构。
同样在所述步骤S1中，所述量子芯片仿真结构中不同部分间的接触区域， 具体包括所述衬底模型10与所述量子比特模型20的接触区域；所述量子芯片 仿真结构与环境存在能量耗散的区域，具体为所述衬底模型10与空气的接触 区域以及所述量子比特模型20与空气的接触区域。
在所述步骤S2中，其中所述参与比定义为耗散区的电场能量与系统总能 量之比，所述系统总能量是通过仿真软件施加到所述量子芯片仿真结构上的。
同样在所述步骤S2中，不同类型的所述耗散区的参与比需要分别获取； 可以每次获取单个类型的所述耗散区的参与比并判断获取的参与比的数值是 否不超过设定值，再决定是否调整所述量子芯片仿真结构；也可以分别获取三 个类型的所述耗散区的参与比后，判断三个类型耗散区的参与比的数值之和是 否不超过设定值，再决定是否调整所述量子芯片仿真结构。另外，本领域技术 人员应该知晓，上述两种情况的所述设定值并不相同。
本实施例的所述量子芯片仿真结构的优化方法，通过仿真软件建立一量子 芯片仿真结构的模型，且通过仿真获得所述量子芯片仿真结构各类型所述耗散 区的参与比，经过判断决定是否调整量子芯片仿真结构，能够一定程度上控制 参与比的数值，从而控制所述量子芯片仿真结构的介电损耗，进而延长弛豫时 间。
更多地，所述量子芯片仿真结构的优化方法还包括：返回执行所述获取所 述耗散区的参与比并判断获取的参与比大小是否不超过设定值。
重复执行判断与调整的步骤直到参与比的大小不超过设定值，能够将所述 耗散区的参与比限制在一个数值内，从而将所述量子芯片仿真结构的介电损耗 控制在一定范围内，进而控制所述量子比特模型的弛豫时间大于一定数值。本 实施例中，将三个类型耗散区的参与比的数值之和限制在3.00E-04，即可控制 弛豫时间的数值大于1305微秒。
所述步骤S2中，所述获取所述耗散区的参与比，包括：
S21、获取所述耗散区的电场能量；
S22、获取所述量子芯片仿真结构的系统总能量；
S23、基于所述耗散区的电场能量以及所述系统总能量获取所述耗散区的 参与比，所述耗散区的参与比为所述耗散区的电场能量与所述系统总能量之比。
本实施例中，以所述电极模型与空气的接触区域为例，近似地认为所述电 极模型与空气的接触区域为一个与所述电极模型形状相同且厚度均匀的空气 层；首先获取所述电极模型与所述空气的接触区域的电场能量，然后获取所述 系统总能量，最后计算所述电极模型与所述空气接触区域的参与比。
参阅图3，由所述电极模型与空气的接触区域组成的所述耗散区30包括 内部区域31及周边区域32；所述内部区域31与所述周边区域32的边界在所 述接触区域上距离边缘恒定的距离处，如图3中内部的实线所示。需要说明的 是，其他类型的耗散区也可分为内部区域及周边区域来获取电场能量。
所述S21中获取所述耗散区的电场能量，包括：
S211、获取所述内部区域的电场能量；
S212、获取所述周边区域的电场能量；
S213、基于所述内部区域的电场能量和所述周边区域的电场能量计算所述 耗散区的电场能量。
所述电极模型22与空气的接触区域组成的所述耗散区30中，所述周边区 域32包括围绕所述内部区域31的中间区域321以及围绕所述中间区域321 的边缘区域322；同样地，其他类型的所述耗散区的周边区域也可包括中间区 域及边缘区域。
具体地，所述获取所述周边区域的电场能量包括以下步骤：
S2121、获取同一横截面内所述周边区域与所述中间区域的电场能量之比， 比值为比例因子；
S2122、获取所述中间区域的电场能量；
S2123、基于所述中间区域的电场能量和所述比例因子计算所述周边区域 的电场能量。
本实施例，在所述电极模型20与空气的接触区域选取截面A-A，截面A-A 的结构示意图如图4所示，需要说的是，所述截面的选取不做限定。
将周边区域32的电场能量的获取转化为中间区域321的电场能量以及周 边区域32与中间区域321电场能量比值关系的获取，由于周边区域32与中间 区域321的电场能量的比值与其同一横截面内的电场能量的比值相同，因此可 以采用同一横截面的周边区域32和中间区域321的电场能量比值作为周边区 域32与中间区域321的电场能量的比例因子，从而得到所述周边区域32的电 场能量。
另外地，本实施例的所述设定值通过以下步骤获取：
获取所述量子比特模型的弛豫时间的优化目标值；
基于所述优化目标值获取所述设定值。
根据弛豫时间获取所述参与比的数值，能够将参与比限制在一个数值内， 基于参与比的大小调整所述量子芯片仿真结构和量子比特模型，使得量子比特 模型的弛豫时间能够满足要求。本实施例中，所述弛豫时间的大小选为1305 微秒，三个所述参与比之和的大小为3.00E-04，其中，所述电极模型与所述衬 底的接触区域的参与比为1.00E-04，所述电极模型与空气的接触区域的参与比 为5.00E-05；所述衬底与空气的接触区域的参与比1.50E-04。即将所述参与比 之和限制在3.00E-04，即可控制弛豫时间的数值大于1305微秒。
具体地，所述调整所述量子芯片仿真结构包括：
在所述衬底模型上未被所述量子比特模型覆盖的区域向下刻蚀形成沟槽；
还包括：减小所述沟槽的倾斜角，所述沟槽的倾斜角为所述沟槽侧壁与所 述沟槽底的夹角；
还包括：增大所述电极模型的尺寸；本实施例中即增大所述电极模型的宽 度。
在所述参与比的数值超过所述设定值时，可执行上述操作，需要说明的是， 上述操作可以单独执行也可以共同执行，且能够减小参与比的操作不仅限于上 述操作。
综上所述，本发明提供的量子芯片仿真结构的优化方法，包括：提供一量 子芯片仿真结构，所述量子芯片仿真结构包括设置于一衬底模型上的至少一个 量子比特模型，所述量子比特模型包括约瑟夫森结模型以及一对电极模型，所 述电极模型具有一定厚度，所述量子芯片仿真结构上存在耗散区，所述耗散区 为所述量子芯片仿真结构中不同部分间以及所述量子芯片仿真结构与环境间 存在能量耗散的区域；获取所述耗散区的参与比，并判断获取的参与比的大小 是否不超过设定值；若是，完成对所述量子芯片仿真结构的优化；若否，调整 所述量子芯片仿真结构。本发明提供的量子芯片仿真结构的优化方法，通过建 立一量子芯片仿真结构的模型，并获取所述量子芯片仿真结构的参与比，根据 参与比的大小来决定是否调整所述量子芯片仿真模型的尺寸，从而在一定程度 上控制所述量子芯片仿真模型的参与比，由于介电损耗是参与比的函数，因而 能够通过控制参与比的大小控制介电损耗的大小，进而降低所述量子芯片仿真 模型的介电损耗，保证所述量子芯片仿真模型的弛豫时间。
<实施例二>
基于同一发明构思，本申请提供了一种量子芯片结构的优化方法，采用本 发明提供的量子芯片仿真结构的优化方法。
基于同一发明构思，本申请还提供一种量子芯片结构，采用本发明提供的 量子芯片结构的优化方法研制而成。
<实施例三>
基于同一发明构思，本发明提供一种量子芯片仿真结构的优化装置，包括：
建模单元，用于提供一量子芯片仿真结构，所述量子芯片仿真结构包括设 置于一衬底模型上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森 结模型以及一对电极模型，所述量子芯片仿真结构上存在耗散区；所述耗散区 为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结 构与环境间存在能量耗散的区域；
参与比获取单元，用于获取所述耗散区的参与比；
判断单元，用于判断计算单元计算出的参与比是否不超过设定值；
调整单元，在所述判断单元的结果为否时，调整所述量子芯片仿真结构。
所述量子芯片仿真结构的优化装置能够执行本发明提供的所述量子芯片 仿真结构的优化方法，所述建模单元提供一量子芯片仿真结构，所述参与比获 取单元获取各个类型的耗散区的参与比，并判断参与比是否不超过设定值，对 于超过设定值的量子芯片仿真芯片，所述调整单元可通过在所述衬底模型上未 被所述量子比特模型覆盖的区域向下刻蚀形成沟槽、减小所述沟槽的倾斜角以 及增大所述电极模型的尺寸来减小所述量子芯片结构中各个耗散区的参与比， 以降低所述量子芯片仿真结构的介电损耗，从而延长所述量子比特模型的弛豫 时间。
<实施例四>
基于同一发明构思，本实施例提出一种可读存储介质，其上存储有计算机 程序，所述计算机程序被一处理器执行时能实现上述特征描述中任一项所述的 量子芯片仿真结构的优化方法。
所述可读存储介质可以是可以保持和存储由指令执行设备使用的指令的 有形设备，例如可以是但不限于电存储设备、磁存储设备、光存储设备、电 磁存储设备、半导体存储设备或者上述的任意合适的组合。可读存储介质的更 具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器 (RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静 态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功 能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或 凹槽内凸起结构、以及上述的任意合适的组合。这里所描述的计算机程序可以 从可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局 域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括 铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和 /或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收 所述计算机程序，并转发该计算机程序，以供存储在各个计算/处理设备中的 可读存储介质中。用于执行本发明操作的计算机程序可以是汇编指令、指令集 架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数 据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编 程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式 编程语言—诸如“C”语言或类似的编程语言。所述计算机程序可以完全地在 用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、 部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务 器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络， 包括局域网(LAN)或广域网(WAN)，连接到用户计算机，或者，可以连接到外 部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中， 通过利用计算机程序的状态信息来个性化定制电子电路，例如可编程逻辑电路、 现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算 机可读程序指令，从而实现本发明的各个方面。
这里参照根据本发明实施例的方法、系统和计算机程序产品的流程图和/ 或框图描述了本发明的各个方面。应当理解，流程图和/或框图的每个方框以 及流程图和/或框图中各方框的组合，都可以由计算机程序实现。这些计算机 程序可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器， 从而生产出一种机器，使得这些程序在通过计算机或其它可编程数据处理装置 的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的 功能/动作的装置。也可以把这些计算机程序存储在可读存储介质中，这些计 算机程序使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有该计算机程序的可读存储介质则包括一个制造品，其包括实现流 程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机程序加载到计算机、其它可编程数据处理装置、或其它设 备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作 步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装 置、或其它设备上执行的计算机程序实现流程图和/或框图中的一个或多个方 框中规定的功能/动作。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权 利要求书的保护范围。
Claims (13)
1.一种量子芯片仿真结构的优化方法，其特征在于，包括：
提供一量子芯片仿真结构，所述量子芯片仿真结构包括设置于一衬底模型上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森结模型以及一对电极模型，所述电极模型具有一定厚度，所述量子芯片仿真结构上存在耗散区，所述耗散区为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结构与环境间存在能量耗散的区域；
获取所述耗散区的参与比，并判断获取的参与比的大小是否不超过设定值；
若是，完成对所述量子芯片仿真结构的优化；
若否，调整所述量子芯片仿真结构。
2.如权利要求1所述的量子芯片仿真结构的优化方法，其特征在于，所述调整所述量子芯片仿真结构后，所述量子芯片仿真结构的优化方法还包括：
返回执行所述获取所述耗散区的参与比并判断获取的参与比的大小是否不超过设定值。
3.如权利要求1所述的量子芯片仿真结构的优化方法，其特征在于，所述计算所述损耗区的参与比，包括：
获取所述耗散区的电场能量；
获取所述量子芯片仿真结构的系统总能量；
基于所述耗散区的电场能量以及所述系统总能量计算所述耗散区的参与比，所述耗散区的参与比的计算公式为：
4.如权利要求3所述的量子芯片仿真结构的优化方法，其特征在于，所述耗散区包括内部区域及周边区域；所述计算所述耗散区的电场能量，包括：
获取所述内部区域的电场能量；
获取所述周边区域的电场能量；
基于所述内部区域的电场能量和所述周边区域的电场能量计算所述耗散区的电场能量，所述耗散区的电场能量的计算公式为：
耗散区的电场能量＝内部区域的电场能量+周边区域的电场能量。
5.如权利要求4所述的量子芯片仿真结构的优化方法，其特征在于，所述周边区域包括围绕所述内部区域的中间区域以及围绕所述中间区域的边缘区域；所述计算所述周边区域的电场能量，包括：
获取同一横截面内的所述周边区域与所述中间区域的电场能量之比，比值为比例因子；
获取中间区域的电场能量；
基于所述中间区域的电场能量和所述比例因子计算所述周边区域的电场能量，所述周边区域的电场能量的计算公式为：
所述周边区域的电场能量＝所述中间区域的电场能量×比例因子。
6.如权利要求1所述的量子芯片仿真结构的优化方法，其特征在于，所述设定值通过以下步骤获取：
获取所述量子比特模型的弛豫时间的优化目标值；
根据所述优化目标值获取所述设定值。
7.如权利要求1所述的量子芯片仿真结构的优化方法，其特征在于，所述调整所述量子芯片仿真结构，包括：
在所述衬底模型上未被所述量子比特模型覆盖的区域向下刻蚀形成沟槽。
8.如权利要求7所述的量子芯片仿真结构的优化方法，其特征在于，所述调整所述量子芯片仿真结构，包括：
减小所述沟槽的倾斜角，所述沟槽的倾斜角为所述沟槽侧壁与所述沟槽底的夹角。
9.如权利要求1所述的量子芯片仿真结构的优化方法，其特征在于，所述调整所述量子芯片仿真结构，包括：
增大所述电极模型的尺寸。
10.一种量子芯片结构的优化方法，其特征在于，采用如权利要求1～9中任一项所述的量子芯片仿真结构的优化方法。
11.一种量子芯片结构，其特征在于，采用权利要求10所述的量子芯片结构的优化方法得到。
12.一种量子芯片仿真结构的优化装置，其特征在于，包括：
建模单元，用于提供一量子芯片仿真结构，所述量子芯片仿真结构包括设置于一衬底模型上的至少一个量子比特模型，所述量子比特模型包括约瑟夫森结模型以及一对电极模型，所述量子芯片仿真结构上存在耗散区；所述耗散区为所述量子芯片仿真结构中不同部分间的接触区域以及所述量子芯片仿真结构与环境间存在能量耗散的区域；
参与比获取单元，用于计算所述耗散区的参与比；
判断单元，用于判断计算单元计算出的参与比是否不超过设定值；
调整单元，在所述判断单元的结果为否时，调整所述量子芯片仿真结构。
13.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被执行时能实现权利要求1～9中任一项所述的量子芯片仿真结构的优化方法。
Priority Applications (1)
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| CN202111425749.7A Pending CN116187249A (zh) | 2021-11-26 | 2021-11-26 | 量子芯片仿真结构的优化方法及装置、可读存储介质 |
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