CN116153884A - 一种倒装芯片封装结构及封装方法 - Google Patents

一种倒装芯片封装结构及封装方法 Download PDF

Info

Publication number
CN116153884A
CN116153884A CN202310409089.6A CN202310409089A CN116153884A CN 116153884 A CN116153884 A CN 116153884A CN 202310409089 A CN202310409089 A CN 202310409089A CN 116153884 A CN116153884 A CN 116153884A
Authority
CN
China
Prior art keywords
substrate
chip
flip
radiating fin
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310409089.6A
Other languages
English (en)
Inventor
计量
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Taorun Semiconductor Co ltd
Original Assignee
Shanghai Taorun Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Taorun Semiconductor Co ltd filed Critical Shanghai Taorun Semiconductor Co ltd
Priority to CN202310409089.6A priority Critical patent/CN116153884A/zh
Publication of CN116153884A publication Critical patent/CN116153884A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3731—Ceramic materials or glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明属于芯片封装领域，公开了一种倒装芯片封装结构及封装方法，倒装芯片封装结构包括第一基板、第二基板、第一芯片、第二芯片、散热片、多个金属柱和封装体；第二基板设置于第一基板的上方，第二基板为陶瓷基板；第一芯片倒装于第一基板且与第一基板电连接；第二芯片倒装于第二基板且与第二基板电连接；散热片盖设在第二芯片上，散热片的两端分别与第二基板连接，第二芯片与散热片的一侧抵接，第一芯片与散热片的另一侧抵接；金属柱的一端与第一基板电连接，另一端与第二基板电连接；封装体包封第一基板、第二基板、第一芯片、第二芯片、散热片和金属柱。本发明通过设置陶瓷基板、散热片并采用堆叠的方式，不仅可提高散热性能，而且集成度高。

Description

一种倒装芯片封装结构及封装方法
技术领域
本发明涉及芯片封装技术领域，尤指一种倒装芯片封装结构及封装方法。
背景技术
芯片封装是指将集成电路裸片装配为芯片最终产品的过程，简单来说，就是将半导体厂生产出来的集成电路裸片放在一块起到承载作用的基板上，并将管脚引出来，然后固定包装成为一个整体。它起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，并通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。
从结构方面，封装经历了最早期的晶体管TO（如TO89、TO92）封装，发展到了双列直插封装，以后逐渐派生出SOP（小外形封装）、BGA(栅阵列封装)、CSP(芯片规模封装)等。
请参阅图1，图1为现有技术中一种倒装芯片BGA塑料封装结构，在该结构中集成电路裸片1通过凸点3（Bump）与基板5中的线路进行连接，再通过球6（Ball）将需要与外部电路互联的信号引出，最后通过塑料2将集成电路裸片1、凸点3以及基板5包裹起来，形成最终的封装。倒装芯片BGA塑料封装结构一个明显的缺点是散热能力差，集成电路裸片和基板被塑料包裹，塑料的导热系数较低，芯片在工作时产生的热量很难通过包裹的塑料扩散到封装外，导致芯片温度过高，甚至超过芯片工作允许的最大节点温度，从而降低芯片的使用寿命。
请参阅图2，图2为现有技术中一种带散热金属盖的倒装芯片BGA封装结构，集成电路裸片1通过凸点3（Bump）与基板5中的线路进行连接，并通过球6（Ball）将需要与外部电路互联的信号引出，金属散热盖7通过焊接材料8直接与集成电路裸片1的上表面接触，相比典型倒装芯片BGA塑料封装，芯片工作时产生的热量可以很快地通过金属散热盖7导出，因此，该封装结构的散热能力较好，但是其缺点是减小了裸片和封装的占比，降低了封装的集成度，因为金属散热盖的四周需要折弯后焊接在基板或框架的表面从而减小了散热盖和基板形成的腔体的尺寸，降低封装集成度。
发明内容
本发明的目的是提供一种倒装芯片封装结构及封装方法，不仅散热性能好，而且集成度高。
本发明提供的技术方案如下：
一方面，提供一种倒装芯片封装结构，包括：
第一基板；
第二基板，设置于所述第一基板的上方，所述第二基板为陶瓷基板；
至少一个第一芯片，倒装于所述第一基板朝向所述第二基板的一侧且与所述第一基板电连接；
至少一个第二芯片，倒装于所述第二基板朝向所述第一基板的一侧且与所述第二基板电连接；
散热片，盖设在所述第二芯片上，所述散热片的两端分别与所述第二基板连接，且所述第二芯片与所述散热片靠近所述第二基板的一侧抵接，所述第一芯片与所述散热片靠近所述第一基板的一侧抵接；
多个金属柱，分别间隔设置于所述第一基板与所述第二基板之间，所述金属柱的一端与所述第一基板电连接，另一端与所述第二基板电连接；
封装体，包封所述第一基板、所述第二基板、所述第一芯片、所述第二芯片、所述散热片和所述金属柱。
在一些实施方式中，所述金属柱的一端与所述第二基板焊接互连的焊料温度高于所述金属柱的另一端与所述第一基板焊接互连的焊料温度；或；
所述金属柱的一端与所述第二基板焊接互连的焊料温度低于所述金属柱的另一端与所述第一基板焊接互连的焊料温度。
在一些实施方式中，所述散热片包括第一连接部、水平部和第二连接部，所述第一连接部的一端与所述水平部的一端连接，另一端与所述第二基板固定连接，所述第二连接部的一端与所述水平部的另一端连接，另一端与所述第二基板固定连接，所述第二芯片与所述水平部的一侧面固定连接，所述第一芯片与所述水平部的另一侧面固定连接。
在一些实施方式中，所述第一芯片和所述第二芯片分别通过导热胶水与所述散热片固定连接；或所述第一芯片和所述第二芯片分别通过纳米银烧结固定在所述散热片上。
在一些实施方式中，所述第一芯片的数量为多个，多个所述第一芯片间隔设置且分别与所述散热片固定连接。
在一些实施方式中，所述第一基板为陶瓷基板或树脂基板。
在一些实施方式中，所述第二基板远离所述第一基板的一侧设有散热结构。
另一方面，还提供一种倒装芯片封装方法，包括：
将至少一个第一芯片倒装于第一基板上；
将至少一个第二芯片倒装于第二基板上，所述第二基板为陶瓷基板；
于所述第二基板上焊接散热片和金属柱，并使所述第二芯片远离所述第二基板的一面与所述散热片焊接互连；
将所述第一基板与所述第二基板通过金属柱焊接在一起，并使所述第一芯片与所述散热片焊接互连；
将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来。
在一些实施方式中，所述将至少一个第一芯片倒装于第一基板上之后，所述于所述第二基板上焊接散热片和金属柱之前还包括：向所述第一芯片与所述第一基板之间的间隙填充底部填充胶并固化成型；
所述将至少一个第二芯片倒装于第二基板上之后，所述于所述第二基板上焊接散热片和金属柱之前还包括：向所述第二芯片与所述第二基板之间的间隙填充底部填充胶并固化成型。
在一些实施方式中，所述将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来之后还包括：
在所述第一基板需要引出信号的接线点上植锡球。
本发明的技术效果在于：本发明在第一芯片与第二芯片之间贴合设置散热片，且散热片的两端与陶瓷基板连接，散热片可将第一芯片和第二芯片产生的热量导出到陶瓷基板上，并通过高导热陶瓷基板将热量更快地导入空气中，以提高整个倒装芯片封装结构的散热性能，此外，本发明的倒装芯片封装结构通过上下堆叠的方式可在竖直方向增加芯片的数量，从而整体上提高倒装芯片封装结构的集成度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明：
图1是现有技术中一种倒装芯片BGA塑料封装结构示意图；
图2是现有技术中一种带散热金属盖的倒装芯片BGA封装结构示意图；
图3是本申请具体实施例提供的一种倒装芯片封装结构示意图；
图4是本申请具体实施例提供的一种倒装芯片封装方法的流程示意图；
图5是本申请具体实施例提供的一种倒装芯片的封装工艺示意图。
附图标号说明：
10、第一基板；20、第一芯片；30、第二基板；40、第二芯片；50、散热片；51、第一连接部；52、水平部；53、第二连接部；60、金属柱；70、封装体；80、锡球。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
在本文中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的一个实施例中，如图3所示，一种倒装芯片封装结构，包括第一基板10、至少一个第一芯片20、第二基板30、至少一个第二芯片40、散热片50、多个金属柱60和封装体70；第二基板30设置于第一基板10的上方，第二基板30为陶瓷基板；第一芯片20倒装于第一基板10朝向第二基板30的一侧且与第一基板10电连接；第二芯片40倒装于第二基板30朝向第一基板10的一侧且与第二基板30电连接；散热片50盖设在第二芯片40上，散热片50的两端分别与第二基板30连接，且第二芯片40与散热片50靠近第二基板30的一侧抵接，第一芯片20与散热片50靠近第一基板10的一侧抵接；多个金属柱60分别间隔设置于第一基板10与第二基板30之间，金属柱60的一端与第一基板10电连接，另一端与第二基板30电连接；封装体70包封第一基板10、第一芯片20、第二基板30、第二芯片40、散热片50和金属柱60。
具体的，第一基板10和第二基板30分别为印刷电路板，第一基板10的上表面和第二基板30的下表面分别设有焊盘，第一基板10通过上表面的焊盘与第一芯片20电连接，第二基板30通过下表面的焊盘与第二芯片40电连接。第一基板10的下表面也设置有焊盘，并通过第一基板10下表面的焊盘与外部电路进行电连接。比如可在第一基板10下表面的焊盘上植锡球80，外部电路通过锡球80实现与倒装芯片封装结构的电连接。本实施例中，第一基板10可为介电常数和介质损耗因子均较小的树脂层压板，也可为高导热的陶瓷基板，本实施例不限制第一基板10的材质。本实施例中，第二基板30为高导热的陶瓷基板，第二基板30的导热性能较好，可将热量更快的导入空气中。
第一基板10上倒装有第一芯片20，第二基板30上倒装有第二芯片40，第一芯片20和第二芯片40可以是现有的任意半导体芯片，例如，可以是CPU、GPU、ADC、MOS、LDO、电源管理芯片等。本实施例中，第一芯片20和第二芯片40的数量可为一个或多个，图3中，第一芯片20的展示数量为2个，第二芯片40的展示数量为1个，但第一芯片20和第二芯片40的数量并非局限于此，根据实际需求第一芯片20的数量可以大于2个，比如3个、4个或更多，第二芯片40的数量可大于1个，比如2个、3个或更多，第一芯片20和第二芯片40为多个时，多个第一芯片20和多个第二芯片40分别与散热片50连接。
第一基板10和第二基板30之间通过多个金属柱60支撑，金属柱60可以解决第一基板10和第二基板30因热膨胀系数CTE不同带来的封装可靠性问题。具体来说，当第一基板10与第二基板30的热膨胀系数不同时，第一基板10和第二基板30受热产生的变形量会不同，使得第一基板10与第二基板30之间会存在应力，而第一基板10与第二基板30之间设置的多个金属柱60可缓解应力防止出现开裂，进而提高封装的可靠性。此外，第一基板10和第二基板30上互联的信号，如地、电源还可通过金属柱60进行连通。
第一芯片20与散热片50的一侧面抵接，第二芯片40与散热片50的另一侧面抵接，散热片50的两端与第二基板30连接，散热片50的材质可为导热性能较好的材质，如可以为铜、铝、合金等。第一芯片20和第二芯片40产生的热量可通过散热片50导出到第二基板30，第二基板30为高导热的陶瓷基板，第二基板30的高导热能力可将第一芯片20和第二芯片40产生的热量更快地导入空气中，提高整个倒装芯片封装结构的散热性能。进一步的，第二基板30远离第一基板10的一侧还可设置散热结构，例如，设置翅状散热片、散热风扇或其它散热措施，以进一步提高散热效果。此外，本发明通过上下堆叠的方式可在竖直方向增加芯片的数量，从而整体提高倒装芯片封装结构的集成度。
在一些实施例中，金属柱60的两端分别与第一基板10和第二基板30焊接互连。金属柱60的一端与第二基板30焊接互连的焊料温度高于金属柱60的另一端与第一基板10焊接互连的焊料温度；或金属柱60的一端与第二基板30焊接互连的焊料温度低于金属柱60的另一端与第一基板10焊接互连的焊料温度。
金属柱60先焊接在第二基板30上时，金属柱60与第二基板30的焊接采用高温的焊料，然后倒转焊接在第一基板10上时采用低温焊料，以防止金属柱60与第一基板10焊接时焊接在第二基板30上的金属柱60脱落。同理，当金属柱60先焊接在第一基板10上时，金属柱60与第一基板10的焊接采用高温的焊料，然后倒转焊接在第二基板30上时采用低温焊料，以防止金属柱60与第二基板30焊接时焊接在第一基板10上的金属柱60脱落。
在一些实施例中，散热片50包括第一连接部51、水平部52和第二连接部53，第一连接部51的一端与水平部52的一端连接，另一端与第二基板30固定连接，第二连接部53的一端与水平部52的另一端连接，另一端与第二基板30固定连接，第二芯片40与水平部52的一侧面固定连接，第一芯片20与水平部52的另一侧面固定连接。
第一连接部51、水平部52和第二连接部53依次连接形成截面近似U型的容纳部，第二芯片40位于该容纳部内，第一连接部51和第二连接部53可分别与第二基板30垂直设置，或者第一连接部51和第二连接部53分别向外倾斜设置。第一连接部51和第二连接部53分别向外倾斜设置时，在水平部52长度相同的情况下，可增大散热片50内的容纳空间，可便于在散热片50内设置一个或多个第二芯片40，提高集成度。
在一些实施例中，第一芯片20和第二芯片40分别通过导热胶水与散热片50固定连接；或第一芯片20和第二芯片40分别通过纳米银烧结固定在散热片50上。
第一芯片20和第二芯片40可通过导热胶水与散热片50固定连接，也可通过纳米银烧结与散热片50固定连接，以使第一芯片20和第二芯片40分别与散热片50贴合，便于第一芯片20和第二芯片40将热量导出至散热片50。
本发明还提供一种倒装芯片封装方法的实施例，如图4所示，包括：
S100将至少一个第一芯片倒装于第一基板上；
S200将至少一个第二芯片倒装于第二基板上，所述第二基板为陶瓷基板；
S300于所述第二基板上焊接散热片和金属柱，并使所述第二芯片远离所述第二基板的一面与所述散热片焊接互连；
S400将所述第一基板与所述第二基板通过金属柱焊接在一起，并使所述第一芯片与所述散热片焊接互连；
S500将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来。
具体的，如图5所示，先提供两种基板分别进行芯片的贴装，即将第一芯片倒装焊接在第一基板上，将第二芯片倒装焊接在第二基板上，在第二基板上焊接散热片和金属柱，并将两种基板上的倒装芯片采用TOP面背贴的方式通过低温纳米银烧结在散热片上，同时将散热片进行弯折，使散热片的两端连接到第二基板上，以利用第二基板的高导热能力将芯片产生的热量更快的导入空气中。
金属柱先焊接在第二基板上且采用高温的焊料，然后将金属柱倒转焊接在第一基板上，金属柱与第一基板焊接时采用低温焊料，以防止焊接在第二基板上的金属柱脱落。最后将连接在一起的第一基板、第一芯片、第二基板、第二芯片、散热片和金属柱采用树脂或塑料包裹起来完成倒装芯片的封装。
在一种简单的变形方式中，也可先将金属柱焊接在第一基板上，然后再将金属柱倒转焊接在第二基板上，此种方式同样也可完全第一基板与第二基板的连接。
进一步地，在S100将至少一个第一芯片倒装于第一基板上之后，S300于所述第二基板上焊接散热片和金属柱之前还包括：向所述第一芯片与所述第一基板之间的间隙填充底部填充胶并固化成型；
在S200将至少一个第二芯片倒装于第二基板上之后，S300于所述第二基板上焊接散热片和金属柱之前还包括：向所述第二芯片与所述第二基板之间的间隙填充底部填充胶并固化成型。
第一芯片倒装焊接在第一基板上后，在第一芯片底部填充底部填充胶并固化成型，可提高第一芯片与第一基板的连接稳定性。同理，在第二芯片底部填充底部填充胶并固化成型，可提高第二芯片与第二基板的连接稳定性。
进一步地，在S500将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来之后还包括：
S600在所述第一基板需要引出信号的接线点上植锡球。
通过在第一基板需要引出信号的接线点上植锡球，整个倒装芯片封装结构可通过锡球与外部电路电连接。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种倒装芯片封装结构，其特征在于，包括：
第一基板；
第二基板，设置于所述第一基板的上方，所述第二基板为陶瓷基板；
至少一个第一芯片，倒装于所述第一基板朝向所述第二基板的一侧且与所述第一基板电连接；
至少一个第二芯片，倒装于所述第二基板朝向所述第一基板的一侧且与所述第二基板电连接；
散热片，盖设在所述第二芯片上，所述散热片的两端分别与所述第二基板连接，且所述第二芯片与所述散热片靠近所述第二基板的一侧抵接，所述第一芯片与所述散热片靠近所述第一基板的一侧抵接；
多个金属柱，分别间隔设置于所述第一基板与所述第二基板之间，所述金属柱的一端与所述第一基板电连接，另一端与所述第二基板电连接；
封装体，包封所述第一基板、所述第二基板、所述第一芯片、所述第二芯片、所述散热片和所述金属柱。
2.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，
所述金属柱的一端与所述第二基板焊接互连的焊料温度高于所述金属柱的另一端与所述第一基板焊接互连的焊料温度；或；
所述金属柱的一端与所述第二基板焊接互连的焊料温度低于所述金属柱的另一端与所述第一基板焊接互连的焊料温度。
3.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，
所述散热片包括第一连接部、水平部和第二连接部，所述第一连接部的一端与所述水平部的一端连接，另一端与所述第二基板固定连接，所述第二连接部的一端与所述水平部的另一端连接，另一端与所述第二基板固定连接，所述第二芯片与所述水平部的一侧面固定连接，所述第一芯片与所述水平部的另一侧面固定连接。
4.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，
所述第一芯片和所述第二芯片分别通过导热胶水与所述散热片固定连接；或所述第一芯片和所述第二芯片分别通过纳米银烧结固定在所述散热片上。
5.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，所述第一芯片的数量为多个，多个所述第一芯片间隔设置且分别与所述散热片固定连接。
6.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，所述第一基板为陶瓷基板或树脂基板。
7.根据权利要求1所述的一种倒装芯片封装结构，其特征在于，所述第二基板远离所述第一基板的一侧设有散热结构。
8.一种倒装芯片封装方法，其特征在于，包括：
将至少一个第一芯片倒装于第一基板上；
将至少一个第二芯片倒装于第二基板上，所述第二基板为陶瓷基板；
于所述第二基板上焊接散热片和金属柱，并使所述第二芯片远离所述第二基板的一面与所述散热片焊接互连；
将所述第一基板与所述第二基板通过金属柱焊接在一起，并使所述第一芯片与所述散热片焊接互连；
将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来。
9.根据权利要求8所述的一种倒装芯片封装方法，其特征在于，
所述将至少一个第一芯片倒装于第一基板上之后，所述于所述第二基板上焊接散热片和金属柱之前还包括：向所述第一芯片与所述第一基板之间的间隙填充底部填充胶并固化成型；
所述将至少一个第二芯片倒装于第二基板上之后，所述于所述第二基板上焊接散热片和金属柱之前还包括：向所述第二芯片与所述第二基板之间的间隙填充底部填充胶并固化成型。
10.根据权利要求9所述的一种倒装芯片封装方法，其特征在于，
所述将所述第一基板、所述第一芯片、所述第二基板、所述第二芯片、所述散热片和所述金属柱采用树脂或塑料包裹起来之后还包括：
在所述第一基板需要引出信号的接线点上植锡球。
CN202310409089.6A 2023-04-18 2023-04-18 一种倒装芯片封装结构及封装方法 Pending CN116153884A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310409089.6A CN116153884A (zh) 2023-04-18 2023-04-18 一种倒装芯片封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310409089.6A CN116153884A (zh) 2023-04-18 2023-04-18 一种倒装芯片封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN116153884A true CN116153884A (zh) 2023-05-23

Family

ID=86352726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310409089.6A Pending CN116153884A (zh) 2023-04-18 2023-04-18 一种倒装芯片封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN116153884A (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083897A (ko) * 2003-03-25 2004-10-06 (주)케이나인 플립칩 패키징 방법 및 이를 이용한 발광다이오드의패키징 구조
US20110227212A1 (en) * 2010-03-22 2011-09-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of fabricating the same
US20150097280A1 (en) * 2013-10-08 2015-04-09 Freescale Semiconductor, Inc. Heat conductive substrate for integrated circuit package
US20160148902A1 (en) * 2014-11-25 2016-05-26 Shouhui Chen Thermally-enhanced three dimensional system-in-packages and methods for the fabrication thereof
CN110506330A (zh) * 2017-04-13 2019-11-26 维迪科研究所 功率电子模块以及包含该模块的电功率变换器
CN111128917A (zh) * 2019-12-30 2020-05-08 上海先方半导体有限公司 一种芯片封装结构及其制作方法
US20200357721A1 (en) * 2019-05-09 2020-11-12 Intel Corporation Microelectronics assembly including top and bottom packages in stacked configuration with shared cooling
CN114388490A (zh) * 2022-01-14 2022-04-22 绍兴中芯集成电路制造股份有限公司 智能功率模块的封装结构及其封装方法
CN115084063A (zh) * 2022-07-22 2022-09-20 深圳市诚芯微科技股份有限公司 散热扇出型功率芯片封装装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083897A (ko) * 2003-03-25 2004-10-06 (주)케이나인 플립칩 패키징 방법 및 이를 이용한 발광다이오드의패키징 구조
US20110227212A1 (en) * 2010-03-22 2011-09-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of fabricating the same
US20150097280A1 (en) * 2013-10-08 2015-04-09 Freescale Semiconductor, Inc. Heat conductive substrate for integrated circuit package
US20160148902A1 (en) * 2014-11-25 2016-05-26 Shouhui Chen Thermally-enhanced three dimensional system-in-packages and methods for the fabrication thereof
CN110506330A (zh) * 2017-04-13 2019-11-26 维迪科研究所 功率电子模块以及包含该模块的电功率变换器
US20200357721A1 (en) * 2019-05-09 2020-11-12 Intel Corporation Microelectronics assembly including top and bottom packages in stacked configuration with shared cooling
CN111128917A (zh) * 2019-12-30 2020-05-08 上海先方半导体有限公司 一种芯片封装结构及其制作方法
CN114388490A (zh) * 2022-01-14 2022-04-22 绍兴中芯集成电路制造股份有限公司 智能功率模块的封装结构及其封装方法
CN115084063A (zh) * 2022-07-22 2022-09-20 深圳市诚芯微科技股份有限公司 散热扇出型功率芯片封装装置

Similar Documents

Publication Publication Date Title
US9666571B2 (en) Package-on-package structures
US6459144B1 (en) Flip chip semiconductor package
US20180219002A1 (en) Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US8368194B1 (en) Exposed die overmolded flip chip package
US7741158B2 (en) Method of making thermally enhanced substrate-base package
US8796830B1 (en) Stackable low-profile lead frame package
US20080093733A1 (en) Chip package and manufacturing method thereof
US6316837B1 (en) Area array type semiconductor package and fabrication method
US7348218B2 (en) Semiconductor packages and methods of manufacturing thereof
US20140151880A1 (en) Package-on-package structures
US9093486B2 (en) Molded leadframe substrate semiconductor package
US9093391B2 (en) Integrated circuit packaging system with fan-in package and method of manufacture thereof
US10083903B1 (en) Integrated circuit packaging system with molded laser via interposer and method of manufacture thereof
US8035237B2 (en) Integrated circuit package system with heat slug
KR102170197B1 (ko) 패키지 온 패키지 구조들
US20030030968A1 (en) Microelectronic assembly with stiffening member
US7696618B2 (en) POP (package-on-package) semiconductor device
US20200312734A1 (en) Semiconductor package with an internal heat sink and method for manufacturing the same
KR100885918B1 (ko) 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
US7361995B2 (en) Molded high density electronic packaging structure for high performance applications
US6750397B2 (en) Thermally enhanced semiconductor build-up package
US20060091516A1 (en) Flexible leaded stacked semiconductor package
US20100219524A1 (en) Chip scale package and method of fabricating the same
CN116153884A (zh) 一种倒装芯片封装结构及封装方法
US9761435B1 (en) Flip chip cavity package

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20230523