CN116112008A - 一种改进型dsogi-pll锁相环 - Google Patents
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Abstract
本发明为一种改进型DSOGI‑PLL锁相环,涉及无线电技术领域,包括依次连接的clark变换器、改进型滤波结构、正序计算模块、park变换器、比例积分调节器、第一加法器以及第一积分环节;第一积分环节的输出端还与park变换器连接;第一加法器的输出端还与改进型滤波结构输入端连接;改进型滤波结构包括多个SOGI模块,多个SOGI模块串联,每个SOGI模块均为两个SOGI级联,可以滤除电源电压中的间谐波,从而实现准确地锁相。该锁相环结构具有较好的动态性能和谐波抑制效果。
Description
技术领域
本发明涉及一种改进型DSOGI-PLL锁相环技术领域,尤其涉及一种改进型DSOGI-PLL锁相环。
背景技术
随着传统化石能源的日益枯竭,太阳能、风能等可再生能源的利用越来越广泛,并网逆变器作为新能源与电网的接口,其控制策略的研究尤为关键,其中准确提取电网电压信息实现并网运行更是一个基本问题。除了发生故障外,电力系统稳态运行时,电网电压也可能出现不平衡和畸变等现象。因此,并网控制策略需要解决各种电网异常状态的问题,达到与电网的有效同步,并实现故障穿越运行。
目前,电网电压同步信号的提取方法应用最广泛的是采用锁相环及其改进技术。当三相电网电压对称时,基于同步旋转框架SRF-PLL(synchronous rotating frame-phaselocked loop)的锁相环可以准确地提取电压同步信号,但是,对于具有多种谐波的不平衡电网电压,则无法准确提取。考虑到谐波的存在,大量文献在SRF-PLL中添加了MAF(移动平均滤波器)、NF(陷波滤波器)等滤波器,用于消除双频谐波的影响,并获得电网电压同步信号。当电网频率漂移时,数字实现过程中频率估计存在误差,滤波效果受到一定影响。
由于二阶广义积分器(SOGI)具有两个极点,因此它可以作为积分控制器,在静止坐标系中实现正弦信号的跟踪控制,而不会产生静态误差。此外,SOGI具有频率选择和滤波功能,因此广泛应用于锁相环技术。
图1锁相环为目前广泛采用的电网电压同步锁相环结构DSOGI(dual second-order generalized integrator)。当电网电压仅含少量高次谐波时图1中的双广义二阶积分器锁相环可以很好地滤除谐波并完成锁相,具有快速性好的特点,但在电网电压含有大量低次谐波时,该锁相环不能消除低次谐波的影响无法完成准确锁相。
图2是基于图1的改进型锁相环,其采用了多个谐波消除模块级联可以完全消除已知谐波的影响,实现准确锁相,但在发生电网频率、相位、幅值发生突变时,由于级联的SOGI模块具有滤波器特性,因此给系统带来的时延影响造成锁相环动态性能变差,并且其系统结构的确定取决于谐波成分是否已知,灵活性较差。
在电网电压低次谐波含量较大时,基于单级SOGI模块的锁相环无法滤除谐波从而不能准确锁相,而其如图2改进型的锁相环虽然能够完全滤波实现准确锁相,但其缺陷有二,首先锁相环系统结构的确定必须以事先明确电网电压谐波成分为前提,其次由于级联的级数过多从而导致系统的动态性能不佳。
发明内容
为了克服上述现有技术的缺点,本发明的主要目的在于提供一种改进型DSOGI-PLL锁相环,可以滤除电源电压中的间谐波,从而实现准确地锁相。
为达到上述目的,本发明采用以下技术方案,一种改进型DSOGI-PLL锁相环,包括依次连接的clark变换器、改进型滤波结构、正序计算模块、park变换器、比例积分调节器、第一加法器以及第一积分环节;所述clark变换器的输入端输入采样电网电压;
所述第一积分环节的输出端还与所述park变换器连接;
所述第一加法器的输出端还与所述改进型滤波结构输入端连接;
所述改进型滤波结构包括多个SOGI模块,多个所述SOGI模块串联,每个所述SOGI模块均为两个SOGI级联。
具体的,所述clark变换器将采样的电网电压经过clark变换后得到静止坐标系中的vα和vβ,再经过一级SOGI模块可得到同相和正交两个信号,其中正交信号qv′β同输入信号相比,除了相位相差90度外,幅值大幅度衰减变为原来的:
其中,n=5/7/11/13…,n为谐波次数,m为SOGI模块级数。
具体的,含有谐波或者间谐波的电网电压,满足谐波的抑制效果m取值不需要超过3。
与现有技术相比较,本发明可以滤除电源电压中的间谐波,从而实现准确地锁相,较好的动态性能和谐波抑制效果,通常对于含有大量5次谐波和少量其他次谐波的电网电压,m取2时足以满足对谐波的抑制要求。
附图说明
图1是现有基于DSOGI模块锁相环结构;
图2是现有基于改进型DSOGI模块锁相环结构;
图3是本发明中CDSOGI模块级联结构;
图4是本发明中基于级SOGI模块级联结构的锁相环;
图5是本发明实施例中电网频率突变+3Hz的仿真图;
图6是本发明实施例中电网电压相位突变20°的仿真图;
图7是本发明实施例中电网电压降落0.3pu的仿真图。
具体实施方式
下面结合附图和实施方式对本发明作进一步说明。
实施例:
参阅图1-7,一种改进型DSOGI-PLL锁相环,包括依次连接的clark变换器、改进型滤波结构、正序计算模块、park变换器、比例积分调节器、第一加法器以及第一积分环节;lark变换器的输入端输入采样电网电压;第一积分环节的输出端还与所述park变换器连接;第一加法器的输出端还与所述改进型滤波结构输入端连接;改进型滤波结构包括多个SOGI模块,多个所述SOGI模块串联,每个所述SOGI模块均为两个SOGI级联。
具体的,clark变换器将采样的电网电压经过clark变换后得到静止坐标系中的vα和vβ,再经过一级SOGI模块可得到同相和正交两个信号,其中正交信号qv′β同输入信号相比,除了相位相差90度外,幅值大幅度衰减变为原来的
具体的,含有谐波或者间谐波的电网电压,满足谐波的抑制效果m取值不需要超过3。
其中图3中采用多级SOGI模块串联,第一级采用图2的方法可以消除5次谐波,从第二级开始前一级的SOGI正交输出端与后一级的输入端连接。采样的电网电压经过clark变换后得到静止坐标系中的vα和vβ,再经过第一级SOGI模块完全消除5次谐波,并少量削弱其他次谐波,接着通过后级SOGI模块可得到同相和正交两个信号,其中正交信号qv′β同输入信号相比,除了相位相差90度外,幅值大幅度衰减变为原来的(n=7/11/13…,n为谐波次数,m为SOGI模块级数)。输入电压中的谐波在经过多级SOGI模块的大量削弱后变得可忽略不计。此滤波结构对各次谐波的抑制效果如下表所示:
表一 图3中不同m值的谐波衰减增益(dB)
表中标明5次谐波完全被消除,随着m值的增加,各次谐波的衰减增益逐步上升,对于通常含有谐波或者间谐波的电网来说,m取值不需要超过3就可以满足谐波的抑制效果,当仅含有大量5次谐波和少量其他次谐波情况采用本方案可取m=2即可实现谐波抑制。
采用此滤波结构的锁相环系统如下图:
图4中第一部分是指m级SOGI模块级联的滤波结构CDSOGI(cascaded second-order generalized integrator),第二部分是PSC(positive sequence calculation),第三部分为传统SRF锁相环结构。
实验结果:
锁相环系统分别在相位跳跃、频率突变、电压幅值降落等工况下进行仿真比较。几种工况设置具体如下:
工况一:t=0.25秒时,电网频率突变+3Hz,t=0.5秒时,电网电压加入20%的5次谐波,10%的7次谐波以及5%的11次谐波。
工况二:t=0.25秒时,电网电压相位突变20°,电网电压加入20%的5次谐波,10%的7次谐波以及5%的11次谐波。
工况三:t=0.25秒时,电网电压降落0.3pu,t=0.5秒时,电网电压加入20%的5次谐波,10%的7次谐波以及5%的11次谐波。
需要说明的是,在本发明中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。
以上实施例仅仅是对本发明的举例说明,并不构成对本发明的保护范围的限制,凡是与本发明相同或相似的设计均属于本发明的保护范围之内。
Claims (3)
1.一种改进型DSOGI-PLL锁相环,其特征在于,包括依次连接的clark变换器、改进型滤波结构、正序计算模块、park变换器、比例积分调节器、第一加法器以及第一积分环节;所述clark变换器的输入端输入采样电网电压;
所述第一积分环节的输出端还与所述park变换器连接;
所述第一加法器的输出端还与所述改进型滤波结构输入端连接;
所述改进型滤波结构包括多个SOGI模块,多个所述SOGI模块串联,每个所述SOGI模块均为两个SOGI级联。
3.根据权利要求1所述一种改进型DSOGI-PLL锁相环,其特征在于,含有谐波或者间谐波的电网电压,满足谐波的抑制效果m取值不超过3。
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CN202310092088.3A CN116112008A (zh) | 2023-02-09 | 2023-02-09 | 一种改进型dsogi-pll锁相环 |
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Publications (1)
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Cited By (1)
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CN116405026A (zh) * | 2023-06-08 | 2023-07-07 | 四川大学 | 多相二阶广义积分器锁相环及其实现方法 |
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2023
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Cited By (2)
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CN116405026A (zh) * | 2023-06-08 | 2023-07-07 | 四川大学 | 多相二阶广义积分器锁相环及其实现方法 |
CN116405026B (zh) * | 2023-06-08 | 2023-08-22 | 四川大学 | 多相二阶广义积分器锁相环及其实现方法 |
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