CN116110409A - 一种ASIP架构的大容量并行Codec2声码器系统及编解码方法 - Google Patents
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Abstract
本发明公开了一种ASIP架构的大容量并行Codec2声码器系统及编解码方法，所述系统包括：PCI‑E总线接口模块、语音调度模块和若干个ASIP语音处理模块；所述PCI‑E总线接口模块分别通过PCI‑E Clock信号、PCI‑E RX总线信号、PCI‑E TX总线信号与上位机的PCI‑E接口相连，所述PCI‑E总线接口模块通过AXI总线与语音调度模块相连；所述语音调度模块通过专用的内部控制总线分别与若干个ASIP语音处理模块相连；本发明提高了多媒体服务器在语音上的处理速度，具有性价比高、扩展性强、体积小、功耗低等优点。
Description
技术领域
本发明涉及微处理器设计领域和语音编解码技术领域，尤其涉及一种ASIP架构的大容量并行Codec2声码器系统及编解码方法。
背景技术
ASIP（Application Specific Instruction-set Processor，专用指令集处理器）是一种定制化的处理器设计技术，它以FPGA系统为硬件载体针对某种特定应用或算法量身定制专用的处理器指令集。ASIP设计架构既可以继承CPU的灵活性又具有类似ASIC（专用集成电路）的高性能。此类设计验证成功后也可很容易地将其转化为大规模量产的ASIC芯片。
Codec2是在带宽较窄的无线信道上实现多编码速率、低时延的语音信号。实验表明Codec2的编码速率从3200至450比特/秒，且在相似速率下其话音质量优于MELP算法。由于该工程的开源优势和针对无线信道较强的适应性，Codec2声码器技术逐渐成为基于无线网络或带宽受限的有线网络中VoIP应用的主要选择之一。近年来随着各类无线自组织网技术的发展和包含数字化语音在内的多媒体业务量不断激增，某些行业需要在多媒体服务器端并行实时处理大容量的并行Codec2声码器码流。由于Codec2算法较为复杂，即便使用性能优良的计算机系统也很难并行处理多达上百路的Codec2语音编解码。目前常用的方法是采用多台计算机组成集群，通过分布式计算方案提高系统的算力，但此方法设备成本较高且系统部署较复杂。
发明内容
发明目的：本发明的目的是提供了一种ASIP架构的大容量并行Codec2声码器系统及编解码方法以解决依托多媒体服务器等计算机系统单纯通过软件实现语音编解码算法时遇到的算力不足的问题。
技术方案：本发明所述的一种ASIP架构的大容量并行Codec2声码器系统，包括：PCI-E总线接口模块、语音调度模块和若干个ASIP语音处理模块；所述PCI-E总线接口模块分别通过PCI-E Clock信号、PCI-E RX总线信号、PCI-E TX总线信号与上位机的PCI-E接口相连，所述PCI-E总线接口模块通过AXI总线与语音调度模块相连；所述语音调度模块通过专用的内部控制总线分别与若干个ASIP语音处理模块相连；所述ASIP语音处理模块包括：核心处理模块、子程序控制模块、数据随机存储器、数据只读存储器和指令只读存储器；所述核心处理模块通过子程序地址控制线和子程序起始地址总线与子程序控制模块相连；所述核心处理模块通过第一数据总线和第一数据地址与数据随机存储器相连；所述核心处理模块通过第二数据总线和第二数据地址与数据只读存储器相连；所述核心处理模块通过指令总线和指令地址线与指令只读存储器相连。
进一步的，所述核心处理模块包括：指令获取模块、指令地址模块、程序计数器、流水线控制模块、第一流水线执行机构和第二流水线执行机构；所述第一流水线执行机构包括：第一指令译码模块、第一指令执行模块、第一算术运算逻辑单元和第一运算结果寄存器；所述第二流水线执行机构包括：第二指令译码模块、第二指令执行模块、第二算术运算逻辑单元和第二运算结果寄存器；
所述指令地址模块的输入与子程序控制模块、第一指令执行模块和第二指令执行模块相连；所述指令地址模块的输出通过程序计数器与指令只读存储器相连；所述指令获取模块的输入与指令只读存储器相连，所述指令获取模块的输出与流水线控制模块相连；所述流水线控制模块的输入分别与第一指令执行模块输出和第二指令执行模块输出相连，所述流水线控制模块的输出分别与第一指令译码模块的输入和第二指令译码模块的输入相连；所述第一指令译码模块的输出与第一指令执行模块的输入相连；所述第二指令译码模块的输出与第二指令执行模块的输入相连；所述第一指令执行模块的输出通过第一算术运算逻辑单元与第一运算结果寄存器相连；所述第二指令执行模块的输出通过第二算术运算逻辑单元与第二运算结果寄存器相连。
进一步的，所述的语音调度模块输入到ASIP语音处理模块的信号包括：时钟输入信号Clock_in、复位输入信号Reset_in、启动输入信号Start_in、操作码输入信号Operation_in[2:0]、读使能输入信号Read_enable、写使能输入信号Write_enable、声码器数据输入总线信号Data_in[15:0]。
进一步的，所述的ASIP语音处理模块输出到语音调度模块的信号包括：忙状态输出信号Busy_out、系统状态输出信号Status_out[2:0]、数据有效信号Data_valid和声码器数据输出总线信号Data_out[15:0]。
本发明所述的一种ASIP架构的大容量并行Codec2声码器系统的编码方法，包括以下步骤：
（1）上位机通过PCI-E总线接口模块将原始语音数据经过打包处理，发送至语音调度模块；其中，原始语音数据为8KHz采样16比特PCM数字话音和该语音数据所用的ASIP语音处理器地址；
（2）语音调度模块从数据报文中解析出ASIP语音处理器模块地址和原始语音数据，根据其中的地址信息将原始数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次编码操作并进行编码运算处理；
（4）ASIP语音处理器模块将得到的编码数据发送给语音调度模块；其中得到的编码数据为51比特；
（5）语音调度模块将多组Codec2编码数据打包后，通过PCI-E总线接口发送至上位机。
本发明所述的一种ASIP架构的大容量并行Codec2声码器系统的解码方法，包括以下步骤：
（1）上位机过所述PCI-E总线接口模块将51比特的Codec2编码数据经过打包处理后发送给语音调度模块；
（2）语音调度模块从数据报文中解析出ASIP语音处理器模块地址和Codec2编码数据，根据其中的地址信息将Codec2编码数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次解码操作并进行解码运算处理；
（4）ASIP语音处理器模块将得到的解码数据发送给语音调度模块；其中得到的解码数据为160个16比特PCM的原始话音数据；
（5）语音调度模块将多组原始话音数据打包后，通过PCI-E总线接口发送至上位机。
进一步的，所述步骤（3）采用复数乘法累加运算，其运算公式如下：
；
其中，a是第一操作数实部，b是第一操作数虚部，c是第二操作数实部，d是第二操作数虚部，i是累加计算中的当前序号。
有益效果：与现有技术相比，本发明具有如下显著优点：提高了多媒体服务器在语音上的处理速度，具有性价比高、扩展性强、体积小、功耗低等优点。
附图说明
图1是本发明总体结构图；
图2是本发明的ASIP语音处理模块组成图；
图3是本发明的核心处理模块工作原理图；
图4是本发明编码方法原理框图
图5是本发明解码方法原理框图；
图6是本发明复数乘累加CMAC指令原理图。
实施方式
下面结合附图对本发明的技术方案作进一步说明。
如图1所示，本发明实施例提供了一种ASIP架构的大容量并行Codec2声码器系统，包括：PCI-E总线接口模块、语音调度模块和若干个ASIP语音处理模块；所述PCI-E总线接口模块分别通过PCI-E Clock信号、PCI-E RX总线信号、PCI-E TX总线信号与上位机的PCI-E接口相连，所述PCI-E总线接口模块通过AXI总线与语音调度模块相连；所述语音调度模块通过专用的内部控制总线分别与若干个ASIP语音处理模块相连；
如图2所示，所述ASIP语音处理模块包括：核心处理模块、子程序控制模块、数据随机存储器、数据只读存储器和指令只读存储器；所述核心处理模块通过子程序地址控制线和子程序起始地址总线与子程序控制模块相连；所述核心处理模块通过第一数据总线和第一数据地址与数据随机存储器相连；所述核心处理模块通过第二数据总线和第二数据地址与数据只读存储器相连；所述核心处理模块通过指令总线和指令地址线与指令只读存储器相连。
语音调度模块输入到ASIP语音处理模块的信号包括：时钟输入信号Clock_in、复位输入信号Reset_in、启动输入信号Start_in、操作码输入信号Operation_in[2:0]、读使能输入信号Read_enable、写使能输入信号Write_enable、声码器数据输入总线信号Data_in[15:0]。ASIP语音处理模块输出到语音调度模块的信号包括：忙状态输出信号Busy_out、系统状态输出信号Status_out[2:0]、数据有效信号Data_valid和声码器数据输出总线信号Data_out[15:0]。语音调度模块通过控制操作码输入信号、读使能输入信号和写使能输入信号实现对ASIP语音处理模块工作流程的控制。语音调度模块通过控制操作码输入信号Operation_in[2:0]的值实现编解码控制，如表1所示：
表1 Operation_in[2:0]
| Operation_in[2:0] | 助记符 | 操作说明 |
| 000 | RUN_CODEC | 同时执行语音编解码操作 |
| 001 | INIT | 算法代码的初始化 |
| 010 | RESTOR | 向该信道加载数据 |
| 011 | RUN_CODE | 执行语音编码操作 |
| 100 | RUN_DEC | 执行语音解码操作 |
| 101 | SAVS | 保存该信息数据 |
ASIP语音处理模块的系统状态输出信号，如表2所示：
表2 Status_out[2:0]
| Status_out [2:0] | 助记符 | 状态说明 |
| 000 | IDLE | 空闲状态 |
| 001 | CODE_DIN | 向模块中写入待编码数据 |
| 010 | CODE_DOUT | 从模块中读出已编码数据 |
| 011 | DEC_DIN | 向模块中写入待解码数据 |
| 100 | DEC_DOUT | 从模块中读出已解码数据 |
| 101 | STT_DIN | 向模块中写入待加载数据 |
| 110 | STT_DOUT | 从模块中读出代保存数据 |
| 111 | RUNNING | 模块正在运行 |
如图3所示，所述核心处理模块包括：指令获取模块、指令地址模块、程序计数器、流水线控制模块、第一流水线执行机构和第二流水线执行机构；所述第一流水线执行机构包括：第一指令译码模块、第一指令执行模块、第一算术运算逻辑单元和第一运算结果寄存器；所述第二流水线执行机构包括：第二指令译码模块、第二指令执行模块、第二算术运算逻辑单元和第二运算结果寄存器；
所述指令地址模块的输入与子程序控制模块、第一指令执行模块和第二指令执行模块相连；所述指令地址模块的输出通过程序计数器与指令只读存储器相连；所述指令获取模块的输入与指令只读存储器相连，所述指令获取模块的输出与流水线控制模块相连；所述流水线控制模块的输入分别与第一指令执行模块输出和第二指令执行模块输出相连，所述流水线控制模块的输出分别与第一指令译码模块的输入和第二指令译码模块的输入相连；所述第一指令译码模块的输出与第一指令执行模块的输入相连；所述第二指令译码模块的输出与第二指令执行模块的输入相连；所述第一指令执行模块的输出通过第一算术运算逻辑单元与第一运算结果寄存器相连；所述第二指令执行模块的输出通过第二算术运算逻辑单元与第二运算结果寄存器相连。
如图4所示，本发明实施例还提供了一种ASIP架构的大容量并行Codec2声码器系统的编码方法，包括以下步骤：
（1）上位机通过PCI-E总线接口模块将原始语音数据经过打包处理，发送至语音调度模块；其中，原始语音数据为8KHz采样16比特PCM数字话音和该语音数据所用的ASIP语音处理器地址；
（2）语音调度模块从数据报文中解析出ASIP语音处理器模块地址和原始语音数据，根据其中的地址信息将原始数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次编码操作并进行编码运算处理；具体为：原始输入数据为8KHz采用的16比特PCM语音信号，信号的一路经过线性预测编码处理，再将LPC转为线谱对LSP，最后经过量化处理后生成36比特信息；线性预测编码的校验位生成1比特信息；线性预测编码的能量量化生成5比特信息；PCM语音信号的另一路经过快速傅里叶变换（FFT），再经过MBE算法处理和量化后生成2比特浊音信息；PCM语音信号再经过基音估算和基音量化生成7比特信息。生成共51比特信息为2550bps下一帧数据的长度。
（4）ASIP语音处理器模块将得到的编码数据发送给语音调度模块；其中，得到的编码数据为51比特；
（5）语音调度模块将多组Codec2编码数据打包后，通过PCI-E总线接口发送至上位机。
如图5所示，本发明实施例还提供了一种ASIP架构的大容量并行Codec2声码器系统的解码方法，包括以下步骤：
（1）上位机过所述PCI-E总线接口模块将51比特的Codec2编码数据经过打包处理后发送给语音调度模块。
（2）语音调度模块从数据报文中解析出ASIP语音处理器模块地址和Codec2编码数据，根据其中的地址信息将Codec2编码数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次解码操作并进行解码运算处理；
具体为：编码输出的36比特线谱对LSP输入至LSP转LPC模块，生成线性预测编码，再输入至快速傅里叶变换（FFT）模块后可恢复出谐波的振幅；编码输出的7比特基音信息和2比特浊音信息经过相位分析处理恢复出相位信息，再与谐波振幅信息一起经过后置滤波器和反向快速傅里叶变换，最后经过重叠相加后输出解码后的合成语音。
为提高Codec2算法的运行速度，本发明以复数乘累加为例说明ASIP指令集的设计方法，复数乘累加的助记符为CMAC，如图6所示其输入有4个操作数分别为第一操作数实部、第一操作数虚部、第二操作数实部、第二操作数虚部。所述第一操作数实部与第二操作数虚部相乘，所述第二操作数实部与第一操作数虚部相乘，然后将两个乘积结果相加后得到输出复数的虚部；所述第一操作数实部与第二操作数实部相乘，所述第一操作数虚部与第二操作数虚部相乘，然后将两个乘积结果相减后得到输出复数的实部。此操作在硬件支持下可以在一个指令周期内完成。
（4）ASIP语音处理器模块将得到的解码数据发送给语音调度模块；其中得到的解码数据为160个16比特PCM的原始话音数据；
（5）语音调度模块将多组原始话音数据打包后，通过PCI-E总线接口发送至上位机。
一种ASIP架构的大容量并行Codec2声码器工作流程如下：
模块复位与初始化：当复位信号为1个时钟周期的高电平时，ASIP模块进入复位状态，复位后Busy_out信号为低电平表示非忙，Status_out[2:0]为000b表示空闲，数据输出为高阻态。复位后需要根据Codec2程序需求需要对进行ASIP的初始化操作。Start_in信号为1个时钟周期的高电平且Operation_in[2:0]为001b时进入初始化状态。初始化期间Busy_out信号为高电平表示忙，Status_out[2:0]为111b表示ASIP正在运行。初始化接收后，Status_out[2:0]变为000b进入空闲状态。
编码数据输入：在Start_in信号为1个时钟周期的高电平期间检测到Operation_in[2:0]为011b时声码器执行语音编码操作，Status_out由000b空闲状态转为001b，表示ASIP正在等待编码数据输入，此时需要上层控制模块在Data_in[15:0]数据总线上每个时钟周期输入1个PCM音频数据，顺序输入160个，输入数据期间Write_enable信号持续为高电平，第160个数据写操作完成后，将Write_enable信号拉低，而后Status_out会转变为111b表示ASIP正在执行编码操作。
解码数据输入：在Start_in信号为1个时钟周期的高电平期间Operation_in[2:0]为100b时声码器执行语音解码操作，Status_out为011b表示ASIP正在等待解码数据输入，此时需要上层控制模块在Data_in[15:0]数据总线上每个时钟周期输入16个比特Codec2编码数据，顺序输入51个比特，输入数据期间Write_enable信号持续为高电平，操作结束后Write_enable信号被拉低，此时Status_out状态会转变为111b表示ASIP正在执行解码操作
编码数据输出：当Status_out会转变为010b时代表编码结束，等待上层控制模块读取编码数据，此时抬高Read_enable读使能信号，会在数据总线Data_out[15:0]上每个时钟输出16个比特的编码数据帧，4个时钟共51个比特，而后Status_out会转变为000b表示空闲，表示完成了一个语音帧的编码处理过程。
解码数据输出：当Status_out会转变为100b时代表解码过程结束，等待上层控制模块读取解码数据，此时抬高Read_enable读使能信号，会在数据总线Data_out[15:0]上每个时钟输出160个16比特的PCM音频数据帧，而后Status_out会转变为000b表示空闲，表示完成了一个语音帧的解码处理过程。
Claims (7)
1.一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，包括：PCI-E总线接口模块、语音调度模块和若干个ASIP语音处理模块；所述PCI-E总线接口模块分别通过PCI-EClock信号、PCI-E RX总线信号、PCI-E TX总线信号与上位机的PCI-E接口相连，所述PCI-E总线接口模块通过AXI总线与语音调度模块相连；所述语音调度模块通过专用的内部控制总线分别与若干个ASIP语音处理模块相连；所述ASIP语音处理模块包括：核心处理模块、子程序控制模块、数据随机存储器、数据只读存储器和指令只读存储器；所述核心处理模块通过子程序地址控制线和子程序起始地址总线与子程序控制模块相连；所述核心处理模块通过第一数据总线和第一数据地址与数据随机存储器相连；所述核心处理模块通过第二数据总线和第二数据地址与数据只读存储器相连；所述核心处理模块通过指令总线和指令地址线与指令只读存储器相连。
2.根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，所述核心处理模块包括：指令获取模块、指令地址模块、程序计数器、流水线控制模块、第一流水线执行机构和第二流水线执行机构；所述第一流水线执行机构包括：第一指令译码模块、第一指令执行模块、第一算术运算逻辑单元和第一运算结果寄存器；所述第二流水线执行机构包括：第二指令译码模块、第二指令执行模块、第二算术运算逻辑单元和第二运算结果寄存器；
所述指令地址模块的输入与子程序控制模块、第一指令执行模块和第二指令执行模块相连；所述指令地址模块的输出通过程序计数器与指令只读存储器相连；所述指令获取模块的输入与指令只读存储器相连，所述指令获取模块的输出与流水线控制模块相连；所述流水线控制模块的输入分别与第一指令执行模块的输出和第二指令执行模块的输出相连，所述流水线控制模块的输出分别与第一指令译码模块的输入和第二指令译码模块的输入相连；所述第一指令译码模块的输出与第一指令执行模块的输入相连；所述第二指令译码模块的输出与第二指令执行模块的输入相连；所述第一指令执行模块的输出通过第一算术运算逻辑单元与第一运算结果寄存器相连；所述第二指令执行模块的输出通过第二算术运算逻辑单元与第二运算结果寄存器相连。
3.根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，所述的语音调度模块输入到ASIP语音处理模块的信号包括：时钟输入信号Clock_in、复位输入信号Reset_in、启动输入信号Start_in、操作码输入信号Operation_in[2:0]、读使能输入信号Read_enable、写使能输入信号Write_enable、声码器数据输入总线信号Data_in[15:0]。
4.根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，所述的ASIP语音处理模块输出到语音调度模块的信号包括：忙状态输出信号Busy_out、系统状态输出信号Status_out[2:0]、数据有效信号Data_valid和声码器数据输出总线信号Data_out[15:0]。
5.一种根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统的编码方法，其特征在于，包括以下步骤：
（1）上位机通过PCI-E总线接口模块将原始语音数据经过打包处理，发送至语音调度模块；其中，原始语音数据为8KHz采样16比特PCM数字话音和该语音数据所用的ASIP语音处理器地址；
（2）语音调度模块从数据报文中解析出ASIP语音处理模块地址和原始语音数据，根据其中的地址信息将原始数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次编码操作并进行编码运算处理；
（4）ASIP语音处理模块将得到的编码数据发送给语音调度模块；其中得到的编码数据为51比特；
（5）语音调度模块将多组Codec2编码数据打包后，通过PCI-E总线接口发送至上位机。
6.一种根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统的解码方法，其特征在于，包括以下步骤：
（1）上位机过所述PCI-E总线接口模块将51比特的Codec2编码数据经过打包处理后发送给语音调度模块；
（2）语音调度模块从数据报文中解析出ASIP语音处理模块地址和Codec2编码数据，根据其中的地址信息将Codec2编码数据转发至指定的ASIP语音处理模块；
（3）核心处理模块每间隔20毫秒执行一次解码操作并进行解码运算处理；
（4）ASIP语音处理模块将得到的解码数据发送给语音调度模块；其中得到的解码数据为160个16比特PCM的原始话音数据；
（5）语音调度模块将多组原始话音数据打包后，通过PCI-E总线接口发送至上位机。
7.根据权利要求6所述的解码方法，其特征在于，所述步骤（3）采用复数乘法累加运算，其运算公式如下：
；
其中，a是第一操作数实部，b是第一操作数虚部，c是第二操作数实部，d是第二操作数虚部，i是累加计算中的当前序号。
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|---|---|
| CN116110409B (zh) | 2023-06-20 |
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