CN116029238A - 一种对加法器进行时序分析的方法及装置 - Google Patents

一种对加法器进行时序分析的方法及装置 Download PDF

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Abstract

本发明提供了一种对加法器进行时序分析的方法及装置，通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成加法器箱子，从而使加法器逻辑单元独立出来，并且发现，加法器在时序分析时，其时序计算只与信号所输入的端口以及输出端口有关，因此预先计算出每个输入端口到各输出端口的延时并保存，在以后的时序分析中，对于加法器，只需要提取保存的时序延时即可，由于在一个FPGA中，有很多的加法器，通过本发明的方法，可以节省大量的延时计算时间，提高了时序分析的速度。

Description

一种对加法器进行时序分析的方法及装置
技术领域
本发明属于FPGA领域，尤其是涉及一种对加法器进行时序分析的方法及装置。
背景技术
加法器是FPGA内部最基本的运算模块，使用加法器可以实现减法、乘法、除法等算数运算逻辑，现在的FPGA芯片通常会采用超前进位加法器，以减少多位加法器的进位延时，由于超前进位加法器，进位不是逐级传递的，而是提前跨越多级提前计算出来的，因此以往的时序分析方法不能满足针对进位链的时序分析。
发明内容
本发明所要解决的技术问题是怎样对所有种类的加法器进行时序分析，提出了一种对加法器进行时序分析的方法及装置。
为解决上述技术问题，本发明所采用的技术方案是：
一种对加法器进行时序分析的方法，包括以下步骤：
步骤1：遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能重新封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元；
步骤2：封装后保存各逻辑单元在各封装箱中的位置和逻辑单元的标识；
步骤3：将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存；
步骤4：时序分析时，当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
进一步地，步骤3中预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
进一步地，步骤1中重新封装时采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。
本发明还提供了一种对加法器进行时序分析装置，包括以下模块：
重新封装模块：用于遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元；
位置保存模块：用于封装后保存各逻辑单元在各封装箱中的位置和逻辑单元的标识；
延时预先计算模块：用于将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存；
时序分析模块：用于当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
进一步地，预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
进一步地，所述重新封装模块在重新封装时，采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。采用上述技术方案，本发明具有如下有益效果：
本发明提供的一种对加法器进行时序分析的方法及装置，通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成一个个加法器箱子，从而使加法器逻辑单元独立出来，并且发现，加法器在时序分析时，其时序计算只与信号所输入的端口以及输出端口，以及输入和输出端口中间跨越逻辑单元的长度有关，与半区内有多少个逻辑单元无关，也不关心输出端口在半区的哪个逻辑单元上，因此预先计算出加法器实体中每个输入端口到各输出端口的延时并保存，在以后的时序分析中，对于加法器实体，只需要提取保存的时序延时即可，由于在一个FPGA中，有很多不同功能的加法器实体，通过本发明的方法，可以节省大量的延时计算时间，提高了时序分析的速度。
附图说明
图1为本发明系统流程图；
图2为加法器延时计算示意图；
图3为将加法器看作一个黑盒子后输入输出端口示意图；
图4为装箱时头对齐示意图；
图5为尾对齐示意图；
图6为原有时序分析图；
图7为本发明方法时序分析图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出了本发明一种对加法器进行时序分析的方法的具体实施例，包括以下步骤：
步骤1：遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能重新封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元。将所有具有相同加法器属性的逻辑单元提取出来封装成加法器实体，封装后便于进行时序延时计算。
加法器的时序分析比较特殊，普通的时序分析是针对原子级别的模块逐级传递，而进位链是针对整个进位链模块，时序延时不是逐级传递，而是根据加法器实体中各封装箱的半区统一计时。
一个完整的进位链加法器实体是由一个或多个封装箱CLB组成。对于封装箱CLB可以分为上半区和下半区，每一个半区最多5个逻辑单元模块。加法器实体结构是由一个或多个封装箱组成，一个封装箱箱子最多可以有10个逻辑单元，每个逻辑单元模块都有datain(数据输入端口)、dataout（数据输出端口），cout(进位输出），cin（进位输入）组成。
步骤2：封装后保存各逻辑单元在加法器箱子中的位置和逻辑单元标识。由于加法器延时的计算是根据逻辑单元在封装箱中半区的位置进行计算的，因此需要保存各逻辑单元在封装箱中的位置。通过逻辑单元标识可以找到逻辑单元在原有箱子中的模块，从而找到该逻辑单元的信号输入输出关系，新的加法器实体只是改变了逻辑单元的装箱位置，并不改变逻辑单元的信号输入输出关系，因此在新的加法器实体中继续延用该逻辑单元的信号输入输出关系。
步骤3：将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存。
本实施例中，预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
对于输入端口所在的封装箱CLB半区的延时要单独计算，剩下的进位链逻辑单元Cell根据输入输出端口所跨越的半区进行延时计算。封装后的延时计算为从输入端口所在的逻辑单元到输入端口所在半区中的其他逻辑单元的延时加上后面输出端口所经过的所有半区的延时以及最后一个半区输出端口的延时。
例如：如图2所示，有一个占用两个封装箱CLB的加法器实体，有一条时序路径是从第一个封装箱CLB1的第二个逻辑单元位置cell1的输入端口datain输入，输出是从第二个封装箱CLB2的下半区第9个逻辑单元cell8输出。
因此，总延时=CLB1_cell1(datain->cout) + CLB1_cell2(cin->cout)->CLB1_cell3(cin->cout)->CLB1_cell4(cin->cout上半区延时) + CLB1_cell9（下半区延时）+CLB2_cell4(上半区延时)+ClB2_cell8(cin->dataout延时)。
本实施例中，根据加法器的特性，把整个加法器实体当成一个整体，所有逻辑单元Cell的输入端口当成加法器实体的输入端口，所有逻辑单元cell的输出端口当成加法器实体的输出端口。将加法器实体看成一个黑盒子，如图3所示，一个加法器实体有若干个输入端口和若干个输出端口，不考虑内部逻辑单元端口的连接，统一预先计算从各输入端口到输出端口的延时。在进行路径分析时，只对输入端口和输出端口进行处理，进位加法器设置成黑盒子，不再对加法器内部连接关系进行单独处理，因此可以节约大量的时序分析时间。如图6所示，传统时序分析方法中，需要计算从加法器的输入端口到输出端口所有经过的节点上的延时，使用本发明的方法，由于发现加法器实体中，只要知道输入输出端口，延时是固定的，所以预先进行了计算并保存，那么在计算延时的时候，如图7所示，只需要知道输入端口和输入端口，减少了时序图的大小，缩短了时序路径，提高了时序分析的速度。以数模转换电路为例：一共有1533个加法器实体，其中最长的有33个逻辑单元，采用传统的时序分析方式，时序分析时长为155秒，采用本实施例的方法，时序分析时长减少为130秒。
步骤4：时序分析时，当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
本实施例中，步骤1中重新封装时采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。
因为一般一个加法器实体是8位、16位等，而封装箱一般是10个逻辑单元装成一个箱子，一个加法器实体包含一个或多个封装箱，因此，装箱时，可以选择头对齐，也就是逻辑单元从第一个封装箱的第一个位置开始装箱，最后一个封装箱可能装不满；也可以选择尾对齐，从最后一个封装箱的最后一个位置开始装箱，那么第一个封装箱的前面几个位置可能空余出来。本实施例之所以在装箱时进行尾对齐，是因为在实践中发现，比如对于长度为8加法器，对于头对齐和尾对齐的延时对比如下：
如图4所示，如果装箱时采用头对齐，假设一个逻辑单元位于第一个封装箱的第一个位置Cell0，信号从第一个加法器箱子的第一个位置开始时，延时为：
延时A =datain->cout(cell0) + cell1+cell2+cell3+cell4(上半区) + cell7(cin->dataout)。
如图5所示，对于同一个逻辑单元来说，如果装箱时采用尾对齐，那么该逻辑单元在装箱时可能位于第一个封装箱的第三个位置Cell2，信号输入到该逻辑单元，那么延时为：
延时B=datain->cout(cell2) + cell3+cell4(上半区) +cell9(cin->dataout)。
那么：
延时B –延时A = -(cell1+cell2)<0。
从计算公式来看，明显从尾对齐的延时要少。因此，装箱时使用尾对齐的对齐策略其延时会小一些。仍以上面的数模转换电路为例，采用头对齐的装箱方式，其最长路径的延时为10.2ns，但是采用尾对齐的装箱方式，最长路径的延时为9.3ns。
本发明还提供了一种对加法器进行时序分析装置，包括以下模块：
重新封装模块：用于遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元；
位置保存模块：用于封装后保存各逻辑单元在各封装箱中的位置和逻辑单元的标识；
延时预先计算模块：用于将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存；
时序分析模块：用于当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
本实施例中，预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
本实施例中，所述重新封装模块在重新封装时，采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (6)

1.一种对加法器进行时序分析的方法，其特征在于，包括以下步骤：
步骤1：遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能重新封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元；
步骤2：封装后保存各逻辑单元在各封装箱中的位置和逻辑单元的标识；
步骤3：将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存；
步骤4：时序分析时，当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
2.根据权利要求1所述的方法，其特征在于，步骤3中预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
3.根据权利要求2所述的方法，其特征在于，步骤1中重新封装时采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。
4.一种对加法器进行时序分析装置，其特征在于，包括以下模块：
重新封装模块：用于遍历现有的时序资源，将所有具有加法器属性的逻辑单元提取出来，并将具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体，每个加法器实体包括一个或多个封装箱，所述封装箱中封装有规定数量的逻辑单元；
位置保存模块：用于封装后保存各逻辑单元在各封装箱中的位置和逻辑单元的标识；
延时预先计算模块：用于将加法器实体看成一个黑盒子，该黑盒子有若干个输入端口和若干个输出端口，输入端口为信号进入加法器实体中某一逻辑单元输入的端口，输出端口为信号从加法器实体中逻辑单元输出的端口，预先计算信号从每个输入端口到各输出端口的延时并保存；
时序分析模块：用于当时序路径节点为加法器实体时，则提取预先保存的从输入端口到输出端口的延时作为加法器实体节点的延时。
5.根据权利要求4所述的装置，其特征在于，预先计算信号从每个输入端口到各输出端口的延时的方法是：
根据输入端口和输出端口各自所在的逻辑单元位置，判断输入端口和输出端口是否位于封装箱的一个半区，若是，则计算从输入端口到输出端口所经过的几个逻辑单元的延时加上输出端口的延时；若不是，则计算输入端口所在封装箱半区的延时，再将从输入端口到输出端口所经过的其他几个封装箱的半区的延时累加，再加上输出端口的延时得到从输入端口到输出端口的延时。
6.根据权利要求5所述的装置，其特征在于，所述重新封装模块在重新封装时，采用尾对齐的装箱策略，所述尾对齐的装箱策略是指，对具有相同加法器属性的逻辑单元按照加法器功能封装成不同功能的加法器实体时，根据加法器实体所包含的封装箱个数，使逻辑单元从最后一个封装箱的最后一个位置开始装箱。
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