CN115996075A - 具有电流隔离的集成电路和用于集成电路的方法 - Google Patents

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Abstract

本文描述了具有电流隔离的集成电路和用于集成电路的方法。根据一个示例，该电路包括电流绝缘屏障和第一信道，该电流绝缘屏障包括第一隔离元件，该第一隔离元件被配置成将第一隔离域与第二隔离域分隔开，该第一信道被配置成在第一工作模式下、跨第一隔离元件将逻辑信号从第一隔离域中的第一输入端发送到第二隔离域中的第一输出端。第一信道还被配置成在第二工作模式下、跨第一隔离元件将串行数据流从第一输入端发送到第二隔离域中的逻辑电路，其中，逻辑电路被配置成在第二工作模式下接收串行数据流并且将串行数据流中包括的配置信息存储在存储器中。

Description

具有电流隔离的集成电路和用于集成电路的方法
技术领域
本公开内容涉及在两个或更多个管芯之间具有电流绝缘屏障的双管芯或多管芯集成电路(IC)的领域。
背景技术
在需要电流隔离的许多应用中，使用特殊的隔离IC将信息从绝缘屏障的一侧传递到绝缘屏障的另一侧，反之将信息从绝缘屏障的另一侧传递到绝缘屏障的一侧。这些隔离IC包括电流绝缘屏障以将两个隔离域电分离在绝缘屏障的每一侧。隔离IC可以具有针对每个隔离域的一个或更多个管芯，并且通过电感信号传输、电容信号传输或光信号传输来跨越电流绝缘屏障在隔离域之间交换数据。
在具有两个隔离域的应用中，两个域之间的通信是通过跨绝缘屏障传送信号来实现的。电感信号传输的一个重要示例是也称为无芯变压器的集成耦合电感器。这个概念可以容易地扩展到三个或更多个隔离域。从一个隔离域传送到另一隔离域的信号可以是PWM(脉宽调制)信号、用于串行数据传输的比特流信号等。信号可以在两个方向上交换：从一个隔离域到另一隔离域，反之从另一隔离域到一个隔离域。通常每个要传送的信号需要一个传输信道，其中，每个信道至少包括无芯变压器(或任何其他电流隔离电路)。根据应用，隔离IC也可以称为“数字隔离器”、“隔离栅极驱动器”、“隔离总线收发器”等。
在隔离IC中，经常使用非易失性存储器来存储用于隔离IC的参数化的信息。参数化允许针对特定应用来定制IC。可以通过将特定参数存储在通用隔离IC中来提供不同的产品变体。所存储的参数信息可以包括UVLO(欠压锁定)电平、安全状态默认输出、信道方向(前向和后向)、所使用的信道数量等。参数信息可以在产品的生产测试(线端测试)期间存储在隔离IC的非易失性存储器中，但也可以在产品用于特定应用时被执行。可以例如在产品的启动期间或工作期间使用该信息。
可以在一个隔离域中、在一些隔离域中或在所有隔离域中实现非易失性存储器。在具有两个隔离域的双管芯IC的情况下(例如在数字隔离器中)，每个管芯可以具有非易失性存储器。在例如具有三个管芯和两个隔离域的多管芯IC的情况下，三个管芯中的一个管芯(通常是输入侧的输入管芯)可以具有非易失性存储器，而其他管芯(通常是输出管芯)可以仅具有在产品启动或工作期间被配置的易失性寄存器集合。
出于参数化的目的，不可以或不期望访问管芯/隔离域中的存储器。例如，如果在管芯已经在芯片封装中时进行产品测试(后端测试)，则可能无法通过芯片引脚访问不同管芯中的存储器。此外，在前端测试中(在管芯的封装之前)，访问每个存储器可能是低效和昂贵的，并且因此是不期望的。
本发明人确认需要改进关于隔离IC的参数化。
发明内容
上述问题可以通过根据本公开的集成电路和方法来解决。
本文描述了具有电流隔离的集成电路。根据一个示例，该电路包括电流绝缘屏障和第一信道，该电流绝缘屏障包括第一隔离元件，该第一隔离元件被配置成将第一隔离域与第二隔离域分隔，该第一信道被配置成在第一工作模式下、跨越第一隔离元件将逻辑信号从第一隔离域中的第一输入端发送到第二隔离域中的第一输出端。第一信道还被配置成在第二工作模式下、跨越第一隔离元件将串行数据流从第一输入端发送到第二隔离域中的逻辑电路，其中，逻辑电路被配置成在第二工作模式下接收串行数据流并且将串行数据流中包括的配置信息存储在存储器中。
此外，本文描述了一种方法。根据一个示例，该方法包括：在集成电路的第一工作模式下、跨越集成电路的第一隔离元件将逻辑信号从集成电路的第一隔离域中的第一输入端发送到集成电路的第二隔离域中的第一输出端，其中，第一隔离域和第二隔离域由包括第一隔离元件的电流绝缘屏障分隔开。该方法还包括：在第二工作模式下、跨越第一隔离元件将串行数据流从第一输入端发送到第二隔离域中的逻辑电路；以及由逻辑电路并且在第二工作模式下接收串行数据流，并且将串行数据流中包括的配置信息存储在存储器中。
附图说明
参照以下附图和描述可以更好地理解本发明。附图中的部件不一定按比例绘制；相反，重点放在说明本发明的原理上。此外，在附图中，相似的附图标记表示对应的部件。在附图中：
图1示出了具有一个前向信道和一个后向信道的双管芯隔离IC的一个示例。
图2示出了具有两个前向信道的双管芯隔离IC的另一示例。
图3和图4示出了包括在图2的双管芯IC中的(被集成在不同的隔离域中的)两个逻辑电路的示例实现。
图5示出了使用串行通信的隔离器IC的参数化/配置。
图6示出了类似于图5但是用前向信道和后向信道代替两个前向信道的示例。
图7示出了双管芯隔离IC的另一示例，其中，两个信道中的一个信道可被配置为前向信道或后向信道。
图8示出了可以用于本文描述的示例的芯片选择电路的示例。
具体实施方式
图1示出了隔离IC的一个示例，该隔离IC在所描绘的示例中是数字隔离器1。应了解，数字隔离器仅是本文所论述的概念的一个示例性应用，其可以容易地应用于其他类型的电流隔离集成电路，例如隔离栅极驱动器、隔离总线收发器等。图1的数字隔离器1包括两个半导体管芯100、200，两个半导体管芯100、200包括两个相应隔离域的电路。电流绝缘屏障由无芯变压器CT1和CT2实现，其中，无芯变压器的初级线圈和次级线圈可以布置在半导体管芯100、200之一中，其中，半导体管芯100、200中的另一个通过接合线电连接至无芯变压器CT1、CT2。
从图1可以看出，数字隔离器具有两个通信信道，本文中称为后向信道A和前向信道B。信道A允许信号从管芯200到管芯100(即，在后向方向上)的传输，而信道B允许在另一(前向)方向上的通信。应当理解，术语“前向信道”和“后向信道”仅仅是帮助区分通信方向的名称。这些名称并不意味着特定的功能或结构。实际上，在本示例中，两个信道A和B对称地被构造。在其他示例中，隔离IC可以仅包括前向信道或者仅包括后向信道。
使用无芯变压器CT1跨越绝缘屏障通过后向信道A来传输在(耦接至半导体管芯200的)输入引脚INA处接收的输入信号(例如，比特流、PWM信号等)。类似地，使用无芯变压器CT2跨越绝缘屏障通过前向信道B来传输在(耦接至半导体管芯100的)输入引脚INB处接收的输入信号。
在引脚INA处接收的输入信号是提供给比较器215的逻辑信号，比较器215可以是施密特触发器。比较器215用于信号整形，并且因此比较器215的输出信号对应于输入信号，但具有带有限定的上升和下降时间的限定的信号电平。逻辑电路210可以修改从比较器215接收的逻辑信号。然而，对于本讨论而言，假设逻辑电路210是透明的，并且将逻辑信号转发到发射器(TX)电路211。后面将描述逻辑电路的其他方面。
TX电路211将电流信号注入到无芯变压器CT1的初级线圈中，而根据在TX电路211的输入端处接收的逻辑信号来调制该电流信号。例如，逻辑信号的上升沿可以表示为第一符号，以及逻辑信号的下降沿可以表示为第二符号，其中，每个符号由注入初级线圈的电流的特定调制来表示。
注入到变压器CT1的初级线圈中的经调制电流在变压器CT1的次级线圈中感应出相应的次级电流或电压。接收器(RX)电路112被配置成从次级线圈接收感应出的电流/电压，并且从其重构逻辑信号，该逻辑信号由RX电路112输出。由RX电路112提供的逻辑信号由逻辑电路110(对于当前讨论而言，其也被假定为透明的)转发到输出驱动器116，并且输出驱动器116在集成电路的输出引脚OUTA处输出相应的逻辑信号。
前向信道B的部件与后向信道A的部件类似地工作。因此，在引脚INB处接收的输入信号是提供给比较器125的逻辑信号，比较器125可以是施密特触发器(如比较器215)。比较器125用于信号整形，并且因此比较器125的输出信号对应于输入信号，但具有带有限定的上升和下降时间的限定的信号电平。如上面关于逻辑电路210所讨论的，逻辑电路120可以修改从比较器125接收的逻辑信号。同样，对于本讨论而言，假设逻辑电路120是透明的，并且将逻辑信号转发到发射器(TX)电路121。
TX电路121将电流信号注入到无芯变压器CT2的初级线圈中，而根据在TX电路121的输入端处接收的逻辑信号来调制该电流信号。关于TX电路121的功能，参考以上对TX电路211的说明，该TX电路211可以基本上与TX电路121相同。
注入到变压器CT2的初级线圈中的经调制电流在变压器CT2的次级线圈中感应出相应的次级电流或电压。接收器(RX)电路222被配置成从次级线圈接收感应出的电流或电压，并且从其重构逻辑信号，该逻辑信号由RX电路222输出。由RX电路222提供的逻辑信号被逻辑电路220(对于当前的讨论而言，其也被假定是透明的)转发到输出驱动器226，并且输出驱动器226在集成电路的输出引脚OUTB处输出相应的逻辑信号。
被标记为“WDT”的电路表示看门狗电路。看门狗电路包括定时器，如果相应的接收器112和222分别没有通过无芯变压器接收脉冲/符号达超过特定时间，则该定时器触发逻辑电路110和220的安全机制。所提及的安全机制能够将输出焊盘OUTA和OUTB设置为定义的默认状态(例如低电平或高电平)，以便在跨越无芯变压器的通信中断的情况下使系统进入安全状态。这样的看门狗电路是已知的，并且因此本文中不作更详细的说明。
图1的集成电路还包括耦接至半导体管芯100的电源引脚VDD1和接地引脚GND1以及耦接至半导体管芯200的电源引脚VDD2和接地引脚GND2。电压调节器102集成在半导体管芯100中，耦接至电源引脚VDD1和接地引脚GND1，并且被配置成为半导体管芯100(第一隔离域)中的电路部件提供经调节的电源电压。类似地，电压调节器202集成在半导体管芯200中，耦接至电源引脚VDD2和接地引脚GND2，并且被配置成为半导体管芯200(第二隔离域)中的电路部件提供经调节的电源电压。电压调节器102和202可以是低压差(LDO)调节器(lowdrop-out regulator)。此外，半导体管芯100和200可以分别包括UVLO(欠压锁定)电路101和201。这些UVLO电路101、201可以分别向半导体管芯100中的逻辑电路110和120以及向半导体管芯200中的逻辑电路210和220发信号通知欠压的检测。这样的UVLO电路是已知的，并且因此本文不再详细讨论。
图1的隔离IC被称为处于1+1配置，因为在一个方向(前向)上存在一个信道，以及在另一方向(后向)上存在一个信道。图2是处于2+0配置的隔离IC的示例。即，IC具有允许在相同方向(例如前向方向)上通信的两个信道。
图2的示例与图1的示例相同，除了信道A被“反转”。即，信道A和信道B实现在相同方向(即前向方向)上的信号传输。图2的隔离IC的信道B的部件与图1的隔离IC的信道B的部件相同。图2的隔离IC的信道A包括对应的部件。即，信道A的比较器115、逻辑电路110、TX电路111、变压器CT1、RX电路212、逻辑电路210和输出驱动器216分别对应于信道B的比较器125、逻辑电路120、TX电路121、变压器CT2、RX电路222、逻辑电路220和输出驱动器226。其余的部件(例如电压调节器和UVLO电路)与图1中的相同，并且参考上面的描述。在图2中，信道A和信道B也可以被看作后向信道。然而，在下面的说明中，2+0配置被认为具有两个前向信道并且不具有后向信道。
图3和图4示出了包括在图2的隔离IC 1的前向信道A中的两个逻辑电路110(参见图3)和210(参见图4)的示例性实现。信道B的逻辑电路120和220可以以与信道A的逻辑电路110和210相同的方式被构造。注意，取决于实现，一个管芯的逻辑电路实际上可以被设计为一个(单个)逻辑电路。在这样的示例中，逻辑电路110和120的功能将由集成在半导体管芯100中的一个逻辑电路提供。类似地，逻辑电路210和220的功能将由集成在半导体管芯200中的一个逻辑电路提供。然而，出于说明的目的，考虑不同信道中的单独逻辑电路可能是有利的。
在图3的示例中，逻辑电路110包括用于串行通信的两个通信接口IF1、IF2。通信接口IF1和IF2可以根据特定通信标准例如SPI(串行外围接口)来工作。应当理解，SPI仅仅是一个示例，并且可以使用其他类型的串行通信(例如，根据I2C总线标准)。串行通信可以是基于帧的，即，以对应于帧长度(例如，8、12或16比特)的分组接收数据。
串行接口IF1耦接至比较器115的输出端，并且被配置成处理在输入焊盘INA处接收的串行数据流。将接收到的包括在串行数据流中的数据提供给电路L1，电路L1被配置成对接收到的数据进行处理(解码)并且将信息存储在包括在电路L1中的非易失性存储器(NVM)中。串行接口IF2耦接至电路L1，并且被配置成接收由电路L1提供的串行数据流，并且通过多路复用器MUX和发射器电路111跨越无芯变压器CT1发送该串行数据流。因此，电路L1能够与集成在其他隔离域中的电路部件特别是与逻辑电路210进行通信。
如图3中可以看到的，可以通过使用多路复用器MUX将逻辑电路110的输入与相应的输出直接连接而绕过电路L1以及通信接口IF1、IF2。在这种情况下，逻辑电路110是“透明的”，即在输入端处接收的逻辑信号仅被转发到逻辑电路110的相应输出端，并且逻辑电路110在“透明模式”下工作。在透明模式下，跨越绝缘屏障传输的逻辑信号可以是任何逻辑信号，例如脉宽调制(PWM)信号。应当理解，在透明模式下，可以根据应用使用任何其他调制类型(例如，脉冲频率调制、PFM、∑-Δ调制、SDM等)。相比之下，在被称为配置模式的另一工作模式下，串行比特流可以由串行接口IF1接收并且由电路L1处理。多路复用器MUX的控制取决于相应逻辑电路的模式，即透明模式或配置模式。可以基于在与相应的隔离域相关联的电源引脚VDD1和VDD2处接收到的电压电平来选择该模式(也参见图8和相应的描述)。在一个示例中，当在配置模式下接收到特定“密码”(比特序列)时，NVM和逻辑电路的寄存器可以变得可访问，并且多路复用器可以相应地被控制(例如，以在透明模式下绕过逻辑电路)。
图4所示的逻辑电路210可以被构造成非常类似于图3的逻辑电路110。因此，逻辑电路210还包括串行通信接口IF1、IF2以及多路复用器MUX和尤其控制多路复用器MUX的电路L1。在接收器侧，可以控制多路复用器以在没有通过绝缘屏障接收到数据的情况下输出默认信号电平。同样，逻辑电路210可以在透明模式下工作，在透明模式下，从接收器电路212接收的逻辑信号(使用多路复用器MUX)被直接转发到输出驱动器216。此外(例如在配置模式下)，逻辑电路210的电路L1可以生成串行比特流，并且使用串行接口IF2和输出驱动器216在输出焊盘OUTA处将其输出。
类似于图3，图4中所示的逻辑电路210的电路L1可以被配置成通过串行接口IF1接收数据，对所接收的数据进行处理和/或解码并且将信息存储在包括在电路L1中的非易失性存储器中。可选地，电路L1可以耦接至看门狗电路WDT(看门狗定时器)，看门狗电路WDT(向电路L1)指示接收器电路212已经没有从无芯变压器CT1接收到数据达特定时间间隔。当看门狗电路WDT发信号通知接收器电路212已经不活动达特定时间间隔时，则电路L1可以控制多路复用器MUX输出如上所提及的定义的默认值。默认值可以是可配置的并且存储在非易失性存储器中。这样的看门狗电路的各种合适的实现是已知的，并且因此本文不再讨论。
图5示出了使用串行通信的隔离器IC 1的参数化/配置，其中，两个(前向)信道A和B的输入端分别接收串行数据流MOSI和时钟信号SCLK。信道A和B基本上以与图3和图4所示相同的方式实现，并且参考以上描述。术语“MOSI”(主输入从输出)和“SCLK”(串行时钟)在SPI(串行外围接口)的背景中是常见的。然而，类似/对应的项目存在于其他总线系统中，并且本文所描述的示例不限于任何特定类型的数字通信。MOSI信号是比特流，其由充当总线主节点的控制器(未示出)提供，并且其与时钟信号同步生成。在所描绘的示例中，两个信道A和B用于分别在相应的输入焊盘INA和INB处接收串行数据信号MOSI和时钟信号SCLK。
在本示例中，(信道B的)逻辑电路120在透明模式下工作，使得跨越无芯变压器CT2将时钟信号SCLK发送到另一隔离域中。类似地，(信道A的)逻辑电路110在透明模式下工作，使得跨越无芯变压器CT1将串行数据流MOSI传送到另一隔离域，在另一隔离域处，串行数据流MOSI被逻辑电路210接收。同时，逻辑电路210从逻辑电路220接收时钟信号SCLK。即，第二隔离域中的两个逻辑电路210和220“共享”所接收的时钟信号。在透明模式下，第一隔离域中的两个逻辑电路110和120不是由时钟控制的，而是仅馈送通过输入信号MOSI和SCLK。在所描绘的示例中，逻辑电路210在配置模式下工作，在配置模式下，其接收串行数据信号MOSI和时钟信号SCLK。因此，逻辑电路210的接口电路IF1能够(例如，逐帧地)接收串行数据流中包括的数据，并且逻辑电路210中包括的电路L1能够对所接收的数据进行处理和解析。在一个实施方式中，所接收的数据包括存储在非易失性存储器中的配置信息。当所有逻辑电路都是透明的以分别将例如PWM信号从输入焊盘INA和INB发送到对应的输出焊盘OUTA和OUTB时，稍后可以在正常工作期间使用所存储的配置信息。配置信息可以用于定制隔离IC。出于该目的，配置信息可以包括诸如UVLO阈值、默认输出状态、信道的方向、输出分集的特性等参数。
在图5的示例中，当逻辑电路110不在透明模式下工作而是在配置模式下工作时，配置信息可以由逻辑电路110以与上文针对逻辑电路210所说明的方式相同的方式接收和存储。如所提及的，逻辑电路110可以基本上以与逻辑电路210相同的方式被构造。
图5示出了处于2+0配置(两个前向信道)的隔离器IC。图6示出了处于具有前向信道B和后向信道A的1+1配置的隔离器IC。在图6的示例中，信道B基本上以与图1中的前向信道B相同的方式构造(半导体管芯100的隔离域中的施密特触发器125、逻辑电路120和发射器电路121以及半导体管芯200的隔离域中的接收器电路222、逻辑电路220和输出缓冲器226)。类似地，信道A包括半导体管芯200的隔离域中的施密特触发器215、逻辑电路210和发射器电路211以及半导体管芯100的隔离域中的接收器电路112、逻辑电路110和输出缓冲器116。
在图6中，外部控制器可以以与上面参照图5说明的方式相同的方式向逻辑电路210和110发送配置信息。然而，与图5的先前示例相比，串行数据流MOSI被提供给另一隔离域。在图6中，当逻辑电路110切换到配置模式时，可以访问逻辑电路110的非易失性存储器。注意，在逻辑电路110处于透明模式而逻辑电路210处于配置模式的情况下，时钟信号SCLK也可通过无芯变压器CT2传送，使得其可以由逻辑电路210和220接收并且用于接收在其中被编码的串行数据流和配置信息。
在图5和图6的两个示例中，逻辑电路210和110可以(使用串行接口IF2)生成数据流MISO，并且通过输出驱动器216(以及在图6的示例中，通过无芯变压器CT2)在输出焊盘OUTA处将其输出。这允许外部控制器(总线主节点)分别从逻辑电路210或110接收信息。输出数据流MISO可以包括当前存储在存储器中的配置信息或外部控制器可能感兴趣的隔离器IC的任何其他可用状态信息。另外地或可替选地，逻辑电路210和110可以被配置成将存储在逻辑电路210的非易失性存储器中的信息复制到逻辑电路110的非易失性存储器(反之将存储在逻辑电路110的非易失性存储器中的信息复制到逻辑电路210的非易失性存储器)。如所提及的，逻辑电路110和120实际上可以被实现为一个逻辑电路，并且共享非易失性存储器(以及接口IF1和IF2)。这同样适用于逻辑电路210和220。
图7示出了类似于图1的双管芯隔离IC的另一示例，其中，在本示例中，信道A可配置为前向信道或后向信道。信道B以与图1中相同的方式实现。在第一半导体管芯100(第一隔离域)和信道A中，发射器电路111和接收器电路112连接在无芯变压器CT1与逻辑电路110之间。此外，比较器115和驱动器116连接在逻辑电路与被标记为INA/OUTA的芯片引脚之间。类似地，在第二半导体管芯200(第二隔离域)中，发射器电路211和接收器电路212连接在无芯变压器CT1与逻辑电路210之间。此外，比较器215和驱动器216连接在逻辑电路与被标记为OUTA/INA的芯片引脚之间。
如所提及的，在隔离IC 1的配置/参数化期间，使用串行通信将期望的配置信息提供给IC中的逻辑电路。配置信息可以用于定制隔离IC，并且包括诸如UVLO阈值、默认输出状态、输出分集的特性等参数。在图7的示例中，配置信息还可以包括关于信道A在正常工作期间是用作前向信道还是后向信道的信息。如所提及的，在正常模式下，逻辑电路110、210、120、220基本上是透明的，并且在输入引脚INA和INB处接收的逻辑信号基本上分别通过绝缘屏障被转发到输出引脚OUTA、OUTB。
如果信道A被配置为前向信道(即，在前向方向上工作)，则接收器电路112和发射器电路211以及比较器215和输出驱动器116是非激活的，而其他部件是激活的。类似地，如果信道A被配置为后向信道(即，在后向方向上工作)，则发射器电路111和接收器电路212以及比较器115和输出驱动器216是非激活的，而其他部件是激活的。本质上，当信道A被配置为后向信道时，输入INA和输出OUTA改变它们的角色(与前向工作相比)。逻辑电路110和210可以被配置成使得信道A具有默认方向并且作为前向信道工作，除非被重新配置为后向信道。尽管在图7中未明确示出，但是信道B也可以以与信道A相同的方式被配置为前向信道和后向信道。
如所提及的，可以基于在与相应隔离域相关联的电源引脚VDD1和VDD2处接收的电压电平来选择逻辑电路的工作模式(例如，透明模式、配置模式)。图8示出了可以用于通过在电源引脚VDD1或VDD2处施加特定电压电平来选择工作模式的芯片选择电路的示例。可以结合本文所述的任何实施方式使用图8的示例。然而，在其他实施方式中可以实现不同的模式和芯片选择机制。
在图8中，施加至电源引脚VDD1的电压表示为VDD1X。UVLO电路101和电压调节器102与图1、图2和图7中所示的相同，并且参考上面的相应说明。对于以下讨论，假设标称电源电压是5V，并且电压调节器102基于电压VDD1X提供稍微小于5V的经调节的内部电源电压VDD1int。当施加至输入引脚VDD1的电源电压VDD1X增加到阈值(在本示例中等于(R1+R2)·VREF/R2，参见图8)以上时，则比较器电路103可以发信号通知芯片选择状态。所提及的阈值可以是例如8V。即，在本示例中条件VDD1X>8V导致芯片选择状态。
如图8所示，比较器电路103可以包括由电阻器R1和R2组成的分压器。分压器向比较器CMP提供电压VDD1X·R2/(R1+R2)，比较器CMP接收参考电压VREF作为第二输入信号。当VDD1X·R2/(R1+R2)>VREF(这相当于条件VDD1X>(R1+R2)·VREF/R2)时，比较器CMP发信号通知芯片选择状态(例如，通过提供具有高电平的输出信号CS)。作为说明性示例，假设R1和R2具有相等的电阻值并且进一步假设VREF＝4V导致所提及的VDD1X>8V的条件，需要满足该条件以发信号通知芯片选择状态。
在图8的示例中，逻辑信号CS由反向器104反向。反向信号表示为CSN。该信号CSN可以用作根据SPI标准的芯片选择信号。信号CS或CSN可以被提供给逻辑电路110和120(如所提及的，一个隔离域的逻辑电路可以被集成为一个逻辑电路)。当CS＝0(相当于CSN＝1)时，逻辑电路可以在透明模式下工作，以及当CS＝1(相当于CSN＝0)时，逻辑电路可以在配置模式下工作。应了解，图8的电路被集成在与一个隔离域相关联的半导体管芯100中，并且类似电路可以被集成在另一隔离域的半导体电路管芯200中(也参见图1)。
鉴于上述内容，在一个实施方式中，集成电路可以包括针对每个隔离域的电源引脚(参见图1，引脚VDD1和VDD2)，并且集成电路可以被配置成基于电源电压(例如图8的示例中的VDD1X)的电压电平来选择逻辑电路的工作模式。在一个特定实施方式中，集成电路可以包括芯片选择电路，其被配置成根据施加至电源引脚之一的电源电压来为逻辑电路提供芯片选择(或模式选择)信号。例如，可以使用如图8所示的比较器电路来实现芯片选择电路。
尽管已经关于一个或更多个实现示出和描述了本发明，但是可以在不脱离所附权利要求的精神和范围的情况下对示出的示例进行变更和/或修改。特别地，关于由上面所描述的部件或结构(单元、程序集、装置、电路、系统等)执行的各种功能，除非另有指示，否则用于描述这样的部件的术语(包括对“装置”的引用)旨在与执行所描述的部件的指定功能(例如，在功能上等同)的任何部件或结构相对应，即使在结构上不等同于执行本发明的在本文中示出的示例性实现中的功能的所公开的结构。

Claims (13)

1.一种集成电路，包括：
电流绝缘屏障(CT1，CT2)，其包括第一隔离元件(CT1)，所述第一隔离元件(CT1)被配置成将第一隔离域与第二隔离域分隔；
第一信道(A)，其被配置成在第一工作模式下、跨所述第一隔离元件(CT1)将逻辑信号从所述第一隔离域中的第一输入端(INA)发送到所述第二隔离域中的第一输出端(OUTA)，并且还被配置成在第二工作模式下、跨所述第一隔离元件(CT1)将串行数据流(MOSI)从所述第一输入端(INA)发送到所述第二隔离域中的逻辑电路(210)；和
第二信道(B)，其被配置成在所述第一工作模式下、跨所述电流绝缘屏障的第二隔离元件(CT2)将所述逻辑信号从所述第一隔离域中的第二输入端(INB)发送到所述第二隔离域中的第二输出端(OUTB)，并且还被配置成在所述第二工作模式下、将在所述第二输入端(INB)处接收到的时钟信号(SCLK)传送到所述逻辑电路(210)，
其中，所述逻辑电路(210)被配置成在所述第二工作模式下接收所述串行数据流，并且将所述串行数据流中包括的配置信息存储在存储器中。
2.根据权利要求1所述的集成电路，
其中，所述逻辑电路(210)被配置成与所述时钟信号(SCLK)同步地接收所述串行数据流(MOSI)。
3.根据权利要求1或2所述的集成电路，
其中，所述逻辑电路(210)包括多路复用器，所述多路复用器被配置成在所述第一工作模式下、将通过所述第一隔离元件(CT1)接收的所述逻辑信号传递通过所述逻辑电路(210)。
4.根据权利要求1至3中任一项所述的集成电路，
其中，所述第一信道(A)能够被配置成在所述第一工作模式下、基于所接收的配置信息在前向方向和后向方向上工作，在所述前向方向和所述后向方向上，所述第一输入端(INA)和所述第一输出端(OUTA)互换功能。
5.根据权利要求1至4中任一项所述的集成电路，还包括：
所述第一隔离域中的另外的逻辑电路(110)，其被配置成在所述第二工作模式下从所述第一输入端(INA)接收所述串行数据流(MOSI)；
其中，所述另外的逻辑电路(110)被配置成将所述串行数据流中包括的配置信息存储在另外的存储器中。
6.根据权利要求5所述的集成电路，
其中，所述另外的逻辑电路(110)被配置成基于存储在所述另外的存储器中的配置信息来生成另外的数据流(MISO)，
其中，所述第一信道(A)被配置成通过所述第一隔离元件将所述另外的数据流(MISO)发送到所述第二隔离域中的所述逻辑电路(210)。
7.根据权利要求1至6中任一项所述的集成电路，还包括：
所述第一隔离域中的第一欠压锁定电路(101)和所述第二隔离域中的第二欠压锁定电路(201)，
其中，所述配置信息包括用于所述第一欠压锁定电路(101)的第一欠压阈值和/或用于所述第二欠压锁定电路(201)的第二欠压阈值。
8.根据权利要求1至7中任一项所述的集成电路，
其中，所述第一隔离元件包括单个变压器(CT1)。
9.根据权利要求1至8中任一项所述的集成电路，还包括：
在所述第二隔离域中并且耦接至所述逻辑电路(210)的看门狗电路(WDT)，
其中，所述看门狗电路被配置成向所述逻辑电路(210)发信号通知没有从所述第一隔离元件(CT1)接收到信号达预定的时间段，以及
其中，所述逻辑电路(210)被配置成在所述看门狗电路发信号通知没有从所述第一隔离元件(CT1)接收到信号达预定的时间段的情况下，输出限定的信号电平。
10.一种用于集成电路的方法，包括：
在所述集成电路的第一工作模式下、跨所述集成电路的第一隔离元件(CT1)将逻辑信号从所述集成电路的第一隔离域中的第一输入端(INA)发送到所述集成电路的第二隔离域中的第一输出端(OUTA)，所述第一隔离域和所述第二隔离域由包括所述第一隔离元件(CT1)的电流绝缘屏障(CT1，CT2)分隔开；
在第二工作模式下、跨所述第一隔离元件(CT1)将串行数据流(MOSI)从所述第一输入端(INA)发送到所述第二隔离域中的逻辑电路(210)；
在所述第一工作模式下、跨所述电流绝缘屏障的第二隔离元件(CT2)将所述逻辑信号从所述第一隔离域中的第二输入端(INB)发送到所述第二隔离域中的第二输出端(OUTB)；
在所述第二工作模式下将在所述第二输入端(INB)处接收到的时钟信号(SCLK)传送到所述逻辑电路(210)；以及
在所述第二工作模式下，由所述逻辑电路(210)接收所述串行数据流并且将所述串行数据流中包括的配置信息存储在存储器中。
11.根据权利要求10所述的方法，还包括：
由所述逻辑电路(210)与所述时钟信号(SCLK)同步地接收所述串行数据流(MOSI)。
12.根据权利要求10或11所述的方法，还包括：
在所述第一工作模式下，将通过所述第一隔离元件(CT1)接收的所述逻辑信号传递通过所述逻辑电路(210)。
13.根据权利要求10至12中任一项所述的方法，
其中，所述第一输入端(INA)和所述第一输出端(OUTA)与第一信道(A)相关联，以及
其中，所述方法还包括在所述第一工作模式下、基于所接收的配置信息在前向方向或后向方向上操作所述第一信道，在所述前向方向和所述后向方向上，所述第一输入端(INA)和所述第一输出端(OUTA)互换功能。
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