CN115988918A - 显示装置和制造该显示装置的方法 - Google Patents

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Abstract

提供了一种显示装置和制造该显示装置的方法。所述显示装置包括：多个像素电极，在第一基底上并且彼此间隔开；多个发光元件，在多个像素电极上；以及共电极层，在多个发光元件上，其中，共电极层包括：第一共电极层，在多个发光元件上；以及第二共电极层，在第一共电极层与多个发光元件之间，并且第一共电极层的晶格常数大于第二共电极层的晶格常数。

Description

显示装置和制造该显示装置的方法
本申请要求于2021年10月13日在韩国知识产权局提交的第10-2021-0135762号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开的一个或更多个实施例涉及一种显示装置。
背景技术
随着信息社会的持续发展，对各种形式的(用于显示图像的)显示装置的需求正在增加。显示装置可以是诸如以液晶显示装置、场发射显示装置和/或发光显示装置等为例的平板显示装置。发光显示装置可以包括：有机发光显示装置，包括有机发光二极管元件作为发光元件；无机发光显示装置，包括无机半导体元件作为发光元件；以及/或者超小型发光二极管(或微型发光二极管)显示装置，包括超小型发光二极管元件(或微型发光二极管元件)作为发光元件。
最近，已经开发了包括发光显示装置的头戴式显示器。头戴式显示器(HMD)是用于显示虚拟现实(VR)和/或增强现实(AR)图像的眼镜型(眼镜状)监视装置，其以眼镜或头盔的形式佩戴以在靠近用户的眼睛的距离处形成焦点。包括微型发光二极管元件的高分辨率超小发光二极管显示面板可以应用于头戴式显示器。
发明内容
本公开的一个或更多个实施例涉及提供一种显示装置，当生长(例如，长波长带的)发光元件时，该显示装置的缺陷得到改善。
本公开涉及提供一种制造显示装置的方法，当生长(例如，长波长带的)发光元件时，该显示装置的缺陷得到改善。
本公开的实施例及其效果不限于上述实施例，并且本领域技术人员应当通过以下描述清楚地理解未提及的其他实施例。
根据本公开的一个或更多个实施例，提供了一种显示装置，显示装置包括：多个像素电极，在第一基底上并且彼此间隔开；多个发光元件，在多个像素电极上；以及共电极层，在多个发光元件上，其中，共电极层包括：第一共电极层，在多个发光元件上；以及第二共电极层，在第一共电极层与多个发光元件之间，并且第一共电极层的晶格常数大于第二共电极层的晶格常数。
根据本公开的一个或更多个其他实施例，提供了一种制造显示装置的方法，该方法包括以下步骤：在半导体基底上形成未掺杂半导体层；在未掺杂半导体层上形成包括n型半导体的共电极层；在共电极层上形成绝缘层，并且形成穿过绝缘层以使共电极层暴露的开口；在开口中形成发光元件，每个发光元件包括n型半导体层、活性层和p型半导体层；以及将发光元件设置在其上设置有多个像素电极的半导体电路基底上，其中，未掺杂半导体层包括：第一未掺杂半导体层，在共电极层与半导体基底之间；以及第二未掺杂半导体层，在第一未掺杂半导体层与共电极层之间，并且第一未掺杂半导体层的晶格常数和第二未掺杂半导体层的晶格常数彼此不同。
附图说明
通过参照附图更详细地描述本公开的实施例，本公开的以上和其他方面及特征将变得更加明显，在附图中：
图1是根据一个或更多个实施例的显示装置的平面图；
图2是示出图1中的区域A的一个示例的放大平面图；
图3是示出图1中的区域A的另一示例的放大平面图；
图4是根据一个或更多个实施例的像素电路和发光元件的电路图；
图5是沿着图3中的线I-I'截取的剖视图；
图6是沿着图3中的线II-II'截取的剖视图；
图7是示出根据一个或更多个实施例的制造显示装置的方法的流程图；
图8至图17是用于描述根据一个或更多个实施例的制造显示装置的方法的工艺操作(例如，动作)的剖视图；
图18是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图；
图19是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图；
图20是示出根据一个或更多个其他实施例的制造显示装置的方法的流程图；
图21是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图；
图22是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图；
图23是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图；
图24和图25是根据一个或更多个其他实施例的显示装置的剖视图；
图26是根据一个或更多个其他实施例的显示装置的剖视图；
图27是示出包括根据一个或更多个实施例的显示装置的虚拟现实装置的透视图；
图28是示出包括根据一个或更多个实施例的显示装置的智能装置的透视图；
图29是示出各自包括根据一个或更多个实施例的显示装置的车辆仪表板和中央仪表盘的透视图；以及
图30是示出包括根据一个或更多个实施例的显示装置的透明显示装置的透视图。
具体实施方式
提供这里公开的本公开的实施例的具体结构和功能描述仅用于本公开的实施例的说明性目的。在不脱离本公开的精神和显著特性的情况下，本公开可以以许多不同的形式实施。因此，本公开的实施例仅用于说明性目的而公开，并且不应被解释为限制本公开。也就是说，本公开仅由所附权利要求的范围限定。
将理解的是，当元件被称为与另一元件相关(诸如“结合”或“连接”到另一元件)时，所述元件可以直接结合或直接连接到另一元件，或者居间元件可以存在其间。相反，应当理解的是，当元件被称为与另一元件相关(诸如“直接结合”或“直接连接”到另一元件)时，不存在居间元件。诸如“在……之间”、“直接在……之间”、“与……相邻”或“直接与……相邻”的解释元件之间的关系的其他表达应当以相同的方式解释。
在整个说明书和附图中，相同的附图标记将表示相同或相似的部分。
将理解的是，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离这里的教导的情况下，下面讨论的“第一元件”、“第一组件”、“第一区域”、“第一层”或“第一部分”可以被称为第二元件、第二组件、第二区域、第二层或第二部分。
这里使用的术语仅用于描述特定实施例的目的，而不旨在限制。除非上下文另有明确说明，否则如这里所使用的，“一”、“一个(种/者)”、“该(所述)”和“至少一个(种/者)”不表示数量的限制，并且旨在包括单数和复数两者。例如，除非上下文另有明确说明，否则“元件”与“至少一个元件”具有相同的含义。“至少一个(种/者)”不应被解释为限制“一”或“一个(种/者)”。“或”意为“和/或”。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。此外，当描述本公开的实施例时，“可以”的使用指“本公开的一个或更多个实施例”。
如这里所使用的，当诸如“……中的至少一个(种/者)”、“……中的一个(种/者)”和“选自……”的表达在元素列表之前(之后)时，修饰整列元件，而不修饰该列中的个别元件。例如，“a、b和c中的至少一个(种/者)”、“a、b或c中的至少一个(种/者)”和“a、b和/或c中的至少一个(种/者)”可以指示仅a、仅b、仅c、(例如，同时)a和b两者、(例如，同时)a和c两者、(例如，同时)b和c两者、a、b和c中的全部或其变型。
还将理解的是，当在本说明书中使用术语“包括”和/或其变型或“包含”和/或其变型时，指定存在所陈述的特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
此外，这里可以使用诸如“下”或“底”以及“上”或“顶”的相对术语来描述如图中示出的一个元件与另一元件的关系。将理解的是，相对术语旨在包括装置的除了图中描绘的方位之外的不同方位。例如，如果一幅图中的装置被翻转，那么被描述为在其他元件的“下”侧上的元件将随后被定向为在所述其他元件的“上”侧上。因此，根据图的特定方位，示例性术语“下”可以包括“下”和“上”两个方位。相似地，如果一幅图中的装置被翻转，那么被描述为在其他元件“下方”或“之下”的元件将随后被定向为“在”所述其他元件“上方”。因此，示例性术语“下方”或“之下”可以包括上方和下方两个方位。
如这里所使用的，“约(大约)”或“近似”包括所陈述的值，并且意为：考虑到所讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)，在如由本领域普通技术人员确定的特定值的可接受偏差范围内。例如，“约(大约)”可以意为在一个或更多个标准偏差内，或在所陈述的值的±30％、±20％、±10％或±5％内。
这里记载的任何数值范围旨在包括包含在记载范围内的相同数值精度的所有子范围。例如，“1.0至10.0”的范围旨在包括记载的最小值1.0与记载的最大值10.0之间(并且包括记载的最小值1.0和记载的最大值10.0)的所有子范围，也就是说，具有等于或大于1.0的最小值和等于或小于10.0的最大值，诸如以2.4至7.6为例。这里记载的任何最大数值限度旨在包括其中包含的所有较低数值限度，并且在本说明书中记载的任何最小数值限度旨在包括其中包含的所有较高数值限度。因此，申请人保留修改本说明书(包括权利要求书)的权利，以明确记载包含在这里的明确记载的范围内的任何子范围。
根据这里描述的本公开的实施例的装置和/或任何其他相关装置或组件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，装置的各种组件可以形成在一个集成电路(IC)芯片上或单独的IC芯片上。此外，装置的各种组件可以在柔性印刷电路膜、载带封装(TCP)、印刷电路板(PCB)上实现，或形成在一个基底上。此外，装置的各种组件可以是在一个或更多个计算装置中的一个或更多个处理器上运行的进程或线程，其执行计算机程序指令并与其他系统组件交互以执行这里描述的各种功能。计算机程序指令存储在存储器中，该存储器可以使用标准存储器装置(诸如以随机存取存储器(RAM)为例)在计算装置中实现。计算机程序指令也可以存储在其他非暂时性计算机可读介质(诸如以CD-ROM、闪存驱动器等为例)中。此外，本领域技术人员应当认识到的是，在不脱离本公开的示例性实施例的范围的情况下，各种计算装置的功能可以组合或集成到单个计算装置中，或者特定计算装置的功能可以遍及一个或更多个其他计算装置分布。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在通用词典中定义的术语)应被解释为具有与其在相关领域和本公开的上下文中的含义一致的含义，并且不应以理想化或过于形式化的意义来解释，除非这里明确地如此定义。
这里参照作为理想化实施例的示意图的剖视图来描述实施例。如此，将预期例如由制造技术和/或公差导致的图示的形状的变化。因此，这里描述的实施例不应被解释为限于如这里示出的区域的特定形状，而是包括例如由制造引起的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙和/或非线性特征。此外，所示的尖角(锐角)可以是圆形的(倒圆的)。因此，图中示出的区域本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，也不旨在限制给出的权利要求的范围。
在下文中，将参照附图描述本公开的实施例。
图1是根据一个或更多个实施例的显示装置的平面图，图2是示出图1中的区域A的一个示例的放大平面图。
在图1和图2中，主要描述了其中根据一个或更多个实施例的显示装置1是包括超小型发光二极管(微米或纳米发光二极管)作为发光元件LE的超小型发光二极管显示装置(微米或纳米发光二极管显示装置)的情况，但本公开的实施例不限于此。
此外，在图1和图2中，第一方向DR1表示显示面板10的横向方向，第二方向DR2表示显示面板10的竖直方向，第三方向DR3表示显示面板10的厚度方向或半导体电路基底100的厚度方向。在这种情况下，“左侧”、“右侧”、“上侧”和“下侧”表示当在平面中(例如，在平面图中)观看显示面板10时的方向。例如，“右侧”表示第一方向DR1的一侧，“左侧”表示第一方向DR1的另一侧，“上侧”表示第二方向DR2的一侧，“下侧”表示第二方向DR2的另一侧。此外，“上部”表示第三方向DR3的一侧，“下部”表示第三方向DR3的另一侧。
参照图1和图2，根据一个或更多个实施例的显示装置包括显示面板10，显示面板10包括显示区域DA和非显示区域NDA。
显示面板10可以具有具备在第一方向DR1上的长边和在第二方向DR2上的短边的四边形平面形状。然而，显示面板10的平面形状不限于此，并且可以包括除了四边形平面形状之外的多边形平面形状、圆形平面形状、椭圆形平面形状和/或不规则平面形状。
显示区域DA可以是其上显示有图像的区域，非显示区域NDA可以是其上不显示图像的区域。非显示区域NDA可以围绕显示区域DA的外围。非显示区域NDA可以构成显示面板10的边框。在非显示区域NDA中的每个中，可以定位有包括在显示面板10中的线和/或电路驱动器，并且/或者可以安装有外部装置。
显示面板10的显示区域DA可以包括多个像素PX。多个像素PX中的每个可以包括多个发光元件LE。像素PX中的每个可以包括一个或更多个发光元件LE以显示设定的或具体的颜色。像素PX可以由多个发光元件LE(例如，LE1、LE2、LE3和/或LE4)形成，像素PX可以被限定为能够显示白光的最小发光单元。
例如，第一发光元件LE1可以发射第一颜色的光，第二发光元件LE2和第四发光元件LE4可以发射第二颜色的光，第三发光元件LE3可以发射第三颜色的光。例如，第一颜色可以是红色，第二颜色可以是绿色，第三颜色可以是蓝色。例如，第一颜色光的主峰值波长可以定位在近似600nm至750nm处，第二颜色光的主峰值波长可以定位在近似480nm至560nm处，第三颜色光的主峰值波长可以定位在近似370nm至460nm处，但本公开不限于此。例如，发光元件LE可以发射相同颜色的光，发光元件LE中的任何一个可以发射黄色的光。黄光的主峰值波长可以定位在近似550nm至600nm处。在一个或更多个实施例中，一个像素PX可以包括四个发光元件LE1、LE2、LE3和LE4，但本公开不限于此。
发光元件LE中的每个可以在平面图中具有圆形形状。然而，本公开不限于此，并且除了圆形形状之外(或代替圆形形状)，发光元件LE可以具有诸如四边形形状或五边形形状的多边形形状、椭圆形形状和/或不规则形状。
多个发光元件LE1、LE2、LE3和LE4可以在第一方向DR1和第二方向DR2上彼此间隔开。第一发光元件LE1和第三发光元件LE3可以在第一方向DR1和第二方向DR2上彼此交替地布置。第二发光元件LE2和第四发光元件LE4可以在第一方向DR1和第二方向DR2上彼此交替地布置。
多个发光元件LE1、LE2、LE3和LE4可以在第一方向DR1和第二方向DR2之间的倾斜方向DD1和DD2上交替地布置。第一倾斜方向DD1可以是相对于第一方向DR1和第二方向DR2以近似45°倾斜的方向，第二倾斜方向DD2可以是与第一倾斜方向DD1正交(例如，基本上垂直)的方向。
例如，第一发光元件LE1和第二发光元件LE2可以在第一倾斜方向DD1上彼此交替地布置。第三发光元件LE3和第四发光元件LE4可以在第一倾斜方向DD1上彼此交替地布置。第一发光元件LE1和第四发光元件LE4可以在第二倾斜方向DD2上彼此交替地布置。第二发光元件LE2和第三发光元件LE3可以在第二倾斜方向DD2上彼此交替地布置。
第一发光元件LE1的面积、第二发光元件LE2的面积、第三发光元件LE3的面积和第四发光元件LE4的面积可以基本上相同，但本公开不限于此。例如，第一发光元件LE1的面积可以大于第二发光元件LE2至第四发光元件LE4的面积。
发光元件LE中的每个可以通过将在下文中描述的第一连接电极(例如，图5中的要素“CNE1”)电连接(例如，电结合)到半导体电路基底(例如，图5中的要素“100”)的像素电极(例如，图5中的要素“AE”)。此外，发光元件LE中的每个可以电连接到显示基底(例如，图5中的要素“200”)的共电极层(例如，图5中的要素“CEL”)。
在一个或更多个实施例中，发光元件LE可以由发射限定膜(例如，图5中的要素“INS”)分隔。发光元件LE可以具有由发射限定膜INS限定的发光区域。发射限定膜INS可以围绕发光元件LE中的每个，并且可以与发光元件LE的侧表面直接接触。因此，发光元件LE可以在显示装置的制造工艺期间不暴露于例如灰尘和/或空气的外部异物(或者可以减少这种暴露)。此外，因为发光元件LE中的每个可以由发射限定膜INS分隔，所以发光元件LE可以在没有发光元件LE的蚀刻工艺的情况下被独立化。这将进一步参照其他附图更详细地描述。
显示面板10的非显示区域NDA可以包括第一共电极区域CPA1、第二共电极区域CPA2、第一垫(“pad”又称为“焊盘”或“焊垫”)区域PDA1和第二垫区域PDA2。
第一共电极区域CPA1可以在第一垫区域PDA1与显示区域DA之间。第二共电极区域CPA2可以在第二垫区域PDA2与显示区域DA之间。第一共电极区域CPA1和第二共电极区域CPA2中的每个可以包括共电极连接部CEP。共电极连接部CEP可以在共电极区域CPA1和CPA2中在第一方向DR1上彼此间隔开，但本公开不限于此。
共电极连接部CEP可以在像素电路部PXC(见图5)上，以从像素电路部PXC接收共电压。如在下文中将更详细描述的，共电极区域CPA1和CPA2中的每个可以包括与共电极层CEL直接接触的第三连接电极CNE3。第三连接电极CNE3可以与共电极连接部CEP中的每个叠置。第三连接电极CNE3可以电连接(例如，电结合)到共电极连接部CEP和共电极层CEL中的每个。
第一垫区域PDA1可以在显示面板10的上侧处。第一垫区域PDA1可以包括连接到电路板(例如，图5中的要素“700”)的第一垫PD1。第二垫区域PDA2可以在显示面板10的下侧处。第二垫区域PDA2可以包括将连接到电路板700的第二垫。在一些实施例中，可以省略第二垫区域PDA2。
第一垫PD1可以电连接到电路板700。第一垫PD1可以在第一垫区域PDA1中布置为在第一方向DR1上彼此间隔开。可以根据显示区域DA中的发光元件LE的数量和与其电连接的线的布置来设计第一垫PD1的布置。根据发光元件LE的布置和与其电连接的线的布置，可以不同地修改彼此不同的垫的布置。
图3是示出图1中的区域A的另一示例的放大平面图。
在图3中，一个像素PX可以包括包含第一发光元件LE1、第二发光元件LE2和第三发光元件LE3的三个发光元件。像素PX可以布置在与发光元件LE相似的矩阵方向(例如，矩阵方位)上。
例如，一个像素PX可以包括第一发光元件LE1、第二发光元件LE2和第三发光元件LE3。第一发光元件LE1可以发射第一颜色的光，第二发光元件LE2可以发射第二颜色的光，第三发光元件LE3可以发射第三颜色的光。例如，第一颜色可以是红色，第二颜色可以是绿色，第三颜色可以是蓝色。然而，本公开不限于此，并且发光元件LE可以发射相同颜色的光。在一个或更多个实施例中，一个像素PX可以包括三个发光元件LE1、LE2和LE3，但本公开不限于此。
发光元件LE中的每个可以在平面图中具有圆形形状。然而，本公开不限于此，并且除了圆形形状之外，发光元件LE可以具有诸如四边形形状或五边形形状的多边形形状、椭圆形形状和/或不规则形状。
多个发光元件LE1、LE2和LE3可以在第一方向DR1和第二方向DR2上彼此间隔开。第一发光元件LE1、第二发光元件LE2和第三发光元件LE3在第一方向DR1上彼此交替地布置，多个第一发光元件LE1可以在第二方向DR2上彼此重复地布置，多个第二发光元件LE2可以在第二方向DR2上彼此重复地布置，多个第三发光元件LE3可以在第二方向DR2上彼此重复地布置。第一发光元件LE1、第二发光元件LE2和第三发光元件LE3在第一方向DR1上顺序地布置，并且可以重复这种布置。
第一发光元件LE1的面积、第二发光元件LE2的面积和第三发光元件LE3的面积可以基本上相同，但本公开不限于此。例如，第一发光元件LE1的面积可以大于第二发光元件LE2的面积和第三发光元件LE3的面积。
图4是根据一个或更多个实施例的像素电路部和发光元件的电路图。
参照图4，多个像素PX中的每个可以包括发光元件LE和控制发光元件LE的发射量的像素电路部PXC。
发光元件LE根据驱动电流Ids而发射光。发光元件LE的发射量可以与驱动电流Ids成比例。发光元件LE可以是包括阳极电极、阴极电极和在阳极电极与阴极电极之间的无机半导体的无机发光元件。例如，发光元件LE可以是微型发光二极管。
发光元件LE的阳极电极可以连接(例如，电结合)到驱动晶体管DT的源电极，并且其阴极电极可以连接(例如，电结合)到低于高电位电压的低电位电压被供应到其的第二电源线VSL。在图4的电路图中，描述了其中发光元件LE的阳极电极是像素电极(例如，图5中的要素“AE”)并且其阴极电极是共电极连接部(例如，图5中的要素“CEP”)的示例。
驱动晶体管DT根据驱动晶体管DT的栅电极与源电极之间的电压差来调整从第一电源电压被供应到其的第一电源线VDL流到发光元件LE的电流。驱动晶体管DT的栅电极可以连接到第一晶体管ST1的第一电极，驱动晶体管DT的源电极可以连接到发光元件LE的阳极电极，驱动晶体管DT的漏电极可以连接到高电位电压被施加到其的第一电源线VDL。
第一晶体管ST1由扫描线SL的扫描信号导通，以将数据线DL连接到驱动晶体管DT的栅电极。第一晶体管ST1的栅电极可以连接到扫描线SL，第一晶体管ST1的第一电极(例如，源电极)可以连接到驱动晶体管DT的栅电极，第一晶体管ST1的第二电极(例如，漏电极)可以连接到数据线DL。
第二晶体管ST2由感测信号线SSL的感测信号导通，以将初始化电压线VIL连接到驱动晶体管DT的源电极。第二晶体管ST2的栅电极可以连接到感测信号线SSL，第二晶体管ST2的第一电极(例如，源电极)可以连接到初始化电压线VIL，第二晶体管ST2的第二电极(例如，漏电极)可以连接到驱动晶体管DT的源电极。
在第一晶体管ST1和第二晶体管ST2中的每个中，第一电极可以是源电极，第二电极可以是漏电极，但应当注意的是，本公开不限于此。例如，在第一晶体管ST1和第二晶体管ST2中的每个中，第一电极可以是漏电极，第二电极可以是源电极。
电容器Cst形成在驱动晶体管DT的栅电极与源电极之间。电容器Cst储存驱动晶体管DT的栅极电压与源极电压之间的电压差。
然而，以上仅是示例，并且像素电路部PXC可以形成为进一步包括多个晶体管的结构。
此外，在图4中，尽管描述了其中驱动晶体管DT以及第一晶体管ST1和第二晶体管ST2是NMOS晶体管的示例，但晶体管中的一些或全部可以设置为PMOS晶体管。
图5是沿着图3中的线I-I'截取的剖视图，图6是沿着图3中的线II-II'截取的剖视图。图5示出了分别在显示区域DA和非显示区域NDA中跨多个发光元件LE和共电极连接部CEP的剖面。
参照图5和图6，根据一个或更多个实施例的显示装置1可以包括半导体电路基底100和显示基底200。
半导体电路基底100可以包括第一基底110、多个像素电路部PXC、像素电极AE和共电极连接部CEP。显示基底200可以包括发光元件LE、发射限定膜INS、共电极层CEL以及连接电极CNE1、CNE2和CNE3。显示装置1还可以包括在半导体电路基底100与显示基底200之间的填充层500以及在非显示区域NDA中的电路板700。
第一基底110可以是硅晶圆基底。第一基底110可以由单晶硅形成。
多个像素电路部PXC中的每个可以在第一基底110上。多个像素电路部PXC中的每个可以包括使用半导体工艺形成的互补金属氧化物半导体(CMOS)电路。多个像素电路部PXC中的每个可以包括由半导体工艺形成的至少一个晶体管。此外，多个像素电路部PXC中的每个还可以包括由半导体工艺形成的至少一个电容器。
多个像素电路部PXC可以设置在显示区域DA和非显示区域NDA中。在多个像素电路部PXC之中，显示区域DA中的多个像素电路部PXC中的每个可以电连接到与其对应的像素电极AE。例如，多个像素电路部PXC与多个像素电极AE可以以一对一的方式连接。多个像素电路部PXC中的每个可以将阳极电压施加到对应的像素电极AE。
在多个像素电路部PXC之中，非显示区域NDA中的像素电路部PXC可以分别电连接到与其对应的共电极连接部CEP。多个像素电路部PXC中的每个可以将来自第二电源线(例如，图4中的要素“VSL”)的阴极电压施加到共电极连接部CEP。多个像素电路部PXC中的每个可以在第三方向DR3上与共电极连接部CEP、第二连接电极CNE2和第三连接电极CNE3叠置。
多个像素电极AE可以设置在显示区域DA中，并且可以分别定位在与其对应的像素电路部PXC上。像素电极AE中的每个可以是与像素电路部PXC一体形成并从像素电路部PXC暴露的暴露电极。例如，像素电极AE中的每个可以从像素电路部PXC的上表面突出。像素电极AE中的每个可以从像素电路部PXC接收阳极电压。像素电极AE可以包括诸如铝(Al)的金属材料，但像素电极AE的类型(或种类)不限于此。
多个共电极连接部CEP可以布置在非显示区域NDA的共电极区域CPA1和CPA2中，并且可以分别在与其对应的像素电路部PXC上。共电极连接部CEP可以是与像素电路部PXC一体形成并从像素电路部PXC暴露的暴露电极。例如，共电极连接部CEP中的每个可以从像素电路部PXC的上表面突出。共电极连接部CEP可以包括诸如铝(Al)的金属材料，但共电极连接部CEP的类型(或种类)不限于此。
共电极连接部CEP可以将像素电路部PXC的第二电源线VSL与显示基底200的第三连接电极CNE3、第二连接电极CNE2和共电极层CEL电连接。因此，通过共电极连接部CEP施加到共电极层CEL的电压可以被施加到发光元件LE。
多个第一垫PD1在非显示区域NDA中设置在第一垫区域PDA1中。多个第一垫PD1可以与共电极连接部CEP间隔开。多个第一垫PD1可以朝向非显示区域NDA的外侧与共电极连接部CEP间隔开。
垫连接电极PDC可以定位在第一垫PD1上。垫连接电极PDC可以与第一垫PD1的上表面接触，并且可以与第三连接电极CNE3包括相同的材料。在一些实施例中，垫连接电极PDC可以通过诸如布线等的导电连接构件连接到电路板700的电路垫。例如，第一垫PD1、垫连接电极PDC、布线和电路板700的电路垫可以彼此电连接。
在一个或更多个实施例中，半导体电路基底100和电路板700可以布置在下基底上。可以使用诸如压敏粘合剂的粘合构件将半导体电路基底100和电路板700附着到下基底的上表面。
电路板700可以是柔性印刷电路板(FPCB)、印刷电路板(PCB)、柔性印刷电路(FPC)和/或诸如膜上芯片(COF)的柔性膜。
显示基底200可以包括多个发光元件LE、限定发光元件LE的发射限定膜INS和共电极层CEL，并且可以布置在半导体电路基底100上。发光元件LE可以与半导体电路基底100的多个像素电极AE对应。
发射限定膜INS(也可以称为堤层或像素限定层)可以设置在半导体电路基底100的像素电极AE与共电极层CEL之间。发射限定膜INS可以不与像素电极AE叠置，可以与共电极层CEL叠置，并且可以与共电极层CEL的下表面直接接触。发射限定膜INS可以包括使共电极层CEL暴露的多个开口(见例如图11中的OP1、OP2和OP3)。开口OP1、OP2和OP3可以提供形成有每个像素PX的发光元件LE的空间，并且可以限定其发光区域。例如，发射限定膜INS可以围绕发光元件LE中的每个，并且可以直接在发光元件LE中的每个的侧表面上。因为发光元件LE定位在发射限定膜INS中，并且发射限定膜INS的开口OP确定发光元件LE的生长区域，所以发射限定膜INS和发光元件LE的至少一个表面可以是平坦的(或基本上平坦的)。例如，发射限定膜INS和发光元件LE的上表面和下表面中的至少一个可以是平坦的(或基本上平坦的)。附图示出了发射限定膜INS和发光元件LE的上表面和下表面两者是平坦的(或基本上平坦的)。在这种情况下，发射限定膜INS的高度和发光元件LE的高度可以相同。这里，上表面是与共电极层CEL接触的表面，并且可以限定为第二半导体层NSEM的一个表面。下表面是与第一连接电极CNE1接触的表面，并且可以限定为第一半导体层PSEM的一个表面。在一个或更多个实施例中，发射限定膜INS的高度可以与发光元件LE的高度不同。在这种情况下，发射限定膜INS和发光元件LE的上表面和/或下表面可以不是平坦的。
发射限定膜INS可以保护发光元件LE免受外部异物(例如灰尘和/或空气)的影响，并且可以使发光元件LE与其他层绝缘。发射限定膜INS可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)、氧化铝(AlOy)和/或氮化铝(AlNx)等的无机绝缘材料。
当通过干法蚀刻使发光元件独立化(例如，单独制备)时，可能发生其中发光元件的侧壁在化学和/或结构上被损坏的侧壁效应。例如，发光元件的侧壁可能在干法蚀刻工艺中被蚀刻剂损坏。在这种情况下，可能发生其中电子和空穴在发光元件的侧壁处复合而不产生光的非辐射复合，因此，可能降低内量子效率(IQE/EQE)，并且可能发生由于加热引起的劣化。
在根据给出的实施例的显示装置1中，因为发射限定膜INS的开口OP提供用于形成发光元件LE的空间，所以发射限定膜INS的一个开口OP与另一开口OP的宽度、高度、位置、形状和/或距离等可以同一个发光元件LE与另一发光元件LE的宽度、高度、位置、形状和/或距离等基本上相同。因此，即使当发光元件LE的侧壁未被蚀刻时，发光元件LE的发光区域也被限定，并且因为这些可以被独立化，所以可以防止或减少发光元件LE的侧壁效应。因此，可以防止或减少发光元件LE的缺陷，并且可以改善光效率。
发光元件LE可以分别设置在发射限定膜INS的开口OP中。发光元件LE中的每个可以是无机发光二极管元件。发光元件LE可以包括多个半导体层NSEM、PSEM、EBL和SLT以及活性层MQW。发光元件LE可以电连接到半导体电路基底100的像素电路部PXC，以从活性层MQW发射光。
发光元件LE中的每个可以具有在第三方向DR3(例如，第一基底110的厚度方向)上延伸的形状。在发光元件LE中，第三方向DR3上的长度可以大于水平方向上的长度，例如，发光元件LE在第三方向DR3上的长度可以为近似1μm至5μm。发光元件LE可以具有其宽度大于高度(例如，长度大于厚度)的圆柱形形状、盘形形状和/或棒形形状。然而，本公开不限于此，并且发光元件LE可以具有诸如棒形、线形和/或管形等的形状的各种合适的形状，诸如正六面体、矩形六面体和/或六边形柱的多边形柱的形状以及/或者在一个方向上延伸且具有部分倾斜的外表面的形状等。
根据一个或更多个实施例，发光元件LE中的每个可以包括第一半导体层PSEM、电子阻挡层EBL、活性层MQW、超晶格层SLT和第二半导体层NSEM。第一半导体层PSEM、电子阻挡层EBL、活性层MQW、超晶格层SLT和第二半导体层NSEM可以在第三方向DR3上顺序堆叠。
第一半导体层PSEM可以是p型半导体，并且可以包括具有化学式为AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，并且0≤x+y≤1)的半导体材料。例如，半导体材料可以包括选自掺杂有p型杂质的AlGaInN、GaN、AlGaN、InGaN、AlN和InN之中的一种或更多种。第一半导体层PSEM可以掺杂有p型掺杂剂，并且p型掺杂剂可以包括Mg、Zn、Ca和/或Ba等。例如，第一半导体层PSEM可以是掺杂有p型Mg的p-GaN。第一半导体层PSEM可以具有在约30nm至约200nm的范围内的厚度。
电子阻挡层EBL可以设置在第一半导体层PSEM上。电子阻挡层EBL可以防止或减少(向活性层MQW中流动的)电子注入到另一层中而不与活性层MQW中的空穴复合。例如，电子阻挡层EBL可以是掺杂有p型Mg的p-AlGaN。电子阻挡层EBL可以具有在约10nm至约50nm的范围内的厚度，但本公开不限于此。在一些实施例中，可以省略电子阻挡层EBL。
活性层MQW可以在电子阻挡层EBL上。活性层MQW可以根据通过第一半导体层PSEM和第二半导体层NSEM施加的发射信号由于电子和空穴的复合而发射光。活性层MQW可以包括具有单量子阱结构或多量子阱结构的材料。当活性层MQW包括具有多量子阱结构的材料时，多量子阱结构可以是其中多个阱层和势垒层交替堆叠的结构。在这种情况下，阱层可以由InGaN形成，势垒层可以由GaN和/或AlGaN形成，但本公开不限于此。例如，活性层MQW可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料交替堆叠的结构，并且可以根据发射的光的波长带而包括不同的3族至5族半导体材料。
超晶格层SLT在活性层MQW上。超晶格层SLT可以减轻由于第二半导体层NSEM与活性层MQW之间的晶格常数的差异而导致的应力。例如，超晶格层SLT可以由InGaN和/或GaN形成。超晶格层SLT的厚度可以为近似50nm至200nm。然而，在一些实施例中，可以省略超晶格层SLT。
第二半导体层NSEM可以在超晶格层SLT上。第二半导体层NSEM可以是n型半导体。第二半导体层NSEM可以包括具有化学式为AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，并且0≤x+y≤1)的半导体材料。例如，半导体材料可以包括选自掺杂有n型杂质的AlGaInN、GaN、AlGaN、InGaN、AlN和InN之中的一种或更多种。第二半导体层NSEM可以掺杂有n型掺杂剂，n型掺杂剂可以包括Si、Ge和/或Sn等。例如，第二半导体层NSEM可以是掺杂有n型Si的n-GaN。第二半导体层NSEM可以具有在约500nm至约1μm的范围内的厚度，但本公开不限于此。
根据一个或更多个实施例，显示装置1的一些发光元件LE可以包括不同的活性层MQW以发射不同颜色的光。例如，第一发光元件LE1可以通过包括第一活性层MQW1来发射第一颜色的红光，第二发光元件LE2和第四发光元件(见例如图2中的LE4)可以通过包括第二活性层MQW2来发射第二颜色的绿光，第三发光元件LE3可以通过包括第三活性层MQW3来发射第三颜色的蓝光。第一发光元件LE1、第二发光元件LE2、第三发光元件LE3和第四发光元件LE4可以在以下方面不同：在第一半导体层PSEM、电子阻挡层EBL、活性层MQW、超晶格层SLT和第二半导体层NSEM中掺杂的掺杂剂的浓度；或者化学式为AlxGayIn1-x-yN(0≤x≤1、0≤y≤1并且0≤x+y≤1)的“x”值和“y”值。第一发光元件LE1、第二发光元件LE2、第三发光元件LE3和第四发光元件LE4可以具有基本上相同的结构和材料，并且可以随着半导体层的浓度比不同而发射不同颜色的光。
例如，当活性层MQW1、MQW2和MQW3包括InGaN时，从活性层MQW1、MQW2和MQW3发射的光的颜色可以根据铟(In)的含量而不同。例如，从活性层发射的光的波长带可以随着铟(In)的含量增加而移动到红色波长带，从活性层发射的光的波长带可以随着铟(In)的含量减少而移动到蓝色波长带。因此，第一活性层MQW1中的铟(In)的含量可以大于第二活性层MQW2和第三活性层MQW3中的每个中的铟(In)的含量。此外，第二活性层MQW2中的铟(In)的含量可以大于第三活性层MQW3中的铟(In)的含量。例如，第三活性层MQW3中的铟(In)的含量可以为近似15％，第二活性层MQW2中的铟(In)的含量可以为近似25％，第一活性层MQW1中的铟(In)的含量可以为近似35％或更多。例如，发光元件LE可以通过调整活性层MQW中的铟(In)的含量来发射不同颜色的光。
在一个或更多个实施例中，活性层MQW1、MQW2和MQW3中的晶格常数可以随着活性层MQW1、MQW2和MQW3中铟(In)的含量越高而越大。在说明书中，晶格常数是用于限定构成活性层MQW1、MQW2和MQW3的材料(例如，InGaN)的晶体的原子的排列的常数，其中原子在三维空间中具有规则性并且重复排列，晶格常数可以表示为作为构成网格的最小重复单位的单位晶胞的边长(例如，x轴长度：a、y轴长度：b、z轴长度：c)。因为铟(In)的含量以第一活性层MQW1、第二活性层MQW2和第三活性层MQW3的顺序减少，所以第一活性层MQW1的晶格常数最大，第二活性层MQW2的晶格常数可以是次大的，第三活性层MQW3的晶格常数可以是最小的。
其中活性层MQW1、MQW2和MQW3中的晶格常数随着活性层MQW1、MQW2和MQW3中铟(In)的含量越高(例如，增加)而变得越大的情况指其中活性层MQW1、MQW2和MQW3中的每个中的InGaN的原子之间的间隔距离大的情况；并且在从共电极层CEL沿第三方向(或厚度方向)DR3生长的活性层MQW1、MQW2和MQW3的情况下，当活性层MQW1、MQW2和MQW3的晶格常数的a值和b值显著大于构成在其下侧处的共电极层CEL的材料的晶格常数的a值和b值时，在生长活性层MQW1、MQW2和MQW3的工艺中在活性层MQW1、MQW2和MQW3中可能发生内部缺陷。在一个或更多个实施例中，活性层MQW1、MQW2和MQW3中的每个的晶格常数可以大于共电极层CEL的晶格常数。如上所述，因为第一活性层MQW1的晶格常数是最大的，第二活性层MQW2的晶格常数是次大的，并且第三活性层MQW3的晶格常数是最小的，所以具体地第一活性层MQW1的内部缺陷发生的可能性可能高。在根据一个或更多个实施例的显示装置中，如下方将在图9中更详细描述的，在第二基底210上形成第一未掺杂半导体层USEM1然后在第一未掺杂半导体层USEM1上形成具有比第一未掺杂半导体层USEM1的晶格常数大的晶格常数的第二未掺杂半导体层USEM2之后，在第二未掺杂半导体层USEM2上形成共电极层CEL。因此，在生长发光元件LE1、LE2、LE3的工艺中，通过增大共电极层CEL的晶格常数，通过使第一活性层MQW1与共电极层CEL之间的晶格常数差异最小化或减小第一活性层MQW1与共电极层CEL之间的晶格常数差异，可以使在生长第一活性层MQW1的工艺中可能发生的内部缺陷最小化或减小在生长第一活性层MQW1的工艺中可能发生的内部缺陷。这里，因为构成第二未掺杂半导体层USEM2的材料的原子和构成共电极层CEL的材料的原子在其中第二未掺杂半导体层USEM2和共电极层CEL结合的工艺中结合，所以共电极层CEL的晶格常数通过第二未掺杂半导体层USEM2增大，在这种情况下，第二未掺杂半导体层USEM2和共电极层CEL可以由于第二未掺杂半导体层USEM2的材料的晶格常数(这里，a或b)与共电极层CEL的材料的晶格常数(a或b)之间的差异减小而结合。然而，因为在第二未掺杂半导体层USEM2与共电极层CEL之间的界面处执行结合，所以应当明显的是，晶格常数增大值(例如，晶格常数的值的增大)可以随着远离共电极层CEL与第二未掺杂半导体层USEM2之间的界面(例如，朝向第二未掺杂半导体层USEM2)的距离增加而减小。
上述共电极层CEL可以在发射限定膜INS上。共电极层CEL可以连接到第二半导体层NSEM。共电极层CEL可以遍及显示基底200的整个表面定位，而不针对发光元件LE进行区分。
共电极层CEL可以是包括与第二半导体层NSEM的材料相同的材料的n型半导体。共电极层CEL可以包括具有化学式为AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，并且0≤x+y≤1)的半导体材料。例如，半导体材料可以包括选自掺杂有n型杂质的AlGaInN、GaN、AlGaN、InGaN、AlN和InN之中的一种或更多种。共电极层CEL可以掺杂有n型掺杂剂，n型掺杂剂可以包括Si、Ge和/或Sn等。例如，共电极层CEL可以是掺杂有n型Si的n-GaN。
在附图中，例示了共电极层CEL包括与将与其成一体(集成)的第二半导体层NSEM的材料相同的材料，但本公开不限于此。在一些实施例中，共电极层CEL可以设置为包括与第二半导体层NSEM的材料不同的材料的单独的层。共电极层CEL可以电连接到第二半导体层NSEM，而不与第二半导体层NSEM成一体。
在一个或更多个实施例中，共电极层CEL可以包括包含相同材料但具有不同晶格常数的两个或更多个层。例如，共电极层CEL可以包括连接到第二半导体层NSEM的第二共电极层CEL2以及在第二共电极层CEL2上的第一共电极层CEL1。如上方参照图9所述，共电极层CEL形成在第二未掺杂半导体层USEM2上，并且因为晶格常数增大值(例如，晶格常数的值的增大)可以随着远离共电极层CEL与第二未掺杂半导体层USEM2之间的界面(例如，朝向第二未掺杂半导体层USEM2)的距离增加而减小，所以靠近第二未掺杂半导体层USEM2的第一共电极层CEL1的晶格常数可以大于第二共电极层CEL2的晶格常数。在图6中，尽管为了便于解释，共电极层CEL被示出为两个单独的层，但如上所述，因为晶格常数增大值(例如，晶格常数的值的增大)可以随着远离共电极层CEL与第二未掺杂半导体层USEM2之间的界面(例如，朝向第二未掺杂半导体层USEM2)的距离增加而减小，所以共电极层CEL可以被划分为具有不同晶格常数的三个或更多个层。然而，即使在图6中所示的形成在第二未掺杂半导体层USEM2上的第二共电极层CEL2的情况下，晶格常数也比构成第二共电极层CEL2的材料本身的晶格常数增大得多。
多个连接电极CNE：CNE1、CNE2和CNE3可以设置在显示基底200与半导体电路基底100之间。连接电极CNE1、CNE2和CNE3可以包括在发光元件LE与像素电极AE之间的第一连接电极CNE1以及在共电极层CEL与共电极连接部CEP之间的第二连接电极CNE2和第三连接电极CNE3。
第一连接电极CNE1可以在显示区域DA中与发光元件LE和像素电极AE对应。第一连接电极CNE1可以在发光元件LE的第一半导体层PSEM的一个(例如，第一)表面上。
第一连接电极CNE1可以直接在像素电极AE上，并且可以电连接到像素电极AE，以将施加到像素电极AE的发光信号传输到发光元件LE。第一连接电极CNE1的宽度可以小于发光元件LE的宽度，但本公开不限于此。第一连接电极CNE1可以在制造工艺期间用作用于将像素电极AE和发光元件LE彼此接合的接合金属。第一连接电极CNE1可以包括可以电连接到像素电极AE和发光元件LE的材料。例如，第一连接电极CNE1可以包括金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的至少一种，或者可以包括诸如氧化铟锡(ITO)和/或氧化铟锌(IZO)的透明导电氧化物。在一个或更多个实施例中，第一连接电极CNE1可以包括包含金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的任何一种的第一层以及包含金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的另一种的第二层。
第二连接电极CNE2和第三连接电极CNE3可以在第一共电极区域CPA1中与共电极连接部CEP对应。第三连接电极CNE3可以在共电极连接部CEP上，第二连接电极CNE2可以在第三连接电极CNE3与共电极连接部CEP之间。
第三连接电极CNE3可以具有在一个方向上延伸的形状，并且可以定位在发射限定膜INS的开口中。
第二连接电极CNE2可以直接在共电极连接部CEP上并与共电极连接部CEP接触。第二连接电极CNE2可以电连接到共电极连接部CEP，并且可以通过设置在非显示区域NDA中的像素电路部PXC电连接到垫中的任何一个。
第二连接电极CNE2和第三连接电极CNE3可以均包括可以电连接到共电极连接部CEP的材料。例如，第二连接电极CNE2和第三连接电极CNE3可以均包括金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的至少一种。在一个或更多个实施例中，第二连接电极CNE2和第三连接电极CNE3可以均包括包含金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的任何一种的第一层以及包含金(Au)、铜(Cu)、铝(Al)和锡(Sn)中的另一种的第二层。
填充层500可以在半导体电路基底100与显示基底200之间。填充层500可以填充因(例如，由于)半导体电路基底100的像素电极AE和共电极连接部CEP与显示基底200的发光元件LE之间的台阶差而导致的在第一基底110与共电极层CEL之间形成的空间。例如，填充层500可以填充在水平方向上彼此邻近的像素电极AE、在水平方向上彼此邻近的第一连接电极CNE1以及共电极连接部CEP和第二连接电极CNE2之间的空间。填充层500可以是填充有空气的区域或真空区域。填充层500可以用于使暴露的电极绝缘。填充层500不限于此，并且可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)和/或氮氧化硅(SiOxNy)等的无机绝缘材料，或者可以包括有机绝缘材料。
在下文中，将进一步参照其他附图描述制造显示装置1的工艺。
图7是示出根据一个或更多个实施例的制造显示装置的方法的流程图。图8至图17是用于描述根据一个或更多个实施例的制造显示装置的方法的工艺操作(例如，动作)的剖视图。
参照图7，根据一个或更多个实施例的制造显示装置1的方法可以包括以下步骤：在第二基底(或称为“半导体基底”)210上形成第一未掺杂半导体层USEM1(S10)；在第一未掺杂半导体层USEM1上形成具有比第一未掺杂半导体层USEM1的晶格常数大的晶格常数的第二未掺杂半导体层USEM2(S20)；在第二未掺杂半导体层USEM2上形成包括n型半导体的共电极层CEL(S30)；在共电极层CEL上形成绝缘层(在下文中，也称为“硬掩模”)INS，并且形成穿过绝缘层INS且使共电极层CEL暴露(例如，以使共电极层CEL暴露)的开口OP1、OP2和OP3(S40)；在开口OP1、OP2和OP3中形成均包括n型半导体层、活性层和p型半导体层的发光元件LE1、LE2、LE3(S50)；以及将发光元件LE1、LE2和LE3设置(例如，布置)在其上布置有多个像素电极AE的半导体电路基底100上(S60)。
制造显示装置1的方法可以包括制备半导体电路基底100和显示基底200，然后将半导体电路基底100和显示基底200接合在一起的工艺。在制造显示基底200的工艺中，可以执行制备包括未掺杂半导体层和共电极层CEL的基体基底SUB并在其上形成多个发光元件LE的工艺。发光元件LE可以分别包括具有不同材料的活性层MQW1、MQW2和MQW3，并且可以根据位置由不同材料的层形成。在下文中，将参照图8至图17与图7一起来描述制造工艺，图8至图17是用于描述制造方法的工艺操作的剖视图。
首先，参照图8和图9，在第二基底210上形成未掺杂半导体层(S10和S20)，因此制备了其中共电极层CEL形成在未掺杂半导体层上的基体基底SUB(S30)。
基体基底SUB包括第二基底210、在第二基底210上的未掺杂半导体层和在未掺杂半导体层上的共电极层CEL。第二基底210可以是蓝宝石基底(Al2O3)或包括硅的硅晶圆。然而，本公开不限于此，并且第二基底210可以是诸如GaAs基底的半导体基底。在下文中，将描述其中第二基底210是蓝宝石基底的示例。
在第二基底210上的未掺杂半导体层和共电极层CEL与上述相同。共电极层CEL可以是n型半导体，未掺杂半导体层可以包括未掺杂半导体，并且可以是未掺杂有n型或p型杂质的材料。在实施例中，例如，共电极层CEL可以是掺杂有n型杂质的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的一种或更多种。未掺杂半导体层可以是未掺杂的InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种，但本公开不限于此。
未掺杂半导体层可以包括在第二基底210上的第一未掺杂半导体层USEM1和在第一未掺杂半导体层USEM1上的第二未掺杂半导体层USEM2。
在一个或更多个实施例中，第一未掺杂半导体层USEM1和第二未掺杂半导体层USEM2的晶格常数可以彼此不同。第二未掺杂半导体层USEM2的晶格常数可以大于第一未掺杂半导体层USEM1的晶格常数。第一未掺杂半导体层USEM1和第二未掺杂半导体层USEM2中的每个可以包括多孔未掺杂半导体材料。例如，第一未掺杂半导体层USEM1可以包括多孔GaN，第二未掺杂半导体层USEM2可以包括多孔InGaN。如上所述，因为共电极层CEL可以包括连接到第二半导体层NSEM的第二共电极层CEL2和在第二共电极层CEL2上的第一共电极层CEL1，且共电极层CEL形成在第二未掺杂半导体层USEM2上，并且因为晶格常数增大值(例如，晶格常数的值的增大)可以随着远离共电极层CEL与第二未掺杂半导体层USEM2之间的界面的距离(例如，朝向第二未掺杂半导体层USEM2)增加而减小，所以靠近第二未掺杂半导体层USEM2的第一共电极层CEL1的晶格常数可以大于第二共电极层CEL2的晶格常数。例如，晶格常数可以以第二未掺杂半导体层USEM2、第一未掺杂半导体层USEM1、第一共电极层CEL1和第二共电极层CEL2的顺序(例如，以从第二未掺杂半导体层USEM2到第一未掺杂半导体层USEM1以及从第一共电极层CEL1到第二共电极层CEL2的顺序)减小。
可以通过外延生长方法形成未掺杂半导体层USEM1和USEM2以及共电极层CEL。可以通过电子束沉积方法、物理气相沉积(PVD)方法、化学气相沉积(CVD)方法、等离子体激光沉积(PLD)方法、双型热蒸镀方法、溅射方法和/或金属有机化学气相沉积(MOCVD)方法等执行外延生长工艺。例如，可以通过金属有机化学气相沉积(MOCVD)来执行形成未掺杂半导体层USEM1和USEM2以及共电极层CEL的步骤，但本公开不限于此。
用于形成多个半导体材料层的前驱体材料在一定范围内没有具体限制，并且可以是任何合适的目标材料(靶材)。例如，前驱体材料可以是包括诸如甲基和/或乙基的烷基的金属前驱体。例如，前驱体材料可以是诸如三甲基镓(Ga(CH3)3)、三甲基铝(Al(CH3)3)和/或磷酸三乙酯((C2H5)3PO4)的化合物，但本公开不限于此。
通过对图8中所示的蚀刻之前的基体基底SUB'的未掺杂半导体层USEM1_P和USEM2_P执行电化学(EC)蚀刻工艺，可以形成上述未掺杂半导体层USEM1和USEM2。未掺杂半导体层USEM1和USEM2可以均具有多孔结构。
根据一个或更多个实施例，为了执行电化学蚀刻工艺，可以使用氢氧化钾(KOH)或硝酸(HNO3)溶液，但本公开不限于此。
根据实施例，可以经由通过电化学蚀刻工艺形成多孔结构来增大未掺杂半导体层USEM1_P和USEM2_P的晶格常数。例如，未掺杂半导体层USEM1和USEM2的晶格常数可以与形成在未掺杂半导体层USEM1和USEM2中的多孔材料的密度的增大成比例地增大。
因为在未掺杂半导体层USEM1和USEM2中形成了多孔结构，因而堆叠基底上形成了未掺杂半导体层USEM1和USEM2，所以当执行制造发光元件LE1、LE2和LE3的工艺时，可以防止或减少相邻层之间的应变的发生。
根据实施例，可以在蚀刻之前选择性地将电化学蚀刻工艺应用于未掺杂半导体层USEM1_P和USEM2_P。可以基于提供到单独的半导体层的掺杂剂的浓度和施加的电压来选择性地应用电化学蚀刻工艺。此外，为了在蚀刻之前选择性地将电化学蚀刻工艺应用于未掺杂半导体层USEM1_P和USEM2_P，可以恰当地(或适当地)选择将使用的电压的大小。
如上所述，因为对应的半导体层的晶格常数与半导体层中的多孔材料的密度的增大成比例地增大，所以第二未掺杂半导体层USEM2的多孔密度(porous density)(例如，孔隙率)可以大于第一未掺杂半导体层USEM1的多孔密度(例如，孔隙率)。
接着，参照图10，在基体基底SUB的共电极层CEL上形成硬掩模INS(S40)。
硬掩模INS可以完全在共电极层CEL上。硬掩模INS可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)和/或氮氧化硅(SiOxNy)等的绝缘材料，并且可以用作形成发光元件LE的工艺(例如，在形成发光元件LE的工艺期间)的掩模。如上所述，硬掩模INS可以是限定发光元件LE的发射限定膜INS。
随后，参照图11，形成穿过硬掩模INS的开口OP1、OP2和OP3(S40)。可以通过蚀刻来执行形成穿过硬掩模INS的开口OP1、OP2和OP3的步骤(S40)。
随后，如图12中所示，形成发光元件LE1、LE2和LE3(S50)。
可以类似于形成未掺杂半导体层USEM1和USEM2以及共电极层CEL的工艺通过外延生长方法来执行形成发光元件LE1、LE2和LE3的工艺。
在一个或更多个实施例中，通过顺序地生长第二半导体层NSEM、超晶格层SLT、对应的活性层MQW1、MQW2和MQW3、电子阻挡层EBL和第一半导体层PSEM来形成发光元件LE1、LE2和LE3。
在一些实施例中，与活性层MQW1、MQW2和MQW3叠置的未掺杂半导体层USEM1和USEM2的多孔密度(例如，孔隙率)可以彼此不同。例如，与第一活性层MQW1叠置的未掺杂半导体层USEM1和USEM2的多孔密度可以是最大的，与第二活性层MQW2叠置的未掺杂半导体层USEM1和USEM2的多孔密度可以是次大的，与第三活性层MQW3叠置的未掺杂半导体层USEM1和USEM2的多孔密度可以是最小的。在一些其他实施例中，与第一活性层MQW1叠置的未掺杂半导体层USEM1和USEM2的多孔密度可以是最大的，与第二活性层MQW2叠置的未掺杂半导体层USEM1和USEM2的多孔密度以及与第三活性层MQW3叠置的未掺杂半导体层USEM1和USEM2的多孔密度可以是相同的。
随后，如图13中所示，在发光元件LE上形成第一连接电极CNE1。
可以通过光刻工艺在发光元件LE1、LE2和LE3上形成第一连接电极CNE1。
可以通过上述工艺制造布置在第二基底210上的显示基底200。随后，可以通过将半导体电路基底100和显示基底200接合来制造显示装置1。
如图14中所示，将其上形成有由硬掩模INS限定的发光元件LE的基体基底SUB和半导体电路基底100放置(S60)并接合。
半导体电路基底100包括包含像素电路部PXC的第一基底110和形成在第一基底110的一个表面上的像素电极AE。可以在半导体电路基底100上将第二基底210和显示基底200对准，使得发光元件LE可以与半导体电路基底100的像素电极AE对应。可以将第一连接电极CNE1对准以在厚度方向上与像素电极AE叠置。
当将第二基底210和显示基底200与半导体电路基底100对准时，在第二基底210和显示基底200与半导体电路基底100之间设置填充层500以将显示基底200与半导体电路基底100接合。例如，在填充层500中，当将显示基底200和半导体电路基底100对准并因此第一连接电极CNE1与像素电极AE接触时，可以注入填充层500的材料以填充显示基底200与半导体电路基底100之间的空间。在下文中，当填充层500的注入材料固化时，显示基底200和半导体电路基底100可以彼此接合。然而，本公开不限于此。
设置在显示基底200的发光元件LE上的第一连接电极CNE1可以与像素电极AE直接接触。当半导体电路基底100和显示基底200彼此接合时，发光元件LE中的每个的一端可以电连接到半导体电路基底100的像素电路部PXC。
接着，如图15至图17中所示，可以通过去除布置在未掺杂半导体层USEM上的第二基底210，并且经由蚀刻工艺去除未掺杂半导体层USEM1和USEM2来制造显示装置1。
在根据一个或更多个实施例的制造显示装置的方法中，在第二基底210上形成第一未掺杂半导体层USEM1然后在第一未掺杂半导体层USEM1上形成具有比第一未掺杂半导体层USEM1的晶格常数大的晶格常数的第二未掺杂半导体层USEM2之后，在第二未掺杂半导体层USEM2上形成共电极层CEL。因此，共电极层CEL的晶格常数可以增大，因此，在生长发光元件LE1、LE2、LE3的工艺中，通过使第一活性层MQW1与共电极层CEL之间的晶格常数的差异最小化或减小第一活性层MQW1与共电极层CEL之间的晶格常数的差异，可以使在生长第一活性层MQW1的工艺中可能发生的内部缺陷最小化或减小在生长第一活性层MQW1的工艺中可能发生的内部缺陷。
图18是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图。
参照图18，根据给出的实施例，制备基体基底SUB_1的方法与制造根据图8至图17的显示装置的方法的不同之处在于：未掺杂半导体层的第二未掺杂半导体层USEM2_1可以包括具有不同晶格常数的两个或更多个层，在基体基底SUB_1中未掺杂半导体层形成在第二基底210上并且共电极层CEL形成在未掺杂半导体层上。
根据给出的实施例，第二未掺杂半导体层USEM2_1可以包括具有不同晶格常数的第一子半导体层USEM2a和第二子半导体层USEM2b。第一子半导体层USEM2a可以在第一未掺杂半导体层USEM1与第二子半导体层USEM2b之间，第二子半导体层USEM2b可以在第一子半导体层USEM2a与第一共电极层CEL1之间。第二子半导体层USEM2b的晶格常数可以大于第一子半导体层USEM2a的晶格常数。例如，第二未掺杂半导体层USEM2_1可以被设计为具有随着第二未掺杂半导体层USEM2_1接近共电极层CEL而增大的晶格常数。
因为半导体层的晶格常数可以通过对应的半导体层中的多孔材料的密度来调整，并且半导体层的晶格常数随着半导体层中的多孔材料的密度增大而与密度成比例地增大，所以第二子半导体层USEM2b可以具有比第一子半导体层USEM2a的多孔密度(例如，孔隙率)大的多孔密度(例如，孔隙率)。
为了便于解释，图18仅示出了第二未掺杂半导体层USEM2_1的具有不同晶格常数的两个层，但本公开不限于此，并且第二未掺杂半导体层USEM2_1可以包括具有不同晶格常数的三个层或更多个层。即使在这种情况下，晶格常数也可以从最靠近共电极层CEL的层到最远离共电极层CEL的层减小(多孔密度与晶格常数成比例地变化)。
图19是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图。
参照图19，其与根据图18的实施例的不同之处在于：根据本实施例的基体基底SUB_2的第二未掺杂半导体层USEM2_2还包括在第一子半导体层USEM2a与第二子半导体层USEM2b之间的第三子半导体层USEM2c。
第三子半导体层USEM2c的晶格常数可以具有在第一子半导体层USEM2a的晶格常数与第二子半导体层USEM2b的晶格常数之间的值。
在给出的实施例中，第一子半导体层USEM2a的晶格常数可以小于第二子半导体层USEM2b的晶格常数，但本公开不限于此，并且晶格常数可以相同。
如上所述，因为半导体层的晶格常数可以通过对应的半导体层中的多孔材料的密度来调整，并且半导体层的晶格常数随着半导体层中的多孔材料的密度增大而与密度成比例地增大，所以第三子半导体层USEM2c的孔隙率密度(例如，多孔密度或孔隙率)可以具有在第一子半导体层USEM2a的多孔密度与第二子半导体层USEM2b的多孔密度之间的值。
图20是示出根据一个或更多个其他实施例的制造显示装置的方法的流程图。图21是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图。
参照图20和图21，根据给出的实施例的制造显示装置的方法与根据图8至图17的实施例的不同之处在于：在制备基体基底SUB_3的工艺中，首先在第二基底210上形成第二未掺杂半导体层USEM2，然后形成具有比第二未掺杂半导体层USEM2的晶格常数小的晶格常数的第一未掺杂半导体层USEM1(S20_1)。
因为上方在图8至图17中已经提供了对其他相同或相似元件的描述，所以将不提供其冗余描述。
图22是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作(例如，动作)的剖视图。
参照图22，其与根据图21的实施例的不同之处在于：在根据给出的实施例的制备基体基底SUB_4的工艺中应用上方在图18中描述的第二未掺杂半导体层USEM2_1。
因为上方在图18和图21中已经提供了对其他相同或相似元件的描述，所以将不提供其冗余描述。
图23是用于描述根据一个或更多个其他实施例的制造显示装置的方法的一个工艺操作的剖视图。
参照图23，其与根据图22的实施例的不同之处在于：在根据给出的实施例的制备基体基底SUB_5的操作中应用上方在图19中描述的第二未掺杂半导体层USEM2_2。
因为上方在图19和图22中已经提供了对相同或相似元件的描述，所以将不提供其冗余描述。
图24和图25是根据一个或更多个其他实施例的显示装置的剖视图。
参照图24和图25，根据给出的实施例的显示装置的显示基底200_1与根据图5和图6的显示装置1的不同之处在于：第一未掺杂半导体层USEM1和在第一未掺杂半导体层USEM1上的第二未掺杂半导体层USEM2还设置在共电极层CEL上。
根据给出的实施例的显示装置可以通过其中省略了(例如，不采用)上方在图16中描述的制造显示装置的方法中的去除未掺杂半导体层USEM1和USEM2的工艺的制造工艺来制造。
因为上方在图5和图6中已经提供了对相同或相似元件的描述，所以将不提供其冗余描述。
图26是根据一个或更多个其他实施例的显示装置的剖视图。
参照图26，根据给出的实施例的显示装置的显示基底200_2与根据图5的显示装置的显示基底200的不同之处在于：去除了非显示区域NDA中的未掺杂半导体层USEM1'和USEM2'的部分，在非显示区域NDA中进一步设置在与发光元件LE1、LE2和LE3相同(或相似)位置处的虚设发光元件LE'，还包括设置为从共电极层CEL的与虚设发光元件LE'叠置的上端表面延伸且在共电极层CEL的侧表面、虚设发光元件LE'的侧表面、填充层500的侧表面和第一基底110的上表面周围延伸的第四连接电极CNE4，并且第四连接电极CNE4与虚设发光元件LE'之间还设置绝缘层INS'，绝缘层INS'将共电极层CEL和第一垫PD1绝缘，并且覆盖在暴露的侧表面处的虚设发光元件LE'。
在一些实施例中，在半导体电路基底100_1中，与其他发光元件LE1、LE2和LE3一样，第一连接电极可以形成在虚设发光元件LE'下面，并且还可以设置与第一连接电极叠置的像素电极。在这种情况下，上述绝缘层INS'可以执行防止或降低共电极层CEL与像素电极之间的短路的风险的功能。当省略上述第一连接电极和像素电极时，也可以省略绝缘层INS'。
图27是示出包括根据一个或更多个实施例的显示装置的虚拟现实装置的示例视图。图27示出了根据一个或更多个实施例的显示装置1000_1被应用于其的虚拟现实装置30。
参照图27，根据一个或更多个实施例的虚拟现实装置30可以是眼镜型装置(例如，类似于眼镜的装置)。根据一个或更多个实施例的虚拟现实装置30可以包括显示装置1000_1、左眼透镜1000a、右眼透镜1000b、支撑框架2000、眼镜框架腿3000a和3000b、反射构件4000和显示装置容纳部5000。
图27示出了包括眼镜框架腿3000a和3000b的虚拟现实装置30，但根据一个或更多个实施例的虚拟现实装置30也可以应用于包括可以安装在头部上而不是眼镜框架腿3000a和3000b的头戴式带的头戴式显示器。例如，根据一个或更多个实施例的虚拟现实装置30不限于图27中所示的虚拟现实装置，并且可以以各种其他合适的形式应用于各种其他合适的电子装置。
显示装置容纳部5000可以包括显示装置1000_1和反射构件4000。显示在显示装置1000_1上的图像可以被反射构件4000反射，并通过右眼透镜1000b提供到用户的右眼。因此，用户可以通过右眼观看显示在显示装置1000_1上的虚拟现实图像。
在图27中，虽然描述了其中显示装置容纳部5000定位在支撑框架2000的右端处的示例，但说明书的实施例不限于此。例如，显示装置容纳部5000可以定位在支撑框架2000的左端处。在这种情况下，显示在显示装置1000_1上的图像可以被反射构件4000反射并通过左眼透镜1000a提供到用户的左眼。因此，用户可以通过左眼观看显示在显示装置1000_1上的虚拟现实图像。在一个或更多个实施例中，显示装置容纳部5000可以定位在支撑框架2000的左端和右端两者处，并且在这种情况下，用户可以通过左眼和右眼两者观看显示在显示装置1000_1上的虚拟现实图像。
图28是示出包括根据一个或更多个实施例的显示装置的智能装置的示例视图。
参照图28，根据一个或更多个实施例的显示装置1000_2可以应用于作为智能装置之一的智能手表40。
图29是示出均包括根据一个或更多个实施例的显示装置的车辆仪表板和中央仪表盘的示例视图。图29示出了根据一个或更多个实施例的显示装置1000_a、1000_b、1000_c、1000_d和1000_e应用于其的车辆。
参照图29，根据一个或更多个实施例的显示装置1000_a、1000_b和1000_c可以应用于车辆的仪表板、车辆的中央仪表板和/或定位在车辆的仪表板上的中央信息显示器(CID)。此外，根据一个或更多个实施例的显示装置1000_d和1000_e可以应用于替代车辆的侧视镜的后视镜显示器。
图30是示出包括根据一个或更多个实施例的显示装置的透明显示装置的示例视图。
参照图30，根据一个或更多个实施例的显示装置1000_3可以应用于透明显示装置。透明显示装置可以在显示图像IM的同时透射光。因此，位于透明显示装置的前面处的用户不仅可以观看显示在显示装置1000_3上的图像IM，而且可以看到位于透明显示装置的后表面上的对象RS或背景。当显示装置1000_3被应用于透明显示装置时，显示装置1000_3的第一基底(图5中的110)可以包括能够透射光的透射部，或者可以由能够透射光的材料形成。
在根据实施例的显示装置和制造该显示装置的方法中，当生长发光元件(例如，长波长带的发光元件)时，可以改善缺陷。
根据实施例的效果不受上述内容限制，并且更多各种效果包括在说明书中。
尽管已经出于说明性目的公开了本公开的实施例，但本领域技术人员将理解的是，在不脱离如所附权利要求及其等同物中公开的本公开的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (20)

1.一种显示装置，所述显示装置包括：
多个像素电极，在第一基底上并且彼此间隔开；
多个发光元件，在所述多个像素电极上；以及
共电极层，在所述多个发光元件上，
其中，所述共电极层包括：第一共电极层，在所述多个发光元件上；以及第二共电极层，在所述第一共电极层与所述多个发光元件之间，并且
其中，所述第一共电极层的晶格常数大于所述第二共电极层的晶格常数。
2.如权利要求1所述的显示装置，其中，所述多个发光元件中的每个发光元件包括：第一半导体层，结合到所述多个像素电极中的对应像素电极；第二半导体层，结合到所述共电极层；以及活性层，在所述第一半导体层与所述第二半导体层之间。
3.如权利要求2所述的显示装置，其中，所述第二半导体层与所述共电极层成一体。
4.如权利要求2所述的显示装置，其中，所述多个发光元件中的每个发光元件还包括：电子阻挡层，在所述第一半导体层与所述活性层之间；以及超晶格层，在所述活性层与所述第二半导体层之间。
5.如权利要求4所述的显示装置，所述显示装置还包括连接电极，所述连接电极在对应发光元件的所述第一半导体层与所述多个像素电极中的对应像素电极之间。
6.如权利要求4所述的显示装置，其中，所述第二半导体层和所述共电极层中的每个包括掺杂有n型掺杂剂的氮化镓。
7.如权利要求1所述的显示装置，所述显示装置还包括在所述第一共电极层上的第三半导体层。
8.如权利要求7所述的显示装置，其中，所述第三半导体层包括在所述第一共电极层上的下未掺杂半导体层。
9.如权利要求8所述的显示装置，其中，所述下未掺杂半导体层的晶格常数大于所述第一共电极层的所述晶格常数。
10.如权利要求9所述的显示装置，其中，所述下未掺杂半导体层包括：
第一子半导体层，在所述第一共电极层上；以及第二子半导体层，在所述第一共电极层与所述第一子半导体层之间且具有比所述第一子半导体层的晶格常数大的晶格常数。
11.如权利要求9所述的显示装置，其中，所述下未掺杂半导体层包括多孔氮化铟镓。
12.如权利要求9所述的显示装置，其中，所述第三半导体层还包括在所述下未掺杂半导体层上的上未掺杂半导体层。
13.如权利要求12所述的显示装置，其中，所述下未掺杂半导体层的所述晶格常数大于所述上未掺杂半导体层的晶格常数。
14.如权利要求12所述的显示装置，其中，所述上未掺杂半导体层包括多孔氮化镓。
15.如权利要求7所述的显示装置，其中：
所述第三半导体层包括：下未掺杂半导体层，在所述第一共电极层上；以及上未掺杂半导体层，在所述下未掺杂半导体层上；并且
所述下未掺杂半导体层的晶格常数小于所述上未掺杂半导体层的晶格常数。
16.一种制造显示装置的方法，所述方法包括以下步骤：
在半导体基底上形成未掺杂半导体层；
在所述未掺杂半导体层上形成包括n型半导体的共电极层；
在所述共电极层上形成绝缘层，并且形成穿过所述绝缘层以使所述共电极层暴露的开口；
在所述开口中形成发光元件，每个发光元件包括n型半导体层、活性层和p型半导体层；以及
将所述发光元件设置在其上设置有多个像素电极的半导体电路基底上，
其中，所述未掺杂半导体层包括：第一未掺杂半导体层，在所述共电极层与所述半导体基底之间；以及第二未掺杂半导体层，在所述第一未掺杂半导体层与所述共电极层之间，并且
所述第一未掺杂半导体层的晶格常数和所述第二未掺杂半导体层的晶格常数彼此不同。
17.如权利要求16所述的方法，其中，所述第二未掺杂半导体层的所述晶格常数大于所述第一未掺杂半导体层的所述晶格常数。
18.如权利要求17所述的方法，其中：
所述共电极层包括：第一共电极层，在所述第二未掺杂半导体层上；以及第二共电极层，在所述第一共电极层上；并且
所述第一共电极层的晶格常数大于所述第二共电极层的晶格常数。
19.如权利要求17所述的方法，其中：
所述第二未掺杂半导体层包括：第一子半导体层，在所述第一未掺杂半导体层上；以及第二子半导体层，在所述第一子半导体层上；并且
所述第二子半导体层的晶格常数大于所述第一子半导体层的晶格常数。
20.如权利要求16所述的方法，其中：
所述发光元件中的每个包括结合到所述多个像素电极中的对应像素电极的第一半导体层、结合到所述共电极层的第二半导体层以及在所述第一半导体层与所述第二半导体层之间的所述活性层；并且
所述第二半导体层与所述共电极层成一体。
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