CN115981595A - 乘法指令执行方法、装置、电子设备及存储介质 - Google Patents

Abstract

本公开提供了一种乘法指令执行方法、装置、电子设备及存储介质，涉及计算机技术领域。该方法包括分别获取第一源数据的第一位宽和第二源数据的第二位宽；根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。本公开实施例可以根据第一源数据和第二源数据的位宽，灵活进行资源分配，从而节省神经网络运行过程中对乘法器资源的占用，提升运行效率。

Description

乘法指令执行方法、装置、电子设备及存储介质

背景技术

随着计算机技术的发展，神经网络在各行各业被广泛应用。在卷积神经网络的运行过程中，根据不同场景需求和精度要求，需要卷积神经加速器同时支持8bit×8bit、8bit×16bit、16bit×16bit的乘法指令执行。由于乘累加运算单元中包含多个乘法器，上述乘法指令通常由乘累加单元完成，因此乘累加运算单元通常是卷积神经加速器的资源消耗大户。

在相关技术中，常见的卷积神经加速器为了上述不同比特(bit)源数据之间的乘法指令执行，一般是直接占用乘法器支持的最大位宽，如乘法器的最大位宽为16bit×16bit，当输入数据为8bit×8bit时，虽然乘法器仍然能够正确工作，但是实际只用了1/4的逻辑资源，即(16×6)/(8×8)＝1/4，造成了硬件资源浪费。

发明内容

有鉴于此，本公开提供一种乘法指令执行方法、装置、电子设备及存储介质。

第一方面，提供一种乘法指令执行方法，包括：分别获取第一源数据的第一位宽和第二源数据的第二位宽；根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

在一些实施例中，根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器，包括：将第一源数据转化为第一补码，将第二源数据转换为第二补码；根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器。

在一些实施例中，第一寄存器包括第一高位寄存器和第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器；根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器，包括：若第一位宽为8比特，且第二位宽为8比特，则将第一补码分别输入第一高位寄存器和第一低位寄存器，并将第二补码分别输入第二高位寄存器和第二低位寄存器。

在一些实施例中，根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：若第一位宽为8比特，且第二位宽为8比特，则将第一高位寄存器或第一低位寄存器存储的数据，以及第二高位寄存器或第二低位寄存器中存储的数据，共同输入至少一个乘法器中的任意一个乘法器，得到乘法器结果。

在一些实施例中，第一寄存器包括第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器；根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器，包括：若第一位宽为8比特，且第二位宽为16比特，则将第一补码输入第一低位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

在一些实施例中，根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：若第一位宽为8比特，且第二位宽为16比特，则在至少一个乘法器中选择任意两个乘法器作为第一乘法器和第二乘法器；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第一乘法器，并将第一乘法器的输出结果左移8比特，得到第一乘法器结果；将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第二乘法器，得到第二乘法器结果；至少一个乘法器结果包括第一乘法器结果和第二乘法器结果。

在一些实施例中，第一寄存器包括第一高位寄存器和第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器；根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器，包括：若第一位宽为16比特，且第二位宽为16比特，则将第一补码的前八位输入第一低位寄存器、后八位输入第一高位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

在一些实施例中，根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：若第一位宽为16比特，且第二位宽为16比特，则将在至少一个乘法器中选择任意四个乘法器作为第三乘法器、第四乘法器、第五乘法器和第六乘法器；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第三乘法器，并将第三乘法器的输出结果左移16比特，得到第三乘法器结果；将第一高位寄存器存储的数据和第二低位寄存器存储的数据共同输入第四乘法器，并将第四乘法器的输出结果左移8比特，得到第四乘法器结果；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第五乘法器，并将第五乘法器的输出结果左移8比特，得到第五乘法器结果；将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第六乘法器，得到第六乘法器结果；至少一个乘法器结果包括第三乘法器结果、第四乘法器结果、第五乘法器结果和第六乘法器结果。

在一些实施例中，根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果，包括：分别提取第一补码的第一符号位和第二补码的第二符号位；对第一符号位和第二符号位进行异或操作，得到乘法指令执行结果的符号位结果；将至少一个乘法器结果相加，并结合符号位结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

第二方面，提供一种乘法指令执行装置，包括：获取模块，用于分别获取第一源数据的第一位宽和第二源数据的第二位宽；输入模块，用于根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；乘法模块，用于根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；输出模块，用于根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

第三方面，提供一种电子设备，包括：处理器；以及存储器，用于存储处理器的可执行指令；其中，处理器配置为经由执行可执行指令来执行上述第一方面的方法。

第四方面，提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述第一方面的方法。

本公开实施例提供的乘法指令执行方法，分别获取第一源数据的第一位宽和第二源数据的第二位宽；根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。本公开实施例可以根据第一源数据和第二源数据的位宽，灵活进行资源分配，从而节省卷积神经网络运算过程中对乘法器资源的占用，提升运行效率。

附图说明

图1示出本公开实施例中一种乘法指令执行方法的系统架构示意图。

图2示出本公开实施例中一种乘法指令执行方法的流程示意图。

图3示出本公开实施例中一种乘法指令执行装置的结构示意图。

图4示出本公开实施例中一种电子设备的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

为了便于理解，首先对本公开涉及到的几个名词进行解释如下：

卷积神经网络(Convolutional Neural Network，CNN)，是神经网络的一种，神经网络是指模仿生物神经网络结构和功能的数学模型。卷积神经网络的结构主要由卷积层、池化层和全连接层构成。随着人工智能技术的发展，卷积神经网络被广泛应用于人脸识别、道路检测等领域。

算术逻辑单元(Arithmetic and Logic Unit，ALU)，由一系列的逻辑电路组成，是CNN加速器中的重要组成部分，包括加、减、乘、除、移位、四舍五入和乘累加等算术操作。

乘法器(Multiplier)，是ALU中的乘法操作单元，用于完成两个互不相关的模拟信号之间的乘法操作，即可以执行二进制数据的乘法操作，数字集成电路中的乘法器通常由一定个数的加法器组成。

乘累加运算(Multiply Accumulate，MAC)单元，是ALU中的乘累加单元，用于执行乘累加运算。是在数字信号处理器或一些微处理器中的特殊运算。实现此运算操作的硬件电路单元，被称为“乘数累加器”。这种运算的操作，是将每次乘法的乘积结果和累加器的值相加，再存入累加器。若没有使用乘累加运算指令，上述的程序可能需要二个指令，但乘累加运算指令可以使用一个指令完成。而许多运算(例如卷积运算、点积运算、矩阵运算、数字滤波器运算、乃至多项式的求值运算)都可以分解为数个乘累加运算指令，因此可以提高上述运算的效率，在神经网络中广泛应用。示例性地，在CNN中，往往要求MAC运算只占一个时钟周期。

布斯(Booth)算法，是将乘数看作从最低位开始的一串二进制数字。Booth算法的基本思路是：对于具有连续0和1的组，需要产生的部分积较少。对于乘数中每个0，仅需要将前面的累加的部分积向右移动一位。布斯编码采用相加和相减的操作计算补码数据的乘积，可以减少部分积的数目。

Wallace树压缩，1963年，C.S.Wallace提出的一种高效快速的加法树结构，被后人称为Wallace树。算法原理为从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。通过全加器将树的深度不断缩减，最终缩减为一个深度为2的树。

图1示出了可以应用于本公开实施例的乘法指令执行方法或乘法指令执行装置的示例性架构示意图。

如图1所示，该系统架构包括乘法器101、乘法器102、乘法器103和乘法器104。其中，乘法器101用于执行第一高位寄存器和第二高位寄存器的之间的乘法运算，乘法器102用于执行第一高位寄存器和第二低位寄存器的之间的乘法运算，乘法器103用于执行第一低位寄存器和第二高位寄存器的之间的乘法运算，乘法器104用于执行第一低位寄存器和第二低位寄存器的之间的乘法运算。

具体地，第一源数据和第二源数据为乘法指令的相乘对象。第一源数据和第二源数据经过数据前处理后，依据一定的规则被存储至第一高位寄存器(ah)、第一低位寄存器(al)、第二高位寄存器(bh)、第二低位寄存器(bl)，并通过乘法器101、乘法器102、乘法器103和乘法器104执行乘法操作。同时，分别提取第一源数据和第二源数据的符号位，将符号位经处理后和乘法器101、乘法器102、乘法器103和乘法器104输出的结果共同进行数据压缩，并将最终得到的压缩结果进行相加，即可完成第一源数据和第二源数据之间乘法指令的执行。

下面将结合附图及实施例对本示例实施方式进行详细说明。

首先，本公开实施例中提供了一种乘法指令执行方法，该方法可以由任意包含乘法器的电子设备执行，例如，MAC单元。

图2示出本公开实施例中一种乘法指令执行方法的流程示意图，如图2所示，本公开实施例中提供的乘法指令执行方法包括如下步骤。

S201，分别获取第一源数据的第一位宽和第二源数据的第二位宽。

需要说明的是，第一源数据和第二源数据分别为乘法指令的执行对象。示例性地，第一源数据和第二源数据可以是神经网络在卷积过程中产生的源数据。第一位宽和第二位宽分别用于指示第一源数据和第二源数据的信息量。

S202，根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器。

示例性地，在将第一源数据和第二源数据分别输入第一寄存器和第二寄存器之前，可以首先将第一源数据转化为第一补码，将第二源数据转换为第二补码，随后根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器。

需要说明的是，第一寄存器包括第一高位寄存器和第一低位寄存器，第二寄存器包括第二高位寄存器和第二低位寄存器。大体上，第一补码按照先低位后高位的顺序被输入至第一寄存器中，第二补码同样按照先低位后高位的顺序被输入至第二寄存器中。具体输入过程可分为以下三种情况：

若第一位宽为8bit，且第二位宽为8bit，则将第一补码分别输入第一高位寄存器和第一低位寄存器，并将第二补码分别输入第二高位寄存器和第二低位寄存器。

若第一位宽为8bit，且第二位宽为16bit，则将第一补码输入第一低位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

若第一位宽为16bit，且第二位宽为16bit，则将第一补码的前八位输入第一低位寄存器、后八位输入第一高位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

S203，根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果。

需要说明的是，乘法器结果为乘法器输出的结果。具体地，S203同样可以分为以上三种情况进行讨论。其具体实现过程如下：

若第一位宽为8bit，且第二位宽为8bit，则将第一高位寄存器或第一低位寄存器存储的数据，以及第二高位寄存器或第二低位寄存器中存储的数据，共同输入至少一个乘法器中的任意一个乘法器，得到乘法器结果。

若第一位宽为8bit，且第二位宽为16bit，则在至少一个乘法器中选择任意两个乘法器作为第一乘法器和第二乘法器。将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第一乘法器，并将第一乘法器的输出结果左移8bit，得到第一乘法器结果。将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第二乘法器，得到第二乘法器结果。此时，至少一个乘法器结果包括第一乘法器结果和第二乘法器结果。

若第一位宽为16bit，且第二位宽为16bit，则将在至少一个乘法器中选择任意四个乘法器作为第三乘法器、第四乘法器、第五乘法器和第六乘法器。将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第三乘法器，并将第三乘法器的输出结果左移16bit，得到第三乘法器结果。将第一高位寄存器存储的数据和第二低位寄存器存储的数据共同输入第四乘法器，并将第四乘法器的输出结果左移8bit，得到第四乘法器结果。将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第五乘法器，并将第五乘法器的输出结果左移8bit，得到第五乘法器结果。将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第六乘法器，得到第六乘法器结果。此时，至少一个乘法器结果包括第三乘法器结果、第四乘法器结果、第五乘法器结果和第六乘法器结果。

S204，根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

在一些实施例中，针对乘法指令中符号位的处理过程如下：分别提取第一补码的第一符号位和第二补码的第二符号位，对第一符号位和第二符号位进行异或操作，即可得到乘法指令执行结果的符号位结果。

其中，异或操作的逻辑关系是：当运算因子A和运算因子B不同时，输出结果为1，当运算因子A和运算因子B相同时，输出结果为0。即对应乘法指令中的符号相同，输出结果为正(正正为正，负负为正)，符号不同，输出结果为负(正负为负，负正为负)。

在一些实施例中，将至少一个乘法器结果相加，并结合符号位结果，即可输出第一源数据和第二源数据之间的乘法指令执行结果。

本公开实施例提供的乘法指令执行方法，分别获取第一源数据的第一位宽和第二源数据的第二位宽；根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。本公开实施例可以根据第一源数据和第二源数据的位宽，灵活进行资源分配，从而节省卷积神经网络运算过程中对乘法器资源的占用，提升运行效率。

为便于理解，下面将分别举例说明不同比特源数据之间乘法指令的执行过程。具体地，乘法指令由包含四个8bit×8bit乘法器的MAC单元执行。在以下示例中，a为第一源数据，b为第二源数据。第一源数据和第二源数据均以占用16bit的形式输入MAC单元。同时，MAC单元还包括第一高位寄存器(ah)、第一低位寄存器(al)、第二高位寄存器(bh)、第二低位寄存器(bl)。

(1)第一源数据为8bit，第二源数据为8bit。

在此情况下，将第一源数据输入第一高位寄存器和第一低位寄存器，第二源数据分别输入第二高位寄存器和第二低位寄存器。具体如下所示：

a[15:0]＝{ah[7:0],al[7:0]}

b[15:0]＝{bh[7:0],bl[7:0]}

此时，任选(ah，bh)、(ah，bl)、(al，bh)、(al，bl)中的其中一组，输入其中一个8bit×8bit乘法器，即可实现对乘法指令的执行。

(2)第一源数据为8bit，第二源数据为16bit。

a[15:0]＝{unused[7:0],al[7:0]}

b[15:0]＝{bh,8^′h00}+bl

a×b＝al×({bh,8^′h00}+bl)

＝al×{bh,8^′h00}+al×bl

＝al×bh×256+al×bl

其中，unused用于示出无用的空数据，8^′h00为8位的十六进制数0。此时将(al，bh)、(al，bl)分别输入两个8bit×8bit乘法器，即可实现对乘法指令的执行。而对于上式中的×256，可以通过将乘法器结果左移8bit实现。

(3)第一源数据为16bit，第二源数据为16bit。

a[15:0]＝{ah,8^′h00}+al

b[15:0]＝{bh,8^′h00}+bl

a×b＝({ah,8^′h00}+al)×({bh,8^′h00}+bl)

＝{ah,8^′h00}×{bh,8^′h00}

+{ah,8^′b00×bl}

+al×{bh,8^′h00}

+al×bl

＝ah×bh×256×256

+ah×bl×256

+al×bh×256

+al×bl

此时将(ah，bh)、(ah，bl)、(al，bh)、(al，bl)分别输入MAC单元中的四个8bit×8bit乘法器，至于×256×256和×256可以分别通过将乘法器结果分别左移16bit和8bit实现。

由此可见，本公开实施例提供的方法，通过灵活分配四个乘法器，可以通过8bit×8bit乘法器同时兼容8bit×8bit、8bit×16bit、16bit×16bit的乘法指令执行，并且可以实现并行执行四个8bit×8bit的乘法指令，进而大幅提升了卷积神经网络的执行效率。而相关技术中为了同时兼容以上三种乘法指令，则需占用16bit×16bit的乘法器，即使是针对8bit×8bit的乘法指令，仍需占用16bit×16bit的乘法器，无法实现多个乘法指令并行执行。

基于同一发明构思，本公开实施例中还提供了一种乘法指令执行装置，如下面的实施例所述。由于该装置实施例解决问题的原理与上述方法实施例相似，因此该装置实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。

图3示出本公开实施例中一种乘法指令执行装置的结构示意图，如图3所示，该乘法指令执行装置300包括：获取模块301、输入模块302、乘法模块303和输出模块304。

具体地，获取模块301用于，分别获取第一源数据的第一位宽和第二源数据的第二位宽。输入模块302用于，根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器。乘法模块303用于，根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果。输出模块304用于，根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

在一些实施例中，输入模块302还用于，将第一源数据转化为第一补码，将第二源数据转换为第二补码；根据第一位宽和第二位宽，将第一补码输入第一寄存器，将第二补码输入第二寄存器。

在一些实施例中，第一寄存器包括第一高位寄存器和第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器。输入模块302还用于，若第一位宽为8比特，且第二位宽为8比特，则将第一补码分别输入第一高位寄存器和第一低位寄存器，并将第二补码分别输入第二高位寄存器和第二低位寄存器。

在一些实施例中，乘法模块303还用于，若第一位宽为8比特，且第二位宽为8比特，则将第一高位寄存器或第一低位寄存器存储的数据，以及第二高位寄存器或第二低位寄存器中存储的数据，共同输入至少一个乘法器中的任意一个乘法器，得到乘法器结果。

在一些实施例中，第一寄存器包括第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器。输入模块302还用于，若第一位宽为8比特，且第二位宽为16比特，则将第一补码输入第一低位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

在一些实施例中，乘法模块303还用于，若第一位宽为8比特，且第二位宽为16比特，则在至少一个乘法器中选择任意两个乘法器作为第一乘法器和第二乘法器；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第一乘法器，并将第一乘法器的输出结果左移8比特，得到第一乘法器结果；将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第二乘法器，得到第二乘法器结果；至少一个乘法器结果包括第一乘法器结果和第二乘法器结果。

在一些实施例中，第一寄存器包括第一高位寄存器和第一低位寄存器；第二寄存器包括第二高位寄存器和第二低位寄存器。输入模块302还用于，若第一位宽为16比特，且第二位宽为16比特，则将第一补码的前八位输入第一低位寄存器、后八位输入第一高位寄存器，并将第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

在一些实施例中，乘法模块303还用于，若第一位宽为16比特，且第二位宽为16比特，则将在至少一个乘法器中选择任意四个乘法器作为第三乘法器、第四乘法器、第五乘法器和第六乘法器；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第三乘法器，并将第三乘法器的输出结果左移16比特，得到第三乘法器结果；将第一高位寄存器存储的数据和第二低位寄存器存储的数据共同输入第四乘法器，并将第四乘法器的输出结果左移8比特，得到第四乘法器结果；将第一低位寄存器存储的数据和第二高位寄存器存储的数据共同输入第五乘法器，并将第五乘法器的输出结果左移8比特，得到第五乘法器结果；将第一低位寄存器存储的数据和第二低位寄存器存储的数据共同输入第六乘法器，得到第六乘法器结果；至少一个乘法器结果包括第三乘法器结果、第四乘法器结果、第五乘法器结果和第六乘法器结果。

在一些实施例中，输出模块304还用于，分别提取第一补码的第一符号位和第二补码的第二符号位；对第一符号位和第二符号位进行异或操作，得到乘法指令执行结果的符号位结果；将至少一个乘法器结果相加，并结合符号位结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

需要说明的是，上述实施例提供的乘法指令执行装置在用于乘法指令的执行时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的乘法指令执行装置与乘法指令执行方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。

所属技术领域的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

下面参照图4来描述根据本公开的这种实施方式的电子设备400。图4显示的电子设备400仅仅是一个示例，不应对本公开实施例的功能和适用范围带来任何限制。

如图4所示，电子设备400以通用计算设备的形式表现。电子设备400的组件可以包括但不限于：上述至少一个处理单元410、上述至少一个存储单元420、连接不同系统组件(包括存储单元420和处理单元410)的总线430。

其中，存储单元存储有程序代码，程序代码可以被处理单元410执行，使得处理单元410执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。

在一些实施例中，处理单元410可以执行上述方法实施例的如下步骤：分别获取第一源数据的第一位宽和第二源数据的第二位宽；根据第一位宽和第二位宽，将第一源数据和第二源数据分别输入第一寄存器和第二寄存器；根据第一位宽和第二位宽，将第一寄存器中的数据和第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；根据至少一个乘法器结果，输出第一源数据和第二源数据之间的乘法指令执行结果。

存储单元420可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)4201和/或高速缓存存储单元4202，还可以进一步包括只读存储单元(ROM)4203。

存储单元420还可以包括具有一组(至少一个)程序模块4205的程序/实用工具4204，这样的程序模块4205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。

总线430可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。

电子设备400也可以与一个或多个外部设备440(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备400交互的设备通信，和/或与使得该电子设备400能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口450进行。并且，电子设备400还可以通过网络适配器460与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图4所示，网络适配器460通过总线430与电子设备400的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备400使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。

通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。

在本公开的示例性实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质可以是可读信号介质或者可读存储介质。其上存储有能够实现本公开上述方法的程序产品。在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当程序产品在终端设备上运行时，程序代码用于使终端设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。

本公开中的计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

在本公开中，计算机可读存储介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

可选地，计算机可读存储介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

在具体实施时，可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

通过以上实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (12)

1.一种乘法指令执行方法，其特征在于，包括：

分别获取第一源数据的第一位宽和第二源数据的第二位宽；

根据所述第一位宽和所述第二位宽，将所述第一源数据和所述第二源数据分别输入第一寄存器和第二寄存器；

根据所述第一位宽和所述第二位宽，将所述第一寄存器中的数据和所述第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；

根据所述至少一个乘法器结果，输出所述第一源数据和所述第二源数据之间的乘法指令执行结果。

2.根据权利要求1所述的方法，其特征在于，所述根据所述第一位宽和所述第二位宽，将所述第一源数据和所述第二源数据分别输入第一寄存器和第二寄存器，包括：

将所述第一源数据转化为第一补码，将所述第二源数据转换为第二补码；

根据所述第一位宽和所述第二位宽，将所述第一补码输入所述第一寄存器，将所述第二补码输入所述第二寄存器。

3.根据权利要求2所述的方法，其特征在于，所述第一寄存器包括第一高位寄存器和第一低位寄存器；所述第二寄存器包括第二高位寄存器和第二低位寄存器；

所述根据所述第一位宽和所述第二位宽，将所述第一补码输入所述第一寄存器，将所述第二补码输入所述第二寄存器，包括：

若所述第一位宽为8比特，且所述第二位宽为8比特，则将所述第一补码分别输入所述第一高位寄存器和所述第一低位寄存器，并将所述第二补码分别输入所述第二高位寄存器和所述第二低位寄存器。

4.根据权利要求3所述的方法，其特征在于，所述根据所述第一位宽和所述第二位宽，将所述第一寄存器中的数据和所述第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：

若所述第一位宽为8比特，且所述第二位宽为8比特，则将所述第一高位寄存器或所述第一低位寄存器存储的数据，以及所述第二高位寄存器或所述第二低位寄存器中存储的数据，共同输入所述至少一个乘法器中的任意一个乘法器，得到乘法器结果。

5.根据权利要求2所述的方法，其特征在于，所述第一寄存器包括第一低位寄存器；所述第二寄存器包括第二高位寄存器和第二低位寄存器；

所述根据所述第一位宽和所述第二位宽，将所述第一补码输入所述第一寄存器，将所述第二补码输入所述第二寄存器，包括：

若所述第一位宽为8比特，且所述第二位宽为16比特，则将所述第一补码输入所述第一低位寄存器，并将所述第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

6.根据权利要求5所述的方法，其特征在于，所述根据所述第一位宽和所述第二位宽，将所述第一寄存器中的数据和所述第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：

若所述第一位宽为8比特，且所述第二位宽为16比特，则在所述至少一个乘法器中选择任意两个乘法器作为第一乘法器和第二乘法器；

将所述第一低位寄存器存储的数据和所述第二高位寄存器存储的数据共同输入所述第一乘法器，并将第一乘法器的输出结果左移8比特，得到第一乘法器结果；

将所述第一低位寄存器存储的数据和所述第二低位寄存器存储的数据共同输入所述第二乘法器，得到第二乘法器结果；

所述至少一个乘法器结果包括所述第一乘法器结果和所述第二乘法器结果。

7.根据权利要求2所述的方法，其特征在于，所述第一寄存器包括第一高位寄存器和第一低位寄存器；所述第二寄存器包括第二高位寄存器和第二低位寄存器；

所述根据所述第一位宽和所述第二位宽，将所述第一补码输入所述第一寄存器，将所述第二补码输入所述第二寄存器，包括：

若所述第一位宽为16比特，且所述第二位宽为16比特，则将所述第一补码的前八位输入第一低位寄存器、后八位输入第一高位寄存器，并将所述第二补码的前八位输入第二低位寄存器、后八位输入第二高位寄存器。

8.根据权利要求7所述的方法，其特征在于，所述根据所述第一位宽和所述第二位宽，将所述第一寄存器中的数据和所述第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果，包括：

若所述第一位宽为16比特，且所述第二位宽为16比特，则将在所述至少一个乘法器中选择任意四个乘法器作为第三乘法器、第四乘法器、第五乘法器和第六乘法器；

将所述第一低位寄存器存储的数据和所述第二高位寄存器存储的数据共同输入所述第三乘法器，并将第三乘法器的输出结果左移16比特，得到第三乘法器结果；

将所述第一高位寄存器存储的数据和所述第二低位寄存器存储的数据共同输入所述第四乘法器，并将第四乘法器的输出结果左移8比特，得到第四乘法器结果；

将所述第一低位寄存器存储的数据和所述第二高位寄存器存储的数据共同输入所述第五乘法器，并将第五乘法器的输出结果左移8比特，得到第五乘法器结果；

将所述第一低位寄存器存储的数据和所述第二低位寄存器存储的数据共同输入所述第六乘法器，得到第六乘法器结果；

所述至少一个乘法器结果包括所述第三乘法器结果、所述第四乘法器结果、所述第五乘法器结果和所述第六乘法器结果。

9.根据权利要求2所述的方法，其特征在于，所述根据所述至少一个乘法器结果，输出所述第一源数据和所述第二源数据之间的乘法指令执行结果，包括：

分别提取所述第一补码的第一符号位和所述第二补码的第二符号位；

对所述第一符号位和所述第二符号位进行异或操作，得到乘法指令执行结果的符号位结果；

将所述至少一个乘法器结果相加，并结合所述符号位结果，输出所述第一源数据和所述第二源数据之间的乘法指令执行结果。

10.一种乘法指令执行装置，其特征在于，包括：

获取模块，用于分别获取第一源数据的第一位宽和第二源数据的第二位宽；

输入模块，用于根据所述第一位宽和所述第二位宽，将所述第一源数据和所述第二源数据分别输入第一寄存器和第二寄存器；

乘法模块，用于根据所述第一位宽和所述第二位宽，将所述第一寄存器中的数据和所述第二寄存器中的数据输入至少一个乘法器中，得到至少一个乘法器结果；

输出模块，用于根据所述至少一个乘法器结果，输出所述第一源数据和所述第二源数据之间的乘法指令执行结果。

11.一种电子设备，其特征在于，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1至9任一项所述的方法。

12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至9任一项所述的方法。

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