CN115963185A - 基于fpga控制的超声信号采集处理系统和方法 - Google Patents

Abstract

本发明属于无损检测技术领域，涉及一种基于FPGA控制的超声信号采集处理系统和方法，采集处理系统包括FPGA芯片和上位机，FPGA芯片中设置有FPGA控制模块，FPGA芯片分别与信号采集模块、数据缓冲模块和传输模块电性连接，信号采集模块分别与信号调理模块和数据缓冲模块电性连接，超声模拟信号输入到信号调理模块进行滤波和放大，传输模块与上位机实现数据交互，上位机中设置有人机交互模块和信号处理模块。信号处理模块重构得到降噪后的信号，通过VMD分解过程得到最终降噪的信号，在显示界面中实现A型显示和C型显示。本发明实现了超声模拟信号的采集、滤波、模数转换、自动传输和降噪，提高了超声信号的信噪比及分辨率。

Description

基于FPGA控制的超声信号采集处理系统和方法

技术领域

本发明属于无损检测技术领域，涉及一种基于FPGA控制的超声信号采集处理系统和方法，可以通过USB口串行通信将数据传输给上位机，上位机对超声信号进行降噪处理。

背景技术

超声检测在无损探伤领域应用广泛，常规超声检测采用耦合剂来减少超声波的衰减，但是对于一些材料(比如航空航天蜂窝复合材料、锂电池等)，常规方式难以实现穿透检测，而空气耦合超声检测方式能够克服这一缺点，真正实现无接触、无损伤、非侵入的检测。

由于超声波在介质中的衰减、气固界面巨大阻抗差异造成超声波的大量反射和信噪比低等多方面的因素，使得超声检测技术的研究与应用发展相对比较缓慢。随着耦合理论和材料科学的发展，前两个因素得到了较好的处理方案，但是信噪比低的问题却迟迟没有得到很好的解决。数字信号处理技术是目前超声检测方面提高信噪比及分辨率的重要手段之一，由于FPGA(现场可编程逻辑门阵列)具有时钟频率高、并行传输数据等特点，通过FPGA控制信号采集可以提高速度和精度，所以随着数字信号处理技术的不断发展，基于FPGA的超声信号采集控制处理技术成为了一个值得研究的方向。

发明内容

针对超声检测信号采样过程中出现的采集速度慢、信号精度低等问题，本发明提供了一种速度快、精度高的超声信号采集处理系统和方法。

本发明所采用的技术方案为：

一种基于FPGA控制的超声信号采集处理系统，包括FPGA芯片和上位机，FPGA芯片中设置有FPGA控制模块，FPGA芯片分别与信号采集模块、数据缓冲模块和传输模块电性连接，信号采集模块分别与信号调理模块和数据缓冲模块电性连接，超声模拟信号输入到信号调理模块进行滤波和放大，所述的传输模块与上位机实现数据交互，上位机中设置有人机交互模块和信号处理模块。

优选的，所述的信号调理模块包括设置在金属纤维屏蔽罩中的依次电性连接的电压跟随模块、初级放大模块、后级放大模块和带通滤波模块。

优选的，电压跟随模块采用OPA192电压跟随器以及电阻R1、R2和R3搭建，电阻R1＝20Ω；初级放大模块由仪表放大器AD8429和前端的电阻R_G以及后端的电阻R₄组成，电阻R_G采用0.1％精度的电阻；后级放大模块选用OPA1611运放，后级放大模块由二级放大电路和三级放大电路级联构成，二级放大电路和三级放大电路采用电压并联负反馈方式，二级放大电路由OPA1611运放以及电容C7和电阻R5、R6、R7组成，三级放大电路由OPA1611运放以及电容C10和电阻R8、R9、R10组成，三级放大电路的反馈电阻R₁₀采用可变电阻；带通滤波模块选用运放OPA171，由运放OPA171以及电容C13、C14和电阻R11、R12、R13、R14组成。

优选的，所述的FPGA芯片采用Cyclone IV系列中的EP4CE10F17C8N，FPGA控制模块以FPGA芯片包含的NIOS II软核处理器为核心，配置电路所需子模块的IP核，完成软件控制环境的构建，基于AVALON-MM总线完成系统总线的搭建，通过DMA方式实现各子模块间的数据传输；所述的信号采集模块采用AD9244芯片，所述的数据缓冲模块采用动态随机存储器W9825G6KH-6，所述的传输模块采用CH340芯片。

一种基于FPGA控制的超声信号采集处理方法，应用前述的基于FPGA控制的超声信号采集处理系统，包括以下步骤：

步骤1、利用小波变换得到原始信号的时频信息，并利用阈值函数对小波系数进行处理，最后对经过处理的小波系数进行小波逆变换，重构得到降噪后的信号；

步骤2、VMD分解过程为通过筛选原始信号，将频率占优信号分解为调幅调频信号的集合，固有模态函数IMF被定义为一个有带宽限制的调幅-调频函数，VMD算法通过构造并求解约束变分问题，将原始信号分解为指定个数的IMF分量；在分解后的IMF中选择所需频带的IMF即可得到最终降噪的信号；

步骤3、经过降噪之后的超声信号在上位机的显示界面中实现A型显示和C型显示。

优选的，步骤1中，对接收信号f(t)进行连续小波变换，可得到小波系数W_f(a,b)：

式中a和b分别是尺度因子和平移因子，*代表复共轭，通过因子a和b实现对母小波的伸缩与平移，进而得到一系列小波基ψ_a,b(t)，如公式(2)所示：

步骤2中，k阶IMF分量表示为：

式中A_k(t)为μ_k(t)的瞬时幅值；

为μ_k(t)的瞬时频率；μ_k(t)是一组离散的子信号，在时频谱中每个子信号的带宽稀疏不同；

约束变分模型表达式为：

式中μ_k(t)为分解得到的IMF分量；ω_k为IMF分量的中心频率；

为了求取上述约束变分问题的最优解，引入二次惩罚项α和拉格朗日乘数λ将约束变分问题转化为非约束变分问题，得到的增广拉格朗日表达式为：

利用交替方向乘子算法求取上述增广拉格朗日函数的鞍点，即为约束变分模型的最优解，从而将原始信号分解为k个IMF分量，得到的结果为：

式中n代表迭代次数，ω代表频率值，

和

分别为

f(t)和λ(t)的傅里叶变换，γ表示噪声容忍度。对所求的模态

进行傅里叶反变换即可得到固有模态函数IMF，在分解后的k个IMF中选择所需频带的IMF即可得到最终降噪的信号。

本发明的有益效果：

本发明通过FPGA控制模块，实现了超声模拟信号的采集、滤波降噪、模数转换和自动传输，利用小波变换方法和VMD分解过程对超声信号进行深度处理，得到最终降噪的超声信号，大大提高了超声信号的信噪比及分辨率，并且在上位机的显示界面中实现A型显示和C型显示。

附图说明

图1为本发明实施例的超声信号采集处理系统的架构示意图；

图2为本发明实施例的AD9244芯片输入级示意图；

图3为本发明实施例的信号调理模块的结构示意图；

图4为本发明实施例的电压跟随模块的设计图；

图5为本发明实施例的初级放大模块的示意图；

图6为本发明实施例的后级放大模块的二级放大电路图；

图7为本发明实施例的后级放大模块的三级放大电路图；

图8为本发明实施例的带通滤波模块电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图，对本发明提出的一种基于FPGA控制的超声信号采集处理系统和方法技术方案进一步具体描述，以便使本领域的技术人员可以更好地理解本发明并能予以实施。

如图1所示，为本发明实施例的超声信号采集处理系统的架构示意图。一种基于FPGA控制的超声信号采集处理系统，包括FPGA芯片和上位机，FPGA芯片是超声信号采集的核心，控制实现超声模拟信号的采集、模数转换、存储和传输；上位机是超声数字信号处理和显示的核心，控制实现提高超声数字信号的信噪比及分辨率。FPGA芯片中设置有FPGA控制模块，FPGA芯片分别与信号采集模块、数据缓冲模块和传输模块电性连接，信号采集模块分别与信号调理模块和数据缓冲模块电性连接，超声模拟信号输入到信号调理模块进行滤波和放大。所述的传输模块与上位机电性连接实现数据交互，上位机中设置有人机交互模块和信号处理模块。所述的上位机优选为PC。

基于FPGA控制的超声信号采集处理系统的工作流程为：首先通过PC上位机，根据与FPGA控制模块约定的通信协议，将超声信号采集的主要参数设置信息封装为协议数据，FPGA控制模块接收并解析协议数据，执行相应的操作设置，控制信号采集模块从信号调理模块进行超声模拟信号的数据采集并且完成模数转换，转换后的超声数字信号保存到数据缓冲模块中；同时，FPGA控制模块控制传输模块将数字信号通过USB传输端口输送给PC上位机，经过PC上位机中的信号处理模块进行滤波降噪处理后，通过人机交互模块在PC上位机的显示界面中生成超声A扫图像和C扫图像。

所述的FPGA芯片采用的是ALTERA公司的Cyclone IV系列中的EP4CE10F17C8N，该芯片极具功耗和性价比优势，拥有10320个逻辑单元、414Kbits的嵌入式存储资源、23个18×18的嵌入式乘法器、2个通用锁相环、10个全局时钟网络、8个用户IO BANK和最大179个用户I/O，资源丰富，完全可以满足控制超声信号采集的资源需求。该FPGA控制模块以FPGA芯片包含的NIOS II软核处理器为核心，配置电路所需子模块的IP核，完成软件控制环境的构建，基于AVALON-MM总线完成系统总线的搭建，通过DMA方式实现各子模块间的数据传输。

所述的信号采集模块采用AD9244芯片实现超声模拟信号的模数转换功能，其优势在于AD9244芯片接口十分方便，具有片内高性能采样保持放大器和参考电压源，具有信号溢出指示位，并可直接以二进制形式输出数据；另外，AD9244芯片采用的带有误差校正逻辑的多级差动流水线式结构，能够保证在整个工作温度范围内不失码，获得精确的14位数据，同时，AD9244芯片还具有较低的功耗和较高的信噪比。如图2所示，为本发明实施例的AD9244芯片输入级示意图。

所述的数据缓冲模块采用SDRAM方式，选用国产动态随机存储器W9825G6KH-6，品牌：WINBOND(华邦)。由于FPGA芯片在接收传输数据时需要进行数据缓冲，而SDRAM的接口速度快，空间大，在数据缓冲方面占有很大的优势。DDR3 SDRAM为了更省电、传输效率更快，使用了SSTL 15的I/O接口，运作I/O电压是1.5V，采用CSP、FBGA封装方式包装，除了延续DDR2SDRAM的ODT、OCD、Posted CAS、AL控制方式外，另外新增了更为精进进的CWD、Reset、ZQ、SRT、PASR功能，存储速度快，可达到166MHz，存储空间高达256MHz，能够满足采样率为65MHz的数据缓冲的要求。

所述的传输模块采用的芯片是南京沁恒微电子股份有限公司生产的国产CH340芯片。该芯片是一个USB总线的转接芯片，具有全速USB设备接口，兼容USB V2.0，外围元器件只需要晶体和电容，硬件全双工串口，内置收发缓冲区，支持通讯波特率50bps～2Mbps等特点，并且芯片拥有低功耗的特性，能够最大程度的保证较长时间地运行。

所述的信号调理模块包括设置在金属纤维屏蔽罩中的依次电性连接的电压跟随模块、初级放大模块、后级放大模块和带通滤波模块，如图3所示，为本发明实施例的信号调理模块的结构示意图，超声探头所采集的超声模拟信号传输至电压跟随模块，经过信号调理模块进行滤波降噪处理后获得去噪的超声模拟信号。超声模拟信号经过多次气固界面耦合，到达接收端的信号仅为几百微伏，而后续采集电路要求信号幅值达到2V以上，因此设计信号调理模块的总放大倍数为10000倍以上。金属屏蔽罩可以覆盖整个电路，隔绝所处空间的电磁噪声。

电压跟随器输入阻抗高、输出阻抗低，经常被用来实现阻抗匹配的功能，此外，它可以将后级电路与传感器分隔，以免因信号反射损坏超声探头。电压跟随器采用OPAx192电压跟随器，OPA192电压跟随器因共模输入阻抗高(可达10¹³Ω，比初级运放AD8429高出近10000倍)，零漂和噪声极低(零漂0.2μV/℃，噪声在1KHz时为

)，非常适合做跟随器使用。电压跟随模块采用OPA192电压跟随器以及电阻R1、R2和R3搭建，由OPA192搭建的电压跟随模块如图4所示，由于电阻阻值越大，固有热噪声也越大，为减少前端电阻对微弱信号的电阻热噪声引入，电阻R1尽可能选用小阻值的电阻，这里的电阻R1＝20Ω。

初级放大模块采用超低噪声的仪表放大器AD8429作为前端放大来减少芯片固有噪声对微弱信号的干扰，初级放大模块由仪表放大器AD8429和前端的电阻R_G以及后端的电阻R₄组成。电压跟随器并没有增益，超声模拟信号经过此级电路又叠加了运放的固有噪声以及电阻的热噪声。因此，为防止有用信号被噪声淹没，初级放大模块需选用一款低噪声、低漂移、稳定性高的运放。AD8429BRZ是一款超低噪声

仪表放大器，擅长测量微小信号，并且共模抑制比可达90dB，可防止干扰信号破坏数据采集，输入失调电压最大值仅为50μV，性能优越，满足设计要求。AD8429BRZ能够在提供高增益的同时提供高带宽，增益G＝10时，带宽为4MHz，G＝100时，带宽为1.2MHz，采用AD8429可使整个电路有高的带宽，当检测过程需使用不同中心频率的超声探头时，电路高带宽可以满足不同频率超声信号的放大需要。AD8429仅需改变2、3引脚接的电阻R_G即可设置放大倍数，二者关系为

为了增加初级放大模块的稳定性，电阻R_G采用低温漂、高精度(0.1％精度)的电阻。在初级放大模块中，放大倍数G选为25，计算可得R_G为250Ω。由仪表运放AD8429构成的初级放大模块如图5所示。

对于微弱信号的高增益放大电路，运放直流失调电压的影响不可忽略。由于失调电压和有用信号的幅值相近，在初级放大模块，失调电压叠加有用信号一起被放大，致使有用信号被抬高，超过下一级放大电路的电压输入范围，从而造成输出电压失真，因此在后级放大模块必须滤除初级放大模块产生的失调电压。为了保证整个放大电路有高的带宽，后级放大模块选用超低噪声(1KHz时为

)、高带宽的OPA1611运放，增益G＝1时，带宽可达40MHz。后级放大模块由图6的二级放大电路和图7的三级放大电路级联构成，放大电路采用电压并联负反馈方式。二级放大电路由OPA1611运放以及电容C7和电阻R5、R6、R7组成，三级放大电路由OPA1611运放以及电容C10和电阻R8、R9、R10组成。为了保证初级放大模块的信号无损地传到下一级，二级放大电路的输入电阻R5的阻值不能太小，电路中R₅＝1KΩ，R₇＝20KΩ，C7为隔直电容，二级放大电路部分的放大倍数

三级放大电路和二级放大电路完全相同，为了使电路增益可调，满足不同幅值输入信号的放大，三级放大电路的反馈电阻R₁₀采用可变电阻，最大阻值为20KΩ，可实现整个放大电路60dB～80dB的增益。本电路采用0.1μF的电容C7和C10进行阻容耦合来滤除直流失调电压，留下交流有效信号。

在现有滤波拓扑中，无限增益多路反馈带通滤波器拥有陡峭的过渡带和良好的选择性，适用于保留某一固定频率信号，滤除其它频率。带通滤波模块选用运放OPA171，由运放OPA171以及电容C13、C14和电阻R11、R12、R13、R14组成，OPA171是一款低噪声

低偏移的轨到轨运算放大器，增益带宽为10MHz。放大后的信号达到2V以上，经过滤波电路后叠加的噪声少，因此OPA171适合作为有源滤波器使用。二阶无限增益多路反馈带通滤波电路如图8所示，此外，为了增大阻带衰减速率，提高信号信噪比，将两个二阶无限增益多路反馈带通滤波器级联构成四阶滤波器。

各个模块的具体实施方式如下：

主控电路以EP4CE10F17C8N为核心进行设计，该电路使用5V电压进行输入，并通过电源管理芯片MP1484、AMS1117-1.2、AMS1117-2.5、AMS1117-3.3提供了3.3V、1.2V、2.5V稳定的电压输出。提供了50MHz的时钟源，保证了最好的时钟质量。开发板使用成熟的USBBlaster实现方案，实现了板载USB Blaster功能，在最精简的模式下，只需要使用一根USB数据线与开发板相连，就能实现开发和调试了。电路板还提供了一片存储容量高达256Mb的SDRAM存储器，该芯片与FPGA相连的数据总线位宽为16bit，采用3.3V供电，最高运行频率可达166MHz，为后期开发提供了方便。为了方便开发板与PC机相连，电路板上提供了一个USB转串口的电路，该USB可以直接作为开发板供电端口，也可以作为一个串口电路使用，通过串口(UART)，可以很方便地实现电路板与计算机之间的通信。

信号采集模块采用AD9244芯片实现模数转换的电路。外部时钟输入CLK引脚；采集的信号输入VINA引脚；BIT1～BIT12引脚输出模数转换后的结果；OTR为溢出标志引脚，该引脚为高电平时，说明输入信号超出了AD9244量程范围。+5V为模拟电压输入。GND为数字地，AGND为模拟地。数字地和模拟地其实在本质上都是地，将二者区分开主要有两个原因：一是数字信号和模拟信号会互相串扰；二是模拟信号对地的要求比数字信号对地的要求高得多。SENSE引脚接地，则芯片使用内部参考源，该模式下内部参考电压从VREF输出，大小为2V，这一参考电压会被提供给衰减电路。AD采集电路由3部分组成，分别是输入级电路，AD9244电路，输入级电路负责把接收到的信号转换为范围为0～5V的信号便于输入到AD9244。AD9244与FPGA管脚的连接方式如下表所示。

SignialName	FPGApinNo.	SignialName	FPGApinNo.
				ADCA_CLK	PIN_L8	ADCB_CLK	PIN_J6
ADCA_IN0	PIN_L9	ADCB_0	PIN_K5
				ADCA_IN1	PIN_P8	ADCB_1	PIN_F5
ADCA_IN2	PIN_M8	ADCB_2	PIN_G5
				ADCA_IN3	PIN_P6	ADCB_3	PIN_E5
ADCA_IN4	PIN_M7	ADCB_4	PIN_F3
				ADCA_IN5	PIN_M6	ADCB_5	PIN_D4
ADCA_IN6	PIN_N6	ADCB_6	PIN_D3
				ADCA_IN7	PIN_P3	ADCB_7	PIN_F6
ADCA_IN8	PIN_N5	ADCB_8	PIN_C3
				ADCA_IN9	PIN_N3	ADCB_9	PIN_D6
ADCA_IN10	PIN_L7	ADCB_10	PIN_D5
				ADCA_IN11	PIN_L4	ADCB_11	PIN_E6
ADCA_IN12	PIN_L6	ADCB_12	PIN_C6
				ADCA_IN13	PIN_K6	ADCB_13	PIN_C8

由于AD9244电路采用单端输入，采用带隙基准芯片REF3125做中间电平移动，采用OPA355作为输入隔离，最终等效输入阻抗≥100kΩ。电路板采用双通道设计，G1，G2，G3构成了输入和电平移动，因此输入端S和输出端Vout构成的关系，这里已经将Vout固定在1V～3V范围内以匹配AD9244的输入要求。

其中

S为输入信号，V_out为输出信号。

数据缓冲模块采用SDRAM模式，选用国产芯片W9825G6KH-6，W9825G6KH-6与FPGA连接方式如下表所示。

为了便于PC上位机对信号进行处理，基于QT跨平台C++图形用户界面应用程序开发框架设计开发了上位机软件程序模块：人机交互模块和信号处理模块。信号处理模块和人机交互模块用于实现超声数字信号降噪、实时A型显示以及实时C型显示。

针对超声信号叠加噪声严重以及算术平均降噪占用内存较多的问题，本发明结合小波分析“信号显微镜”的优点和变分模态分解(VMD)在窄带谐波信号提取方面的优势，提出一种基于小波分析联合VMD的超声信号降噪方法。首先利用小波分析对超声信号预处理，实现信号和噪声的初步分离，接着再用VMD分解信号，提取所需频带的分量，对小波处理的结果进行优化，达到最终降噪的目的。

一种基于FPGA控制的超声信号采集处理方法，应用前述的基于FPGA控制的超声信号采集处理系统，包括以下步骤：

在采用阈值降噪处理信号噪声之前，首先利用小波变换来得到原始信号的时频信息。经小波变换后获得的小波系数中，有用信号能量主要集中在少数数值较大的小波系数中，而噪声的能量几乎分散到全部小波系数上，通常有用信号小波变换系数的幅值大于噪声的小波变换系数的幅值，根据这一差异从现有阈值中选取合适的阈值(现有阈值有固定阈值、极大极小阈值、无偏风险估计阈值和启发式阈值)，并利用阈值函数对小波系数进行处理，最后对经过处理的小波系数进行小波逆变换，重构得到降噪后的信号。

VMD分解过程可以概括为通过筛选原始信号，将频率占优信号分解为调幅调频信号的集合。小波降噪过后的信号经过VMD，选出频率占优的有用信号达到最终降噪的目的。假设每个“模态”的有限带宽有中心频率，使每个模态的估计带宽之和最小，实现信号的自适应分解，约束条件为各模态之和等于输入信号。在该算法中，固有模态函数(intrinsicmode function,IMF)被定义为一个有带宽限制的调幅-调频函数，VMD算法的功能便是通过构造并求解约束变分问题，将原始信号分解为指定个数的IMF分量。

由于VMD分解时具有一定的稀疏性，在进行k阶分解时，为了获得IMF分量的带宽，可以将其看作约束变分问题。VMD方法在评估IMF分量带宽时，首先对于每个IMF分量进行希尔伯特变换计算出相应的解析信号，以获得一个单边频谱，然后加入指数项调整各中心估计频率，将IMF分量的频谱移至“基带”上，最后利用调制信号进行高斯平滑估计带宽，如平方范数的梯度。

经过降噪之后的超声信号在上位机的显示界面中实现A型显示和C型显示。A型显示也可以叫做A扫描，它是以超声脉冲信号发出时间为时间起点，记录该时间点之后的超声回波信号，以此信号来作为判断缺陷的直观依据。在显示方面，横轴为时间，纵轴为信号幅值，对不同的被检对象会有不同的回波信号，以其幅值特征和波形特征人工判断材料内部缺陷的存在与否。C型显示也可称为C扫描，其原理是对工件以反射或透射的方式做一定面积的扫描，然后以回波的某一特征信息按照对应位置形成二维图像。C扫描检测能够十分直观的将缺陷识别出来，并且能确定缺陷位于被检测工件中的什么地方。在检测中结合数字化自动控制设备能够使超声C扫描结果更加准确高效，因而，此技术凭借高灵敏度、高自动化、高直观性等优点而被广泛应用在无损检测领域。

Claims (6)

1.基于FPGA控制的超声信号采集处理系统，包括FPGA芯片和上位机，其特征在于，FPGA芯片中设置有FPGA控制模块，FPGA芯片分别与信号采集模块、数据缓冲模块和传输模块电性连接，信号采集模块分别与信号调理模块和数据缓冲模块电性连接，超声模拟信号输入到信号调理模块进行滤波和放大，所述的传输模块与上位机电性连接实现数据交互，上位机中设置有人机交互模块和信号处理模块。

2.根据权利要求1所述的基于FPGA控制的超声信号采集处理系统，其特征在于，所述的信号调理模块包括设置在金属纤维屏蔽罩中的依次电性连接的电压跟随模块、初级放大模块、后级放大模块和带通滤波模块。

3.根据权利要求2所述的基于FPGA控制的超声信号采集处理系统，其特征在于，电压跟随模块采用OPA192电压跟随器以及电阻R1、R2和R3搭建，电阻R1＝20Ω；初级放大模块由仪表放大器AD8429和前端的电阻R_G以及后端的电阻R₄组成，电阻R_G采用0.1％精度的电阻；后级放大模块选用OPA1611运放，后级放大模块由二级放大电路和三级放大电路级联构成，二级放大电路和三级放大电路采用电压并联负反馈方式，二级放大电路由OPA1611运放以及电容C7和电阻R5、R6、R7组成，三级放大电路由OPA1611运放以及电容C10和电阻R8、R9、R10组成，三级放大电路的反馈电阻R₁₀采用可变电阻；带通滤波模块选用运放OPA171，由运放OPA171以及电容C13、C14和电阻R11、R12、R13、R14组成。

4.根据权利要求1所述的基于FPGA控制的超声信号采集处理系统，其特征在于，所述的FPGA芯片采用Cyclone IV系列中的EP4CE10F17C8N，FPGA控制模块以FPGA芯片包含的NIOSII软核处理器为核心，配置电路所需子模块的IP核，完成软件控制环境的构建，基于AVALON-MM总线完成系统总线的搭建，通过DMA方式实现各子模块间的数据传输；所述的信号采集模块采用AD9244芯片，所述的数据缓冲模块采用动态随机存储器W9825G6KH-6，所述的传输模块采用CH340芯片。

5.基于FPGA控制的超声信号采集处理方法，其特征在于，应用如权利要求1所述的基于FPGA控制的超声信号采集处理系统，包括以下步骤：

步骤1、利用小波变换得到原始信号的时频信息，并利用阈值函数对小波系数进行处理，最后对经过处理的小波系数进行小波逆变换，重构得到降噪后的信号；

步骤2、VMD分解过程为通过筛选原始信号，将频率占优信号分解为调幅调频信号的集合，固有模态函数IMF被定义为一个有带宽限制的调幅-调频函数，VMD算法通过构造并求解约束变分问题，将原始信号分解为指定个数的IMF分量；在分解后的IMF中选择所需频带的IMF即可得到最终降噪的信号；

步骤3、经过降噪之后的超声信号在上位机的显示界面中实现A型显示和C型显示。

6.根据权利要求5所述的基于FPGA控制的超声信号采集处理方法，其特征在于，步骤1中，对接收信号f(t)进行连续小波变换，得到小波系数W_f(a,b)：

式中a和b分别是尺度因子和平移因子，*代表复共轭，通过因子a和b实现对母小波的伸缩与平移，进而得到一系列小波基ψ_a,b(t)，如公式(2)所示：

步骤2中，k阶IMF分量表示为：

式中A_k(t)为μ_k(t)的瞬时幅值；

为μ_k(t)的瞬时频率；μ_k(t)是一组离散的子信号，在时频谱中每个子信号的带宽稀疏不同；

约束变分模型表达式为：

式中μ_k(t)为分解得到的IMF分量；ω_k为IMF分量的中心频率；

引入二次惩罚项α和拉格朗日乘数λ将约束变分问题转化为非约束变分问题，得到的增广拉格朗日表达式为：

利用交替方向乘子算法求取上述增广拉格朗日函数的鞍点，即为约束变分模型的最优解，从而将原始信号分解为k个IMF分量，得到的结果为：

式中n代表迭代次数，ω代表频率值，

和

分别为

f(t)和λ(t)的傅里叶变换，γ表示噪声容忍度，对所求的模态

进行傅里叶反变换即可得到固有模态函数IMF，在分解后的k个IMF中选择所需频带的IMF即可得到最终降噪的信号。

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