CN115952759A - Fpga布局方法、装置、电子设备和存储介质 - Google Patents
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Abstract
本申请提供一种FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质。FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，方法包括：当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；当M大于N时，将N个待布局单元布置在逻辑区内，将M‑N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。根据本申请，能够充分利用逻辑区内的外部信号输入线资源，提高FPGA面积利用率，降低总体延时。
Description
技术领域
本发明涉及FPGA(Field Programmable Gate Array，现场可编程门阵列)设计技术领域，特别涉及一种FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质。
背景技术
在FPGA中进行单元或元件的布局的技术是已知的。现有针对FPGA逻辑区的布局方法中，经常存在布线资源浪费的情况，当线路资源浪费时，FPGA元件之间的距离增加，会造成总体延时的增加，不利于FPGA性能的发挥。因此，本领域亟需能够提高FPGA面积利用率，降低总体延迟的FPGA布局方式。
发明内容
为此，本申请致力于提供一种FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质，能够充分利用FPGA中的布线资源，提高FPGA面积利用率，降低总体延迟。
在一方面，本申请提供一种FPGA布局方法，FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，方法包括：当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；当M大于N时，将N个待布局单元布置在逻辑区内，将M-N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。
根据本申请一特别实施例，待布局单元包括寄存器和/或加法器。
根据本申请一特别实施例，输入线包括绕线和/或查找表。
根据本申请一特别实施例，待布局单元包括第一寄存器和加法器，输入线包括绕线和查找表，将M个待布局单元布置在逻辑区内，包括：将第一寄存器和加法器布置在逻辑区内。
根据本申请一特别实施例，使外部信号通过M个输入线分别驱动M个待布局单元，包括：使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。
根据本申请一特别实施例，待布局单元包括第一寄存器、第二寄存器和加法器，输入线包括绕线和查找表，将N个待布局单元布置在逻辑区内，将M-N个待布局单元布置在逻辑区外，包括：将第一寄存器和加法器布置在逻辑区内，将第二寄存器布置在逻辑区之外。
根据本申请一特别实施例，使外部信号通过N个输入线分别驱动N个待布局单元，包括：使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。
在另一方面，本申请提供一种FPGA布局装置，FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，装置包括：第一布置模块，用于当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；第二布置模块，用于当M大于N时，将N个待布局单元布置在逻辑区内，将M-N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。
在另一方面，本申请提供一种电子设备，包括：处理器；存储器；应用程序，应用程序存储在存储器中，并配置成由处理器执行，应用程序包括用于执行上述FPGA布局方法的指令。
在另一方面，本申请提供一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序用于执行上述FPGA布局方法。
根据本申请的FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质，通过将尽可能多的需要外部信号驱动的元件放置在逻辑区内，使得逻辑区内的可供外部信号输入的线路资源得到充分发挥，这样的布局操作或设置能够使得FPGA元件的布局更加紧凑，有利于提高FPGA面积的利用率，避免线路资源被浪费的情况发生，从而降低总体延时。
附图说明
以下，结合附图详细描述本申请的具体实施方式，其中：
图1示出根据本申请一实施例的FPGA布局方法的流程示意图；
图2示出根据图1实施例的FPGA布局方法的应用对象的结构示意图；
图3示出根据本申请一实施例的FPGA布局装置的结构示意图；
图4示出根据本申请一实施例的电子设备的结构示意图。
具体实施方式
为了使本领域技术人员更加清楚地理解本申请的概念和思想，以下结合具体实施例详细描述本申请。应理解，本文给出的实施例都只是本申请可能具有的所有实施例的一部分。本领域技术人员在阅读本申请的说明书以后，有能力对下述实施例的部分或整体作出改进、改造、或替换，这些改进、改造、或替换也都包含在本申请要求保护的范围内。
在本文中，术语“一”、“一个”和其它类似词语并不意在表示只存在一个所述事物，而是表示有关描述仅仅针对所述事物中的一个，所述事物可能具有一个或多个。在本文中，术语“包含”、“包括”和其它类似词语意在表示逻辑上的相互关系，而不能视作表示空间结构上的关系。例如，“A包括B”意在表示在逻辑上B属于A，而不表示在空间上B位于A的内部。另外，术语“包含”、“包括”和其它类似词语的含义应视为开放性的，而非封闭性的。例如，“A包括B”意在表示B属于A，但是B不一定构成A的全部，A还可能包括C、D、E等其它元素。
在本文中，术语“第一”、“第二”和其它类似词语并不意在暗示任何顺序、数量和重要性，而是仅仅用于对不同的元件进行区分。在本文中，术语“实施例”、“本实施例”、“一实施例”、“一个实施例”并不表示有关描述仅仅适用于一个特定的实施例，而是表示这些描述还可能适用于另外一个或多个实施例中。本领域技术人员应理解，在本文中，任何针对某一个实施例所做的描述都可以与另外一个或多个实施例中的有关描述进行替代、组合、或者以其它方式结合，所述替代、组合、或者以其它方式结合所产生的新实施例是本领域技术人员能够容易想到的，属于本申请的保护范围。
在本申请各实施例中，FPGA布局可以是指FPGA设计中的一个步骤。FPGA设计通常包括前端设计和后端设计；前端设计可以包括RTL(Register Transfer Level,寄存器传输级)设计、验证、静态时序分析、覆盖率和逻辑综合；后端设计可以包括逻辑综合、形式验证、物理实现(包括布局规划(floor plan)、布局(place)和布线(route))、时钟树综合、寄生参数提取和版图物理验证。例如，FPGA设计可以包含功能定义、器件选型、设计输入、功能仿真、综合优化、综合后仿真、布局、布线、后仿真、板级仿真以及FPGA编程与调试等主要步骤。
在本申请各实施例中，FPGA布局可以是指摆放标准单元、I/O pad、宏单元来实现整个电路逻辑。例如，FPGA布局可以是指放置FPGA的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块、RAM、I/O引脚等等，布局能直接影响FPGA最终的面积。布局的输入可以是打包之后的网表信息、FPGA的约束信息和用户自定义的约束信息，包括写在用户约束文件中的物理约束及写在设计约束文件中的时延约束，布局的输出可以是布局之后的网表，供自动布线器进行布线。FPGA布局通常可以包含输入输出布局、全局时钟布局、初始布局、总体布局、合法化布局和详细布局。例如，布局的过程一般包括全局布局、合法化布局和详细布局。
图1示出根据本申请一实施例的FPGA布局方法的流程示意图。
在本实施例中，FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线。
可配置逻辑模块(Configurable Logic Block,CLB)可以是指由查找表、数据选择器、进位链、寄存器组成的模块，其中查找表和多路选择器完成组合逻辑功能，寄存器(可配置成触发器或锁存器)完成时序逻辑功能。
逻辑区(Logic Parcel,LP)可以是指构成可配置逻辑模块的组成单元。一个可配置逻辑模块可以包括多个逻辑区，例如4个。
外部信号可以是指来自可配置逻辑模块外部的信号。在逻辑区内的单元或元件有些需要外部信号的驱动才能正常工作，因此需要对这些单元布置外部信号可以输入的线路资源。
作为示例，待布局单元包括寄存器和/或加法器。
寄存器(register,REG)可以是指一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
加法器(Adder,ADD)可以是指产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。加法器常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
作为示例，输入线包括绕线和/或查找表。
绕线(Bypass)可以是指逻辑区中形成旁路的线路。
查找表(Look Up Table,LUT)可以是指用简单的查询操作替换运行时计算的数组的数据结构。
当查找表作为输入线时，需要将查找表的结构进行一定的改造，具体改造方式参见中国发明专利公开文本CN114861582A。
根据本实施例，FPGA布局方法包括步骤S110和S120，以下详述各步骤。
S110、当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元。
当待布局单元的数量小于输入线的数量时，意味着此时输入线的资源是充足的，因此可以将所有待布局单元都布置在当前的逻辑区内。
作为示例，当待布局单元包括第一寄存器和加法器，输入线包括绕线和查找表时，可以将第一寄存器和加法器布置在逻辑区内，使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。例如，使外部信号通过绕线驱动第一寄存器，并使外部信号通过查找表驱动加法器，或者使外部信号通过绕线驱动加法器，并使外部信号通过查找表驱动第一寄存器。
S120、当M大于N时，将N个待布局单元布置在逻辑区内，将M-N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。
当待布局单元的数量超过输入线的数量时，意味着当前逻辑区的外部输入线资源不足，需要减少待布局单元布置在逻辑区内的数量，使得输入线资源能够保持足够。未能布置在逻辑区内的待布局单元，可以布置在逻辑区以外的其它位置。
作为示例，当待布局单元包括第一寄存器、第二寄存器和加法器，输入线包括绕线和查找表时，可以将第一寄存器和加法器布置在逻辑区内，将第二寄存器布置在逻辑区之外，使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。例如，使外部信号通过绕线驱动第一寄存器，并使外部信号通过查找表驱动加法器，或者使外部信号通过绕线驱动加法器，并使外部信号通过查找表驱动第一寄存器。
图2示出根据图1实施例的FPGA布局方法的应用对象的结构示意图。图2示出的部分为逻辑区的一半。换言之，一个逻辑区包括两个同样的图示部分。
如图2所示，本实施例主要优化的是同一个LP中的LUT、ADD和REG的布局约束。在当前的CLB的结构中，对于每个LP其中只有两根(图中只示出一根)bypass绕线资源，
当占用同一个bypass资源的两个REG都为外部驱动的时候，可以在LUT有四或者四以下输入的时候能合法地将REG布局在当前位置，具体实现方式参见中国发明专利公开文本CN114861582A。
图2中示出两个REG和一个ADD。当同一个bypass资源的两个REG和一个ADD都为外部驱动时，由于只有一根bypass信号以及多输出LUT只能提供一个输入信号，无法满足三个来自外部的输入信号，这种布局结果是非法的，因此需要对个别单元另行布局。
本实施例为进一步利用资源，添加对于ADD的处理。
如图所示，当ADD与REG1都是由外部驱动时，如果REG9的位置上没有布局元件/单元，此时可以通过配置多路选择器(MUX1、MUX2、MUX3和/或MUX4)来选择一条线路进行接通，使得两个外部输入信号可以通过bypass以及LUT的另一个端口进行输入，那么当前LP中的布局可以视为合法。如果REG9的位置上布置有单元，由于当前LP中的输出端口有限，只能输出两个信号，而此时LP内部存在三个输出信号，因此此时的布局为非法，需要为REG或者ADD重新寻找位置。
当ADD与REG9都是由外部驱动时，由于ADD的输出端口与REG9的输出公用同一个多路选择器，当两者有外部的输出时会发生输出冲突，因此当REG1的位置上没有布局单元时，可以通过配置MUX1、MUX2、MUX3和/或MUX4，将ADD的输出连接到REG1上，而后经过REG1从另一个输出选择器上进行输出。而当REG1的位置上布置有单元时，此时LP的布局为非法布局，需要为REG或者ADD重新寻找位置。
图3示出根据本申请一实施例的FPGA布局装置的结构示意图。
根据本实施例，FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，FPGA布局装置300包括：
第一布置模块310，用于当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；
第二布置模块320，用于当M大于N时，将N个待布局单元布置在逻辑区内，将M-N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。
在一实施例中，待布局单元包括寄存器和/或加法器。
在一实施例中，输入线包括绕线和/或查找表。
在一实施例中，待布局单元包括第一寄存器和加法器，输入线包括绕线和查找表，第一布置模块310被进一步配置成：
将第一寄存器和加法器布置在逻辑区内。
在一实施例中，第一布置模块310被进一步配置成：
使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。
在一实施例中，待布局单元包括第一寄存器、第二寄存器和加法器，输入线包括绕线和查找表，第二布置模块320被进一步配置成：
将第一寄存器和加法器布置在逻辑区内，将第二寄存器布置在逻辑区之外。
在一实施例中，第二布置模块320被进一步配置成：
使外部信号通过绕线驱动第一寄存器和加法器中的一个，并使外部信号通过查找表驱动第一寄存器和加法器中的另一个。
以下结合图4描述根据本申请一实施例的电子设备。
如图4所示，电子设备400包括一个或多个处理器410和存储器420。
处理器410可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其他形式的处理单元，并且可以控制电子设备400中的其他组件以执行期望的功能。
存储器420可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。所述易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。所述非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在所述计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器410可以运行所述程序指令，以实现上文所述的本申请的各个实施例的FPGA布局方法以及/或者其他期望的功能。
在一个示例中，电子设备400还可以包括：输入装置430和输出装置440，这些组件通过总线系统和/或其他形式的连接机构(未示出)互连。
例如，该输入装置430可以是麦克风或麦克风阵列，用于捕捉语音输入信号；可以是通信网络连接器，用于从云端或其它设备接收所采集的输入信号；还可以包括例如键盘、鼠标等等。
该输出装置440可以向外部输出各种信息，包括确定出的距离信息、方向信息等。该输出设备440可以包括例如显示器、扬声器、打印机、以及通信网络及其所连接的远程输出设备等等。
当然，为了简化，图4中仅示出了该电子设备400中与本申请有关的组件中的一些，省略了诸如总线、输入/输出接口等等的组件。除此之外，根据具体应用情况，电子设备400还可以包括任何其他适当的组件。
本申请的实施例还可以是计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令在被处理器运行时使得所述处理器执行本说明书上文中描述的根据本申请各种实施例的FPGA布局方法中的步骤。
所述计算机可读存储介质可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以包括但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
以上结合具体实施方式(包括实施例和实例)详细描述了本申请的概念、原理和思想。本领域技术人员应理解，本申请的实施方式不止上文给出的这几种形式，本领域技术人员在阅读本申请文件以后，可以对上述实施方式中的步骤、方法、装置、部件做出任何可能的改进、替换和等同形式，这些改进、替换和等同形式应视为落入在本申请的范围内。本申请的保护范围仅以权利要求书为准。
Claims (10)
1.一种FPGA布局方法，所述FPGA包括多个可配置逻辑模块，所述可配置逻辑模块包括多个逻辑区，所述逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，所述方法包括：
当M小于或等于N时，将M个所述待布局单元布置在所述逻辑区内，并使外部信号通过M个所述输入线分别驱动M个所述待布局单元；
当M大于N时，将N个所述待布局单元布置在所述逻辑区内，将M-N个所述待布局单元布置在所述逻辑区外，并使外部信号通过N个所述输入线分别驱动N个所述待布局单元。
2.根据权利要求1所述的FPGA布局方法，其中，所述待布局单元包括寄存器和/或加法器。
3.根据权利要求1所述的FPGA布局方法，其中，所述输入线包括绕线和/或查找表。
4.根据权利要求1所述的FPGA布局方法，其中，所述待布局单元包括第一寄存器和加法器，所述输入线包括绕线和查找表，所述将M个所述待布局单元布置在所述逻辑区内，包括：
将所述第一寄存器和所述加法器布置在所述逻辑区内。
5.根据权利要求4所述的FPGA布局方法，其中，所述使外部信号通过M个所述输入线分别驱动M个所述待布局单元，包括：
使外部信号通过所述绕线驱动所述第一寄存器和所述加法器中的一个，并使外部信号通过所述查找表驱动所述第一寄存器和所述加法器中的另一个。
6.根据权利要求1所述的FPGA布局方法，其中，所述待布局单元包括第一寄存器、第二寄存器和加法器，所述输入线包括绕线和查找表，所述将N个所述待布局单元布置在所述逻辑区内，将M-N个所述待布局单元布置在所述逻辑区外，包括：
将所述第一寄存器和所述加法器布置在所述逻辑区内，将所述第二寄存器布置在所述逻辑区之外。
7.根据权利要求6所述的FPGA布局方法，其中，所述使外部信号通过N个所述输入线分别驱动N个所述待布局单元，包括：
使外部信号通过所述绕线驱动所述第一寄存器和所述加法器中的一个，并使外部信号通过所述查找表驱动所述第一寄存器和所述加法器中的另一个。
8.一种FPGA布局装置，所述FPGA包括多个可配置逻辑模块，所述可配置逻辑模块包括多个逻辑区，所述逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，所述装置包括：
第一布置模块，用于当M小于或等于N时，将M个所述待布局单元布置在所述逻辑区内，并使外部信号通过M个所述输入线分别驱动M个所述待布局单元；
第二布置模块，用于当M大于N时，将N个所述待布局单元布置在所述逻辑区内，将M-N个所述待布局单元布置在所述逻辑区外，并使外部信号通过N个所述输入线分别驱动N个所述待布局单元。
9.一种电子设备，包括：
处理器；
存储器；
应用程序，所述应用程序存储在所述存储器中，并配置成由所述处理器执行，所述应用程序包括用于执行根据权利要求1至7中任一项所述的FPGA布局方法的指令。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序用于执行根据权利要求1至7中任一项所述的FPGA布局方法。
Priority Applications (1)
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