CN115939138A - 具有富硅帽盖层的低温高锗高硼SiGe:B pEPI - Google Patents

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Abstract

描述了具有被限制的外延源极或漏极结构的全环栅集成电路结构。例如，一种集成电路结构，包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。

Description

具有富硅帽盖层的低温高锗高硼SiGe:B pEPI
技术领域
本公开的实施例属于集成电路领域，具体而言涉及用于具有富硅帽盖层(cappinglayer)的低温高锗高硼SiGe:B pEPI的方法和系统，所述的具有富硅帽盖层的低温高锗高硼SiGe:B pEPI用于实现超低PMOS接触电阻率和热稳定性。
背景技术
对于过去的几十年而言，集成电路中的特征的缩放已经成为了持续增长的半导体工业的推动力。通过缩放使特征越来越小允许在半导体芯片的有限占用面积上实现提高的功能单元密度。例如，缩小晶体管的尺寸允许将更高数量的存储器或逻辑器件结合到芯片上，从而制造出具有提高的容量的产品。然而，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越显著。
在集成电路器件的制造当中，随着器件尺寸的持续缩小，多栅极晶体管(例如，三栅极晶体管)已变得越来越占据主导地位。在常规工艺中，三栅极晶体管一般制造在体块硅衬底上或者制造在绝缘体上硅衬底上。在一些情况下，优选采用体块硅衬底，因为其成本较低，而且其能够实现复杂度较低的三栅极制造工艺。另一方面，在微电子器件尺寸缩小到10纳米(nm)节点以下的同时保持迁移率提高和短沟道控制将给器件制造带来挑战。用于制造器件的纳米线提供了改善的短沟道控制。
然而，多栅极晶体管和纳米线晶体管的缩放并非没有任何后果。随着这些微电子电路系统的基本构建块的外形尺寸的降低以及在给定区域内制造的基本构建块的绝对数量的增大，有关用于对这些构建块进行图案化的光刻工艺的限制也变得令人难以克服。具体而言，在半导体堆叠体中图案化出的特征的最小尺寸(关键尺寸)与这样的特征之间的间隔这两者之间可能存在权衡。
附图说明
图1A示出了具有高高宽比隔离结构和子鳍状物的finFET结构的截面图。
图1B示出了纳米线或纳米带前体结构的截面图。
图2A和图2B分别示出了全环栅集成电路结构的栅极切割截面图和鳍状物切割截面图。
图3A和图3B示出了具有由所公开的实施例的超低PMOS接触电阻率结构保护的外延源极或漏极结构的全环栅集成电路结构的穿过鳍状物的透射电子显微镜(TEM)图像。
图4A-4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各项操作的截面图。
图5是根据本文公开的实施例中的一者或多者的可以包括一个或多个晶体管的集成电路(IC)器件组件的截面侧视图，所述晶体管采用具有富硅帽盖层的低温高锗高硼SiGe:B pEPI，以实现超低PMOS接触电阻率和热稳定性。
图6示出了根据本公开的一种实施方式的计算装置。
具体实施方式
描述了采用具有富硅帽盖层的低温高锗高硼SiGe:B pEPI以实现超低PMOS接触电阻率和热稳定性的晶体管。在以下描述中，阐述了很多具体细节，例如，具体的材料和工具加工方案，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是可以在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如，单重镶嵌或双重镶嵌加工，从而避免对本公开的实施例造成不必要的模糊。此外，应当理解在图中示出的各种实施例只是例示性的表示并且未必按比例绘制。在一些情况下，将按照对理解本公开最有帮助的方式将各项操作描述为多个依次的分立操作；但是不应将描述顺序推断为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
以下描述中还仅出于参考的目的使用了某些术语，因此这些术语并非意图进行限制。例如，诸如“上部”、“下部”、“上方(above)”、“下方”、“底部”、“顶部”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等的术语描述部件的某些部分在一致但任意的参照系内的取向和/或位置，通过参考描述所论述部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前段工艺(FEOL)半导体加工和结构。FEOL是集成电路(IC)制造的第一部分，在该制造部分中，在半导体衬底或半导体层内图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有内容。在紧随最后的FEOL操作之后，结果通常是具有隔离开的晶体管(例如，没有任何连线)的晶圆。
本文描述的实施例可以涉及后段工艺(BEOL)半导体加工和结构。BEOL是IC制造的第二部分，其中，将采用晶圆上的布线(例如，一个或多个金属化层)对各个器件(例如，晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片对封装连接的接触部、绝缘层(电介质)、金属层级和键合部位。在制造阶段的BEOL部分当中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL加工和结构、BEOL加工和结构或者既适用于FEOL加工和结构又适用于BEOL加工和结构。具体而言，尽管示例性加工方案可以是采用FEOL加工情境进行例示的，但是这样的方案同样可以适用于BEOL加工。类似地，尽管示例性加工方案可以是采用BEOL加工情境进行例示的，但是这样的方案同样可以适用于FEOL加工。
本文描述的一个或多个实施例涉及用于制造晶体管的结构和架构，所述晶体管采用具有富硅帽盖层的低温高锗高硼SiGe:B pEPI，以实现超低PMOS接触电阻率和热稳定性。实施例可以适用于GAA和finFET晶体管并且适用于背面接触部的形成。
出于比较目的，图1A示出了具有高高宽比隔离结构和子鳍状物的finFET结构100的截面图。参考图1A，FinFET结构100包括位于衬底102(例如，硅衬底)上方和/或从其突出出来的多个鳍状物104。每一鳍状物104包括子鳍状物部分106以及突出或有源鳍状物部分108。隔离结构110位于所述多个鳍状物104的子鳍状物部分106之间并与之相邻。应当认识到，所述多个鳍状物104可以包括去除了(例如，位置112上的)个别鳍状物的位置。
作为图1A的对照，图1B示出了纳米线或纳米带前体结构200的截面图。参考图1B，纳米线或纳米带前体结构200包括位于衬底202(例如，硅衬底)上方和/或从其突出出来的多个鳍状物204。每一鳍状物204包括子鳍状物部分206以及突出鳍状物部分208。隔离结构210位于所述多个鳍状物204的子鳍状物部分206之间并与之相邻。应当认识到，所述多个鳍状物204可以包括去除了个别鳍状物(例如，位置212上)的位置。突出鳍状物部分208中的每者包括多条纳米线或纳米带214(例如，硅纳米线或纳米带)。除非做出替代性的具体陈述，否则术语“纳米线”和“纳米带”在本公开中可以通篇互换使用。突出鳍状物部分208中的每者还包括牺牲释放层216，例如，硅锗牺牲释放层。在其他实施例中，所述纳米线/纳米带可以包括诸如硅和锗(SiGe)、Ge或者III-V族化合物的材料。在这种情况下，牺牲释放层可以是Si。在实施例中，突出鳍状物部分208中的每者还包括帽盖电介质层218，其可以被包含用于鳍状物保护，并且可以最终被保留下来或者被去除。图1B的结构可以受到进一步加工，诸如纳米线释放(牺牲层去除)、栅极形成、间隔体形成以及外延源极或漏极形成。
作为示例，图2A和图2B分别示出了全环栅集成电路结构300的栅极切口截面图和鳍状物切口截面图。全环栅集成电路结构300包括位于衬底302上方的多条纳米线314。纳米线314位于子鳍状物306上方，子鳍状物306则位于衬底302上方或者从其突出出来。隔离结构310位于子鳍状物306的两侧。在一个实施例中，如图所示，电介质帽盖层318位于所述多条纳米线314上方。栅极堆叠体320(例如，栅电极和栅极电介质堆叠体)位于所述多条纳米线314之上(over)，围绕各条纳米线314并且位于子鳍状物306之上。
再次参考图2A和图2B，在所述多条纳米线314的第一端和第二端处包含外延源极或漏极结构324。外部栅极间隔体322A和内部栅极间隔体322B被包含到栅极堆叠体320与外延源极或漏极结构324之间。间隔体延长部322C可以被包含到外延源极或漏极结构324与衬底302之间。如果不包含间隔体延长部322C，那么可能需要阱掺杂(与鳍状物技术类似)来控制衬底泄漏。
间隔体延长部322C与内部栅极间隔体322B可以是连续的或分立的。而且，内部栅极间隔体322B与外部栅极间隔体322A可以是连续的或者分立的。
外延(epi)源极或漏极结构324可以包括PMOS源极/漏极，其包括掺杂有硼(B)的锗(Ge)和硅(Si)，SiGe:B，其中，锗的百分比比硅的百分比高。需要高Ge含量SiGe:B PMOS源极/漏极(上至(up to)100％)来实现低接触电阻率。然而，在传统上，对锗百分比较高的膜进行原位掺杂是具有挑战的，因为锗和硼的结合通常存在对抗。此外，高锗百分比膜易于在下游加工中受到蚀刻，并且当在传统的中段工艺中沉积时其一直保持到工艺结束的可能性低。
先前的防止epi被蚀刻掉的解决方案是采用非原位掩模使epi被暴露至的蚀刻剂的量最小化，并且使锗浓度保持足够低，从而使蚀刻剂造成的epi损失最小化。为了得到最大量的锗和硼，在传统上，在采用硼进行原位掺杂与锗百分比之间存在权衡，以获得最佳电阻率，而且要在沉积之后(或者刚好在形成接触部之前)添加硼注入物。
在考虑针对所述SiGe:B PMOS源极/漏极结构324制造的金属接触部的成分时将遇到额外的问题。典型地，所述接触部包括现在正逐渐用钛(Ti)替代的镍和铂。然而，晶态SiGe上的钛接触部具有大功函数失配，并且所建立的硅化钛接触部对于Ti沉积后的退火而言具有热不稳定性。此外，SiGe PMOS上的Ti接触部具有大于4-5e-9Ohm cm2的高接触电阻率(rho_c)。已经有人提出了采用高Ge百分比(>60-100％)帽盖层来解决Ti-SiGe功函数失配，这样做可以将接触电阻率降至2.3e-9cm2。然而，由于Ti在Ge中的高溶解度的原因，Ti沉积之后的高温加工步骤导致了Ti-Ge相互混合(intermixing)和孔洞。这样做尽管降低了功函数失配，但是却导致了PMOS接触电阻率的劣化。该高Ge百分比帽盖层还会被溶剂蚀刻。
根据本文描述的一个或多个实施例，公开了采用硅化钛接触部的具有小于1e-9Ohmcm2的超低PMOS接触电阻率的晶体管(例如，GAA和FinFET)的结构和架构。该低PMOS接触电阻率是在PMOS外延(pEPI)源极/漏极结构之上生长低温高Ge、高B的SiGe:B PMOS外延材料并且在该高Ge、高B的SiGe:B PMOS外延材料上生长富硅帽盖层的结果。在另一实施例中，可以采用锗和硼注入物对该帽盖层进行预先非晶化，以获得热稳定性。所公开的实施例得到了：小于1e-9Ohm cm2的相对于Ti的PMOS接触电阻率，以及在上至450℃下、持续2小时使Ti-SiGe相互混合最小化的热稳定性。
图3A和图3B示出了具有由所公开的实施例的超低PMOS接触电阻率结构保护的外延源极或漏极结构354的全环栅集成电路结构350的穿过鳍状物的透射电子显微镜(TEM)图像。全环栅集成电路结构350包括在PMOS区域之内位于衬底(未示出)的子鳍状物356上方的多条纳米线(未示出)的第一末端和第二末端处的外延源极或漏极结构354。栅极堆叠体(同样未示出)位于所述多条纳米线之上，围绕各条纳米线，并且位于子鳍状物356之上，如在图2A和图2B中所描绘的。导电接触部材料364A被形成于外延源极或漏极结构354之上并且位于其上。
根据本公开的实施例，外延源极或漏极结构354包括位于子鳍状物356上方的由锗和硼(Ge:B)构成的第一pEPI区域358。在这一视图中，外延源极或漏极结构354的部分看起来呈钻石状。第一pEPI区域358被超低PMOS接触电阻率结构保护，所述结构包括：i)在接触位置(contact location)处位于第一pEPI区域358上的由硅、锗和硼构成的第二eEPI区域359，以及ii)位于第二pEPI区域359之上的包括硅的帽盖层360。所沉积的导电接触部材料364A可以包括钛，并且可以包括位于Ti导电接触部材料364A之上的相同或不同导电接触部材料366(例如，钴)。
图3A是理论图，因为在Si帽盖层360上沉积钛将导致钛消耗帽盖层360，从而形成硅化钛，并且帽盖层360将不再存在。然而，示出图3A的图示是为了说明用于对第一pEPI区域358施加保护从而使其不被蚀刻掉并且免受下游温度差量(delta)影响的超低PMOS接触电阻率结构。
图3B示出了导电接触部材料364B包括硅化钛的器件中的全环栅集成电路结构350的同一视图，所述硅化钛与第二eEPI区域359直接对接，因为图3A的帽盖层360已经被消耗并且不再存在。
参考图3A，该过程开始于生长第一pEPI区域358。第一pEPI区域358可以被视为纯pEPI。在一个实施例中，第一pEPI区域358与第二pEPI区域359相比可以包括大约50-55％的较低锗原子百分比以及较低的硼原子百分比。在另一个实施例中，第一pEPI区域358中的锗原子百分比可以上至100％。第一pEPI区域358可以进一步包括Si(SiGe:B)。
一旦生长了pEPI区域358，就可以在接触部形成时，在接触位置处打开第一pEPI区域358，之后在接触位置处围绕第一pEPI区域358再次生长第二pEPI区域359。第二pEPI区域359可以包括大约60-100％的锗原子百分比、大约1e21/cm3的高硼化学浓度以及硅。生长第二pEPI区域359是为了使第一pEPI区域358的面积最大化，并且对第一pEPI区域358提供保护，使其免于与Ti导电接触部材料364A发生反应。第二pEPI区域359可以是在通过传递长度测量测得的低于550℃的相对较低的温度下生长的。因而，第二pEPI区域359可以被视为低温的、高Ge、高B的SiGe:B pEPI。在一个实施例中，第二pEPI区域359可以具有大约6-10nm的厚度。
之后，在第二pEPI区域359之上沉积帽盖层360。在一个实施例中，帽盖层360是富硅层，其具有上至100％的硅原子百分比。帽盖层360可以具有大约2-6nm的厚度。在另一实施例中，帽盖层360可以进一步包括锗和硼(B)。例如，帽盖层360可以包括上至20％的Ge原子百分比以及大约9e20的高硼化学浓度。在外延源极/漏极结构354上的接触位置处沉积导电接触部材料364A(例如，钛)之前对Si帽盖层360进行锗和硼非晶化将使硼被作为活性掺杂剂引入，由此使肖特基势垒最小化并且使钛接触部具有热稳定性。
在沉积2-6nm的帽盖层360之后，沉积Ti导电接触部材料364A，如图3A中所示。如图3B中所示，在帽盖层360上沉积Ti部分地消耗帽盖层360并且与之相互混合，从而建立了硅化钛导电接触部材料364B或接触部。如果采用退火引起相互混合，那么将在外延源极或漏极结构354中存在渐变分布的Ge和B，其中，最高的Ge％位于源极/漏极的中间附近。可以对该富Si高硼帽盖层360的厚度进行优化，从而在该硅化过程期间使这一牺牲帽盖层360几乎被消耗掉。然而，Ti不应穿过富Si帽盖层360进入包括第一pEPI区域358的高锗Ge:B当中，因为与硅化钛相比钛锗硅化物具有热不稳定性，并且使PMOS rho_c劣化。还可以对注入物类(species)的加速能量进行优化。优选采取较低加速能量，从而在硅化钛形成期间完全消耗掉牺牲非晶化区域。如果非晶化区域比硅化时消耗的深得多，那么其可能使较低的PMOSrho_c的偏移驱动电流优势和尖端电阻劣化。
在pEPI与硅化钛接触部364B发生接触之后，在外延源极或漏极结构354的体块中可以不存在或者存在极低的Si％，但是来自帽盖层360的一些Si可能存在于外延源极或漏极结构354的挨着硅化钛导电接触部材料364B的侧面上。此外，帽盖层360中的硼的注入在外延源极或漏极结构354与Ti沉积之后的Ti导电接触部材料364的位置之间的边界处生成了可检测到的量的B11。因而，在图3B中，帽盖层360包括非晶化SiGe和B11，其中，B11物类的存在是硼注入物的副产物或标志。B11物类是不可通过TEM图像观察的，但是可通过EDX和APT二次离子质谱仪(SIMS)检测到。
在硅化钛导电接触部材料364B形成之后，在硅化钛导电接触部材料364B之上沉积另一相同或不同的导电接触部材料366，以形成金属0层(M0)。而后，形成金属1到金属M以及对应过孔，它们全部具有在没有所公开的实施例的富Si帽盖层360的情况下可能引起Ti与第二pEPI区域359发生反应的温度差量。
在Ti沉积之前在第二pEPI区域359之上结合1-6nm的富Si高硼帽盖层360可以表现出几个优点。参考图3B，根据所公开的实施例，在下游加工之后，硅化钛导电接触部材料364B向第二pEPI区域359当中的扩散小于大约2nm，同时几乎没有孔洞形成。另一优点在于富Si高硼帽盖层360和第二pEPI区域359保护第一pEPI区域358免于在中段工艺的N/P图案化期间受到蚀刻，因为Ge:B非常易于被蚀刻掉。高Ge％(上至100％)的第一pEPI区域358的存在将带来低肖特基势垒和低接触电阻率。超低PMOS接触电阻率结构(由高Ge高B的SiGe:BPMOS外延(pEPI)材料构成的第二pEPI区域359，以及具有位于其上的硅化钛接触部的富硅帽盖层360)的使用带来了低于1e-9Ohm cm2的超低PMOS接触电阻率连同热稳定性。这一方法与针对GAA、finFET和背面接触部形成的大批量制造相兼容，并且提供了性能收益。
在所示的实施例中，外延源极或漏极结构354是非分立外延源极或漏极结构。然而，在另一此类实施例中，外延源极或漏极结构354是分立外延源极或漏极结构，下文将进一步描述其结构示例。
应当认识到，在特定实施例中，GAA晶体管的沟道层可以是硅并且居间层可以是硅锗。如通篇所用，可以采用硅层描述由相当高的量(如果非全部的话)的硅构成的硅材料。然而，应当认识到，在实践当中可能难以形成100％的纯Si，因而可能包含微小百分比的碳、锗或锡。这样的杂质可能是在Si的沉积期间作为不可避免的杂质或成分包含的，或者可能是在沉积后加工期间在扩散时对Si造成的“污染”。照此，本文描述的涉及硅层的实施例可以包括含有相对较小的量(例如，“杂质”级别)的非Si原子或物类(诸如Ge、C或Sn)的硅层。
下文将描述会涉及全环栅集成电路结构的各种加工方案和器件，所述全环栅集成电路结构具有采用锗和硼注入物进行了预先非晶化的富硅帽盖层，从而实现热稳定性和低PMOS接触电阻率。应当认识到，示例性实施例未必需要所有的所描述特征，或者可以包括比所描述的更多的特征。
可以通过替代栅极沟槽执行纳米线释放加工。下文将描述这样的释放过程的额外示例。可以通过实施本文描述的实施例实现纳米线晶体管的正面和背面互连集成。结果可以是改善的产品性能和更低的图案化成本。可以通过对实施例的实施实现具有低功率和高性能的缩放纳米线或纳米带晶体管的鲁棒功能性。
本文描述的一个或多个实施例涉及使用部分源极或漏极(SD)和非对称沟槽接触部(TCN)深度的用于纳米线或纳米带的双重外延(EPI)连接。在实施例中，一种集成电路结构是通过形成纳米线/纳米带晶体管的源极-漏极开口制造的，采用SD外延对所述开口进行部分填充。采用导电材料填充所述开口的其余部分。位于源极或漏极侧之一上的深沟槽形成实现了与背面互连级的直接接触。
在示例性过程流程中，图4A-图4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各项操作的截面图。
参考图4A，一种制造集成电路结构的方法包括形成位于鳍状物402(例如，硅鳍状物)上方的包括交替的硅锗层404和硅层406的起始堆叠体400。硅层406可以被称为硅纳米线的垂直布置体。如图所示，可以将盖覆帽层(capping cap)408形成到交替的硅锗层404和硅层406上方。
参考图4B，在纳米线的垂直布置体406之上形成伪栅极堆叠体410。之后，通过去除硅锗层404的部分来提供凹陷的硅锗层404’和腔体412，由此释放纳米线的垂直布置体406的部分，如图4C中所示。
应当认识到，可以制造图4C的结构至完成，而无需首先执行下文联系图4D描述的深蚀刻和非对称接触部加工。在任一种情况下(例如，在有或没有非对称接触部加工的情况下)，在实施例中，制造过程都涉及提供具有减员沟道结构的全环栅集成电路结构的工艺方案的使用。
参考图4D，将上部栅极间隔体414形成到栅极结构410的侧壁处。将腔体间隔体416形成到上部栅极间隔体414下面的腔体412中。之后执行深沟槽接触部蚀刻，以形成沟槽418并且形成凹陷的纳米线406’。如图4E所示，之后在沟槽418中形成牺牲材料420。可以不需要牺牲材料420，并且作为替代可以使用掺杂子鳍状物来防止衬底泄漏。
参考图4F，在纳米线的垂直布置体406’的第一端处形成第一外延源极或漏极结构(例如，左侧特征422)。在纳米线的垂直布置体406’的第二端处形成第二外延源极或漏极结构(例如，右侧特征422)。尽管外延源极或漏极结构422被示为分立结构，但是在另一实施例中，外延源极或漏极结构422是非分立外延源极或漏极结构。
如上文所述并且根据所公开的实施例，外延源极或漏极结构422是通过首先在纳米线的垂直布置体406’之上(over)沉积由锗和硼(Ge:B)构成的第一pEPI区域358(图3A中所示)而形成的。随此之后，形成在接触位置处位于第一pEPI区域358上的由硅、锗和硼构成的第二eEPI区域359以及位于第二pEPI区域359之上的包含硅的帽盖层360。该富硅帽盖层是通过在第二pEPI区域359之上的接触位置中沉积Si而形成的。可以通过低温注入锗(Ge)，之后按照大约3-4e21的掺杂水平低温注入硼(B)(这样做将产生B11)对这一Si进行预先非晶化处理。两种低温注入都可以是在-100℃或更低的温度下(而非室温下)执行的，以改善偏差(straggle)和沟道劣化。
图4G表明，在形成外延源极或漏极结构422之后，接着形成位于栅电极410的侧面并且与源极或漏极结构422相邻的层间电介质(ILD)材料424，如图所示。
参考图4H，使用替代栅极工艺形成永久性栅极电介质428和永久性栅电极426。在实施例中，在去除了栅极结构410之后，为了形成永久性栅极电介质428和永久性栅电极426，去除凹陷的硅锗层404’，从而留下上部有源纳米线或纳米带406’。在实施例中，采用选择性地去除硅锗而不蚀刻硅层的湿法蚀刻选择性地去除凹陷的硅锗层404’。例如，可以使用蚀刻化学制剂(诸如羧酸/硝酸/HF化学制剂和柠檬酸/硝酸/HF)来选择性地蚀刻硅锗。也可以使用基于卤化物的干法蚀刻或等离子体增强气相蚀刻来实现本文中的实施例。
再次参考图4H，最终可以将最底部纳米线或纳米带406’中的一者或多者作为去除目标。形成永久性栅极电介质428和永久性栅电极426，使之围绕纳米线或纳米带406’以及被作为目标的纳米线或纳米带。
参考图4I，之后去除ILD材料424。之后，从源极位置和漏极位置之一(例如，右侧)去除牺牲材料420以形成沟槽432，但不从源极位置和漏极位置中的另一位置去除牺牲材料420，由此形成了沟槽430。
参考图4J，形成耦接到第一外延源极或漏极结构(例如，左侧特征422)的第一导电接触部结构434。形成耦接到第二外延源极或漏极结构(例如，右侧特征422)的第二导电接触部结构436。第二导电接触部结构436沿鳍状物402形成得比第一导电接触部结构434更深。第一导电接触部结构434和第二导电接触部结构436包括硅化钛，一旦将Ti沉积到所述第一和第二外延源极或漏极结构上的帽盖层360(未示出)上就将形成所述硅化钛。所述Ti将部分地消耗帽盖层360并且与之相互混合，从而形成硅化钛导电接触部结构。
在实施例中，尽管图4J中未示出，该方法还包括在鳍状物402的底部处形成第二导电接触部结构436的露出表面。导电接触部可以包括接触电阻降低层和主要接触电极层，其中，示例可以包括用于前者的Ti、Ni、Co以及用于后者的W、Ru、Co。
在实施例中，第二导电接触部结构436沿鳍状物402比第一导电接触部结构434更深，如图所示。在一个这样的实施例中，第一导电接触部结构434不沿着鳍状物402，如图所示。在未示出的另一个这样的实施例中，第一导电接触部结构434部分地沿着鳍状物402。
在实施例中，第二导电接触部结构436沿着整个的鳍状物402。在实施例中，尽管未示出，但是在通过背面衬底去除工艺露出鳍状物402的底部的情况下，第二导电接触部结构436在鳍状物402的底部处具有露出的表面。
在实施例中，采用联系图4A-4J描述的加工方案或者该加工方案的部分制造的结构可以被制造为包括通过超低PMOS接触电阻率结构保护的第一pEPI区域，该超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，例如，上文联系图2、图3A和图3B所描述的。
在实施例中，鳍状物(以及可能的纳米线)由晶态硅锗层构成，其可以掺杂有载荷子，诸如但不限于磷、砷、硼、镓或其组合。
在实施例中，本文各处所述的一个或多个沟槽隔离区(沟槽隔离结构或沟槽隔离层)可以由某种材料构成，所述材料适于将永久性栅极结构的部分与下层体块衬底最终电隔离或促进该隔离，或者适于隔离形成于下层体块衬底内的有源区，例如，隔离鳍状物有源区。例如，在一个实施例中，沟槽隔离区由电介质材料构成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。
栅极426可以由包括栅极电介质层和栅电极层的栅电极堆叠体构成。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，并且栅极电介质层428由高k材料构成。例如，在一个实施例中，栅极电介质层428由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌或其组合的材料构成。此外，栅极电介质层428的部分可以包括由衬底鳍状物402的顶部的几个层形成的原生氧化物层。在实施例中，栅极电介质层428由顶部高k部分以及由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层428由氧化铪所构成的顶部部分以及二氧化硅或氮氧化硅所构成的底部部分构成。在一些实施方式中，栅极电介质的部分是“U”形结构，该结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶表面的侧壁部分。
在一个实施例中，栅电极层由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物。在具体的实施例中，栅电极层由形成于金属功函数设定层上方的非功函数设定填充材料构成。栅电极层可以由P型功函数金属或者N型功函数金属构成，这取决于该晶体管将是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可以由两个或更多金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将允许形成功函数介于大约4.9eV和大约5.2eV之间的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将允许形成功函数介于大约3.9eV和大约4.2eV之间的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构构成，该结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶表面的侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一者可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面的非U形结构的组合构成。例如，栅电极层可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层构成。
与栅电极堆叠体相关联的间隔体可以由适于最终使永久性栅极结构与相邻导电接触部(例如，自对准接触部)电隔离(或者促进所述隔离)的材料构成。例如，在一个实施例中，所述间隔体由电介质材料构成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅。
栅极接触部和上覆栅极接触过孔可以由导电材料构成。在实施例中，所述接触部或过孔中的一者或多者由金属物类构成。所述金属物类可以是诸如钨、镍或钴的纯金属，或者可以是诸如金属-金属合金或者金属-半导体合金(例如，硅化物材料)的合金。
在另一方面中，为了能够触及到一对非对称源极接触结构和漏极接触结构的两个导电接触部结构，可以使用正面结构的背面显露(reveal)制造方案制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或者其他器件结构的背面显露需要晶圆级背面加工。与常规TSV类型的技术形成对照的是，本文所述的对晶体管的背面的显露可以是在器件单元的密度上执行的，乃至是在器件的子区域内执行的。此外，可以通过执行这样的对晶体管的背面显露而基本上去除曾在正面器件加工期间在上面设置器件层的供体衬底的全部。因而，在紧随晶体管的背面显露之后，器件单元中的半导体的厚度将有可能变得仅为几十或者几百纳米，在此情况下，数微米深的TSV将变得没有必要。
本文描述的显露技术可以实现从“自底向上”器件制造向“中心向外”制造的范式转变，其中，“中心”是在正面制造中采用的，从背面显露的，并再次在背面制造中采用的任何层。对器件结构的正面和所显露背面的加工可以解决在主要依赖于正面加工时进行3DIC的制造所面临的相关挑战中的很多挑战。
例如，可以采用晶体管背面显露方案去除供体-寄主衬底组件的载体层和居间层的至少部分。该过程流程开始于输入供体-寄主衬底组件。对供体-寄主衬底中的载体层的一定厚度进行抛光(例如，CMP)，以及/或者采用湿法或干法(例如，等离子体)蚀刻工艺对其进行蚀刻。可以采用已知的适用于所述载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层为IV族半导体(例如，硅)的情况下，可以采用已知的适于对所述半导体进行减薄的CMP浆料。类似地，还可以采用已知的适于对IV族半导体进行减薄的任何湿法蚀刻剂或者等离子体蚀刻工艺。
在一些实施例中，在上述操作之前沿基本上平行于该居间层的破裂面(fractureplane)劈裂(cleave)载体层。所述劈裂或者破裂过程可以用于去除该载体层的作为大块体的相当大的部分，从而缩短去除载体层所需的抛光或蚀刻时间。例如，在载体层具有400-900μm的厚度的情况下，可以通过实践已知有助于晶圆级破裂的任何毯式注入而劈裂掉100-700μm的厚度。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层的希望取得破裂面的均匀目标深度上。在紧随这样的劈裂工艺之后，可以对供体-寄主衬底组件内剩余的载体层厚度进行抛光或蚀刻，从而将其完全去除。替代性地，在不使载体层破裂的情况下，可以采用研磨、抛光和/或蚀刻操作去除载体层的更大厚度。
接下来，检测居间层的露出。采用检测识别出供体衬底的背面表面已经被推进到了接近器件层的位置的时间点。可以实践已知的适于检测载体层和居间层所采用的材料之间的过渡的任何终点检测技术。在一些实施例中，一种或多种终点标准以检测到所执行的抛光或蚀刻期间供体衬底的背面表面的光学吸收或发射的变化为基础。在一些其他实施例中，终点标准与供体衬底背面表面的抛光或蚀刻期间的副产物的光学吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层和居间层的不同成分的函数而变化。在其他实施例中，终点标准与供体衬底的背面表面的抛光或蚀刻的副产物中的物类的质量变化相关联。例如，可以通过四极质谱分析仪对加工副产物进行采样，并且物类质量的变化可以与载体层和居间层的不同成分相关。在另一个示例性实施例中，终点标准与供体衬底的背面表面与(和供体衬底的背面表面接触的)抛光表面之间的摩擦力的变化相关联。
在去除过程相对于居间层对载体层具有选择性的情况下可以增强对居间层的检测，因为可以通过载体层和居间层之间的蚀刻速率差量缓解载体去除过程中的非均匀性。如果研磨、抛光和/或蚀刻操作以充分低于载体层的去除速率的速率去除居间层，那么甚至可以跳过所述检测。如果不采用终点标准，那么在居间层的厚度对于所述蚀刻的选择性而言足够的情况下，预定的固定持续时间的研磨、抛光和/或蚀刻操作可以停止在居间层材料上。在一些示例中，载体蚀刻速率:居间层蚀刻速率为3:1-10:1或更高。
一旦露出居间层，就可以去除居间层的至少部分。例如，可以去除居间层的一个或多个组成层。例如，可以通过抛光均匀地去除居间层的一定厚度。替代性地，可以采用借助于掩模的或者毯式蚀刻工艺去除所述居间层的一定厚度。所述工艺可以采用与减薄载体所用的工艺相同的抛光或蚀刻工艺，或者可以是具有不同的工艺参数的不同的工艺。例如，在居间层为载体去除过程提供蚀刻停止时，后一操作可以采用相对于器件层的去除而言有利于居间层的去除的不同抛光或蚀刻工艺。在要去除不到几百纳米的居间层厚度的情况下，所述去除过程可以相对较慢，可以针对跨越晶圆的不均匀性受到优化，并且与用于去除载体层的过程相比可以受到更加精确的控制。所采用的CMP工艺可以(例如)采用在半导体(例如，硅)和电介质材料(例如，SiO)之间提供非常高的选择性(例如，100:1-300:1或更高)的浆料，其中所述电介质材料包围所述器件层并且嵌入在所述居间层内，以作为(例如)相邻器件区之间的电隔离部。
对于通过完全去除居间层而显露器件层的实施例而言，背面加工可以在器件层或者其内的具体器件区的露出背面上开始进行。在一些实施例中，背面器件层加工包括贯穿该器件层的设置在居间层与先前制造于该器件层内的器件区(例如，源极或漏极区)之间的厚度所做的进一步抛光或者湿法/干法蚀刻。
在采用湿法和/或等离子体蚀刻使载体层、居间层或者器件层背面凹陷的一些实施例中，这样的蚀刻可以是图案化蚀刻或者材料选择性蚀刻，其将向器件层背面表面赋予显著的非平面性或形貌。如下文进一步所述，所述图案化可以处于器件单元内(即，“单元内”图案化)或者可以跨越器件单元(即，“单元间”图案化)。在一些图案化的蚀刻实施例中，采用居间层的至少部分厚度作为背面器件层图案化的硬掩模。因而，采用掩模的蚀刻工艺可以作为对应地采用掩模的器件层蚀刻的开端。
上文描述的加工方案可以得到一种包括IC器件的供体-寄主衬底组件，所述IC器件的居间层的背面、器件层的背面和/或器件层内的一个或多个半导体区的背面以及/或者正面的金属化部被显露出来。之后，可以在下游加工期间执行对这些显露区域中的任何区域的额外背面加工。
应当认识到，对于接下来的加工操作，可以按照相同或类似的形式使用由上述示例性加工方案得到的结构，以完成器件制造，例如，PMOS和/或NMOS器件制造。作为所完成的器件的示例，图5示出了根据本公开的实施例的沿栅极线取得的非平面集成电路结构的截面图。
图5是根据本文公开的实施例中的一者或多者的可以包括一个或多个晶体管的集成电路(IC)器件组件的截面侧视图，所述晶体管具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率。
参考图5，IC器件组件500包括具有一个或多个本文描述的集成电路结构的部件。IC器件组件500包括设置在电路板502(例如，其可以是母板)上的一定数量的部件。IC器件组件500包括设置在电路板502的第一面540以及电路板502的相反的第二面542上的部件。一般而言，部件可以设置在面540和542之一或两者上。具体而言，IC器件组件500的部件中的任何适当部件都可以包括一定数量的采用IC结构的晶体管架构，所述IC结构具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率，例如本文所公开的。
在一些实施例中，电路板502可以是印刷电路板(PCB)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。所述金属层中的一者或多者可以是按照预期电路图案形成的，从而(任选协同其他金属层)在耦接至电路板502的部件之间对电信号进行传送。在其他实施例中，电路板502可以是非PCB衬底。
图5所示的IC器件组件500包括通过耦接部件516耦接至电路板502的第一面540的内插器上封装结构536。耦接部件516可以将内插器上封装结构536电及机械耦接至电路板502，并且可以包括焊料球、插座的公母部分、粘合剂、底部填充材料以及/或者任何其他适当电和/或机械耦接结构。
内插器上封装结构536可以包括通过耦接部件518耦接到内插器504的IC封装520。耦接部件518可以采取针对应用的任何适当形式，例如上文参考耦接部件516论述的形式。尽管示出了单个IC封装520，但是可以将多个IC封装耦接至内插器504。应当认识到，可以将额外的内插器耦接至内插器504。内插器504可以提供用于桥接电路板502和IC封装520的居间衬底。IC封装520可以是或者可以包括(例如)管芯或者任何其他适当部件。一般而言，内插器504可以将连接扩展至更宽的间距或者将连接重新布线至不同连接。例如，内插器504可以将IC封装520(例如，管芯)耦接至耦接部件516的球栅阵列(BGA)，以便耦接至电路板502。在图5所示的实施例中，IC封装520和电路板502附接至内插器504的相反两侧。在其他实施例中，IC封装520和电路板502可以附接至内插器504的同一侧。在一些实施例中，三个或更多部件可以通过内插器504互连。
内插器504可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者如聚酸亚胺的聚合物材料形成。在一些实施方式中，内插器504可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他III-V族和IV族材料。内插器504可以包括金属互连510和过孔508，过孔510包括但不限于贯穿硅过孔(TSV)506。内插器504可以进一步包括嵌入器件，所述嵌入器件既包括无源器件，又包括有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。也可以在内插器504上形成诸如射频(RF)器件、功率放大器、电力管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更为复杂的器件。内插器上封装结构536可以采取任何本领域已知的内插器上封装结构的形式。
IC器件组件500可以包括通过耦接部件522耦接至电路板502的第一面540的IC封装524。耦接部件522可以采取上文参考耦接部件516论述的实施例中的任何实施例的形式，并且IC封装524可以采取上文参考IC封装520论述的实施例中的任何实施例的形式。
图5所示的IC器件组件500包括通过耦接部件528耦接至电路板502的第二面542的封装上封装结构534。封装上封装结构534可以包括IC封装526和IC封装532，它们通过耦接部件530耦接到一起，使得IC封装526设置在电路板502与IC封装532之间。耦接部件528和530可以采取上文论述的耦接部件516的实施例中的任何实施例的形式，并且IC封装526和532可以采取上文论述的IC封装520的实施例中的任何实施例的形式。封装上封装结构534可以是根据本领域已知的任何封装上封装结构配置的。
图6示出了根据本公开的一种实施方式的计算装置600。计算装置600包含板602。板602可以包括若干部件，这些部件包括但不限于处理器604以及至少一个通信芯片606。处理器604物理及电耦接至板602。在一些实施方式中，所述至少一个通信芯片606也物理及电耦接至板602。在另一些实施方式中，通信芯片606是处理器604的部分。
根椐其应用，计算装置600可以包括其他从物理和电的角度耦接至或者不耦接至板602的部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(诸如硬盘驱动器、紧致盘(CD)、数字通用盘(DVD)等)。
通信芯片606能够实现往返于计算装置600进行数据传送的无线通信。“无线”一词及其派生词可以用来描述利用调制电磁辐射通过非固态媒介进行数据通信的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片606可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被命名为3G、4G、5G和更高代的无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短程的无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长程的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置600的处理器604包括封装于处理器604内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括一个或多个采用IC结构的晶体管架构，所述IC结构根据本公开的实施例的实施方式具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片606也包括封装于通信芯片606内的集成电路管芯。根据本公开的实施例的另一实施方式，通信芯片的集成电路管芯包括一个或多个采用IC结构的晶体管架构，所述IC结构根据本公开的实施例的实施方式具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率。
在其他实施方式中，容纳于计算装置600内的另一部件可以包含包括一个或多个采用IC结构的晶体管架构的集成电路管芯，所述IC结构根据本公开的实施例的实施方式具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率。
在各种实施方式中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置600可以是任何其他处理数据的电子装置。
因而，本文描述的实施例包括采用IC结构的晶体管架构，所述IC结构具有由超低PMOS接触电阻率结构保护的第一pEPI区域，所述超低PMOS接触电阻率结构包括：i)在接触位置处位于第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及ii)位于第二pEPI区域之上的包含硅的帽盖层，以实现热稳定性和低PMOS接触电阻率。
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非意在进行穷举或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可以进行各种等价修改，这是本领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的措辞解释为使本公开局限于说明书和权利要求书中公开的具体的实施方式。相反，本公开的范围将完全由下述权利要求决定，应当根据公认的权利要求解释原则对权利要求加以解释。
示例性实施例1：一种集成电路结构包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。位于该帽盖层上的包含钛的导电接触部材料。
示例性实施例2：实施例1的集成电路结构，其中，第二pEPI区域包括大约60-100％的锗原子百分比以及大约1e21/cm3的硼化学浓度。
示例性实施例3：实施例1或2的集成电路结构，其中，第二pEPI区域具有大约6-10nm的厚度。
示例性实施例4：实施例1、2或3的集成电路结构，其中，所述导电接触部材料的钛向第二pEPI区域当中的扩散小于大约2nm。
示例性实施例5：实施例1、2、3或4的集成电路结构，其中，该帽盖层包括上至100％的硅原子百分比。
示例性实施例6：实施例1、2、3、4或5的集成电路结构，其中，该帽盖层进一步包括锗和硼，其中，锗的原子百分比上至大约20％，并且硼的化学浓度大约为9e20。
示例性实施例7：实施例1、2、3、4、5或6的集成电路结构，进一步包括位于所述外延源极或漏极结构与所述导电接触部材料的边界处的B11。
示例性实施例8：实施例1、2、3、4、5、6或7的集成电路结构，其中，帽盖层的存在带来了～2e-9Ohm cm2的接触电阻率。
示例性实施例9：实施例1、2、3、4、5、6、7或8的集成电路结构，其中，第一PMOS pEPI区域中的锗原子百分比大约为50-55％。
示例性实施例10：一种计算装置，其包括板以及耦接至该板的部件。该部件包括具有位于子鳍状物上方的多条纳米线的集成电路结构。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
示例性实施例11：实施例10的计算装置，进一步包括：耦接至该板的存储器。
示例性实施例12：实施例10或11的计算装置，进一步包括：耦接至该板的通信芯片。
示例性实施例13：实施例10、11或12的计算装置，进一步包括：耦接至该板的电池。
示例性实施例14：实施例10、11、12或13的计算装置，其中，该部件是封装集成电路管芯。
示例性实施例15：一种集成电路结构，其包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
示例性实施例16：实施例15的集成电路结构，其中，第二pEPI区域包括大约60-100％的锗原子百分比以及大约1e21/cm3的硼化学浓度。
示例性实施例17：实施例15或16的集成电路结构，其中，第二pEPI区域具有大约6-10nm的厚度。
示例性实施例18：实施例15、16或17的集成电路结构，其中，该帽盖层包括上至100％的硅原子百分比，并且使所述导电接触部材料的钛向第二pEPI区域当中的扩散保持小于大约2nm。
示例性实施例19：一种计算装置，其包括板以及耦接至该板的部件。该部件包括具有PMOS区域的集成电路结构。该PMOS区域包括位于子鳍状物上方的多条纳米线。栅极堆叠体位于所述多条纳米线和所述子鳍状物之上。外延源极或漏极结构位于所述多条纳米线的相反末端上。所述外延源极或漏极结构包括：i)由锗和硼构成的第一PMOS外延(pEPI)区域，ii)在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及iii)位于第二pEPI区域之上的包含硅的帽盖层。包含钛的导电接触部材料位于该帽盖层上。
示例性实施例20：实施例19的计算装置，进一步包括：耦接至该板的存储器。

Claims (20)

1.一种集成电路结构，包括：
位于子鳍状物上方的多条纳米线；
位于所述多条纳米线和所述子鳍状物之上的栅极堆叠体；
位于所述多条纳米线的相反末端上的外延源极或漏极结构，所述外延源极或漏极结构包括：
由锗和硼构成的第一PMOS外延(pEPI)区域，
在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及
位于所述第二pEPI区域之上的包含硅的帽盖层；以及
位于所述帽盖层上的包含钛的导电接触部材料。
2.根据权利要求1所述的集成电路结构，其中，所述第二pEPI区域包括大约60-100％的锗原子百分比以及大约1e21/cm3的硼化学浓度。
3.根据权利要求1或2所述的集成电路结构，其中，所述第二pEPI区域具有大约6-10nm的厚度。
4.根据权利要求1或2所述的集成电路结构，其中，所述导电接触部材料的硅化钛向所述第二pEPI区域当中的扩散小于大约2nm。
5.根据权利要求1或2所述的集成电路结构，其中，所述帽盖层包括上至100％的硅原子百分比。
6.根据权利要求1或2所述的集成电路结构，其中，所述帽盖层进一步包括锗和硼，其中，锗的原子百分比上至大约20％，并且硼的化学浓度大约为9e20。
7.根据权利要求5所述的集成电路结构，进一步包括位于所述外延源极或漏极结构与所述导电接触部材料的边界处的B11。
8.根据权利要求1或2所述的集成电路结构，其中，所述第二pEPI区域和所述帽盖层的使用得到了大约为1e-9Ohm cm2的接触电阻率。
9.根据权利要求1或2所述的集成电路结构，其中，所述第一PMOS pEPI区域中的锗原子百分比大约为50-55％。
10.一种计算装置，包括：
板；以及
耦接至所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
位于子鳍状物上方的多条纳米线；
位于所述多条纳米线和所述子鳍状物之上的栅极堆叠体；
位于所述多条纳米线的相反末端上的外延源极或漏极结构，所述外延源极或漏极结构包括：
由锗和硼构成的第一PMOS外延(pEPI)区域，
在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及
位于所述第二pEPI区域之上的包含硅的帽盖层；以及
位于所述帽盖层上的包含钛的导电接触部材料。
11.根据权利要求10所述的计算装置，进一步包括：
耦接至所述板的存储器。
12.根据权利要求10或11所述的计算装置，进一步包括：
耦接至所述板的通信芯片。
13.根据权利要求10或11所述的计算装置，进一步包括：
耦接至所述板的电池。
14.根据权利要求10或11所述的计算装置，其中，所述部件是封装的集成电路管芯。
15.一种集成电路结构，包括：
在PMOS区域中位于子鳍状物上方的多条纳米线；
位于所述多条纳米线和所述子鳍状物之上的栅极堆叠体；以及
位于所述多条纳米线的相反末端上的外延源极或漏极结构，所述外延源极或漏极结构包括：
由锗和硼构成的第一PMOS外延(pEPI)区域，
在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及
位于所述第二pEPI区域之上的包含硅的帽盖层；以及
位于所述帽盖层上的包含钛的导电接触部材料。
16.根据权利要求15所述的集成电路结构，其中，所述第二pEPI区域包括大约60-100％的锗原子百分比以及大约1e21/cm3的硼化学浓度。
17.根据权利要求15或16所述的集成电路结构，其中，所述第二pEPI区域具有大约6-10nm的厚度。
18.根据权利要求15或16所述的集成电路结构，其中，所述帽盖层包括上至100％的硅原子百分比，并且使所述导电接触部材料的硅化钛向所述第二pEPI区域当中的扩散保持小于大约2nm。
19.一种计算装置，包括：
板；以及
耦接至所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
PMOS区域，所述PMOS区域包括：
位于子鳍状物上方的多条纳米线；
位于所述多条纳米线和所述子鳍状物之上的栅极堆叠体；以及
位于所述多条纳米线的相反末端上的外延源极或漏极结构，所述外延源极或漏极结构包括：
由锗和硼构成的第一PMOS外延(pEPI)区域，
在接触位置处位于所述第一pEPI区域上的由硅、锗和硼构成的第二pEPI区域，以及
位于所述第二pEPI区域之上的包含硅的帽盖层；以及
位于所述帽盖层上的包含钛的导电接触部材料。
20.根据权利要求19所述的计算装置，进一步包括：
耦接至所述板的存储器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3311417A4 (en) * 2015-06-19 2019-01-16 Intel Corporation CARBON-BASED INTERFACE FOR EPITAXIAL GROWTH SOURCE / DRAIN TRANSISTOR REGIONS
US10854715B2 (en) * 2018-04-13 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Supportive layer in source/drains of FinFET devices
US10658510B2 (en) * 2018-06-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure
KR102582670B1 (ko) * 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치
US10950725B2 (en) * 2018-09-28 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial source/drain structure and method of forming same
US11489063B2 (en) * 2019-08-30 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of manufacturing a source/drain feature in a multi-gate semiconductor structure

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