CN115843427A - 用于所传输信号的脉冲响应涂抹的设备和方法 - Google Patents

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Abstract

本公开的实施例包含使用前馈均衡器(FFE)来减少信道总线的信号线之间的串扰的信号处理方法，所述前馈均衡器配置成涂抹在所述信道的信号线上传输的脉冲响应能量以减少脉冲边缘速率。用于所述FFE的系数可基于串扰干扰特性。使用FFE在较长时间周期上涂抹或扩散脉冲响应能量增加符号间干扰(ISI)。为了抵消由涂抹脉冲响应能量引起的增加的符号间干扰，配置成恢复在所述信道总线上传输的符号数据的接收器可各自包含相应决策反馈均衡器(DFE)，所述决策反馈均衡器配置成基于所述信道的先前符号决策而从所传输符号滤波ISI。配置成涂抹脉冲响应的所述FFE与滤波ISI的所述DFE的组合可提高数据眼质量，以在串扰支配噪声时恢复信道总线上的所传输数据。

Description

用于所传输信号的脉冲响应涂抹的设备和方法
相关申请的交叉引用
本申请要求2020年7月2日提交的美国临时申请第63/047,378号的提交权益。本申请以全文引用的方式并入本文中且出于所有目的。
背景技术
高数据可靠性、高存储器存取速度、较低功率消耗以及减小的芯片/封装大小是半导体存储器所要求的特征。可对在多信道总线上传输的数据进行滤波以均衡每一信道的信道响应。然而，随着电路设计变得更加紧凑且随着数据速率的增加，所传输信号之间的串扰可能在数据传输期间成为噪声的重要贡献者，且在一些实例中，信道响应均衡可能增强串扰。信道串扰对噪声的增加的贡献可限制进一步降低半导体装置、封装或模块的物理特性和/或可限制多信道总线的数据速率的能力。
附图说明
图1为根据本公开的实施例的半导体装置的框图。
图2为根据本公开的实施例的存储器封装的框图。
图3为根据本公开的实施例的包含存储器模块的存储器系统300的框图。
图4为根据本公开的实施例的用于经由多信道总线在传输器与接收器之间通信的系统的框图。
图5为根据本公开的实施例的示例性前馈均衡器(FFE)的框图。
图6为根据本公开的实施例的示例性决策反馈均衡器(DFE)的框图。
图7为根据本公开的实施例的用于使用前馈均衡器来涂抹脉冲响应能量的方法700的流程图。
发明内容
本公开描述减少经由用于在装置或节点之间通信的多信号线信道总线在信道上传输数据之间的串扰的信号处理设备和方法。实例设备可包含：多个数据端子，其各自耦合到信道总线的多个信号线中的相应信号线；和传输器，其耦合到数据端子，所述传输器包括与多个信号线中的第一信号线相关联且根据信道总线的串扰干扰特性而配置的前馈均衡器(FFE)。传输器可配置成将经滤波数据信号传输到多个端子中与第一信号线相关联的端子。FFE可配置成接收对应于多个信号线中的第一信号线的数据信号，且在超过一个符号周期上扩展脉冲响应能量以提供经滤波数据信号。另外或替代地，信道总线的串扰干扰特性包含在信道总线的邻近信道上诱发的干扰。另外或替代地，传输器进一步包含与多个信号线中的第二信号线相关联且根据信道总线的第二串扰干扰特性而配置的第二FFE，其中第二FFE配置成在超过一个符号周期上扩展脉冲响应能量以提供第二经滤波数据信号。另外或替代地，FFE配置成对符号的脉冲响应能量应用第一系数以提供用于在第一符号周期期间传输的第一经滤波符号，且对符号的脉冲响应能量应用第二系数以提供用于在第二符号周期期间传输的第二经滤波符号。另外或替代地，第一符号周期为与符号相关联的时间周期，且第二符号周期为与后续符号相关联的时间周期。另外或替代地，基于串扰干扰特性而选择第一系数和第二系数。另外或替代地，第一系数和第二系数均为正值。另外或替代地，FFE包含至少两个分接头。c设备进一步包含耦合到多个端子且包括决策反馈均衡器(DFE)的接收器，所述决策反馈均衡器配置成基于先前符号决策集合而对在与第一信号线相关联的数据端子处接收到的接收信号进行滤波以恢复符号数据。
另一实例设备包含：存储器裸片，其配置成从具有多个信号线的信道数据总线接收写入数据且将读取数据提供到所述信道数据总线；和逻辑裸片，其包括耦合到信道数据总线的传输器。传输器可包含各自对应于信道数据总线的多个信号线中的相应信号线的多个前馈均衡器(FFE)。多个FFE中的每一个可配置成基于信道数据总线的串扰干扰特性而在超过一个符号周期上扩展脉冲响应能量以提供相应经滤波数据信号。另外或替代地，存储器裸片包含耦合到信道数据总线的接收器。接收器可包含多个决策反馈均衡器(DFE)，其各自配置成基于相应先前符号决策集合而对从传输器传输的经滤波数据信号中的相应一者进行滤波以恢复相应符号数据。另外地或可替代地，多个FFE中的每一个可配置成在超过一个符号周期上扩展相应数据信号的相应符号的相应脉冲响应能量，增加相应经滤波数据信号上的符号间干扰。另外或替代地，信道总线的串扰干扰特性可基于以下中的至少一者：多个信号线中的每一信号线的迹线宽度、多个信号线中的邻近信号线之间的迹线间距、多个信号线中的每一信号线的迹线布置、用于形成信道数据总线的多个信号线的相应迹线的导电材料，或其任何组合。另外地或可替代地，实例设备可进一步包含第二存储器裸片，其配置成从具有连接到逻辑装置的第二多个信号线的第二信道数据总线接收第二写入数据且将第二读取数据提供到所述第二信道数据总线。逻辑装置可进一步包含耦合到第二信道数据总线的第二传输器，所述第二信道数据总线配置成将第二写入数据提供到第二存储器裸片且从第二存储器裸片接收第二读取数据。第二传输器可包含各自对应于信道数据总线的第二多个信号线中的相应信号线的第二多个FFE，其中第二多个FFE中的每一个可配置成基于第二信道数据总线的串扰干扰特性而在超过一个符号周期上扩展脉冲响应能量以提供相应经滤波数据信号。第二传输器可配置成将相应经滤波数据信号中的每一个传输到信道总线的第二多个信号线中的对应信号线。
实例方法可包含在传输器的前馈均衡器(FFE)处接收对应于信道总线的多个信号线中的第一信号线的数据信号。FFE的配置基于信道总线的串扰干扰特性。实例方法可进一步包含：经由FFE在超过一个符号周期上扩展数据信号的符号的脉冲响应能量以提供经滤波数据信号；和经由传输器将经滤波数据信号传输到第一信号线。另外或替代地，经由FFE在超过一个符号周期上扩展数据信号的符号的脉冲响应能量以提供经滤波数据信号可包含：对符号的脉冲响应能量应用第一系数以提供用于在第一符号周期期间传输的第一经滤波符号；和对符号的脉冲响应能量应用第二系数以提供用于在第二符号周期期间传输的第二经滤波符号。另外或替代地，第一符号周期为与符号相关联的时间周期，且第二符号周期为与后续符号相关联的时间周期。另外或替代地，第一系数和第二系数均为正值。另外或替代地，实例方法进一步包含对符号的脉冲响应能量应用第三系数以提供用于在第三符号周期期间传输的第三经滤波符号。另外或替代地，实例方法进一步包含基于信道总线的串扰干扰特性而选择第一系数和第二系数。
具体实施方式
某些实施例的以下描述在本质上仅是示例性的，且绝不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考附图，所述附图形成本文的一部分，且借助于说明的方式展示其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践本发明所公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
本公开描述减少经由用于在装置或节点之间通信的多信号线信道总线在信道上传输数据之间的串扰的信号处理方法。在一些实例中，前馈均衡器(FFE)可配置成调节在信道总线的相应信号线上传输的信道数据以减少经由信号线在信道上传输的信道数据之间的串扰噪声(例如，电磁干扰)。噪声包含在信道上传输的数据的任何错误或非所要随机干扰。因此，增加的噪声级可能影响信道上的所传输信号的质量，使得可降低可靠地恢复在信道上传输的数据的能力。噪声可包含来自外部源的干扰(例如，来自发出电磁能的其它组件或装置)、与信道的物理特性直接相关联的干扰(例如，信道响应，其特征可在于传递函数)、由信道总线的信号线之间的串扰引起的干扰，或其任何组合。在一些实例中，当FFE配置成预强调或后强调脉冲响应以均衡信道的特定信号线的信道响应(例如，选择FFE分接头系数以产生具有信道的逆传递函数的滤波器)时，信道上的所得所传输信号可能归因于一些脉冲响应的强调或放大的高通滤波器效应而增加物理邻近信号线之间的串扰，这可能不利地影响与易受信道串扰影响的信道相关联的多信号线总线的性能。另外，随着数据速率增加，串扰的影响可能变得更严重。如果FFE配置成涂抹(例如，在较长时间周期内减弱和/或扩展能量)在信道上传输的脉冲响应以减小脉冲边缘速率，那么可减少信道之间的所得串扰。使用FFE在较长时间周期上涂抹或扩展脉冲响应能量可能增加符号间干扰(ISI)，在一些实例中，这可能不利地影响可靠地恢复所传输符号数据的能力。因此，涂抹脉冲响应以减少串扰与增加ISI之间存在折衷。为了抵消增加的ISI，配置成恢复在多信号线总线上传输的符号信道数据的接收器可各自包含配置成从所传输符号滤波ISI的相应决策反馈均衡器(DFE)。DFE可基于信道的先前符号决策集合对来自信道的ISI进行滤波。配置成涂抹脉冲响应的FFE与对来自所传输信道的ISI进行滤波的DFE的组合可改进数据眼质量，以在信道串扰为信号噪声的重要贡献者时从多信号线总线恢复所传输的信道数据。
图1为根据本公开的至少一个实施例的半导体装置的框图。半导体装置100可为集成在单个半导体芯片上的半导体存储器装置，诸如动态随机存取存储器(DRAM)装置(例如，双数据速率(DDR)4DRAM、DDR5 DRAM、DDR6 DRAM等)。图1的实例装置100可包含存储器封装，诸如定位在衬底123上的存储器裸片中的存储器裸片的堆叠，其可充当(且可称为)接口。尽管在存储器裸片的堆叠中的存储器裸片中展示某些组件且在衬底123上展示某些组件，但在其它实例实施例中，装置100的组件在存储器裸片的堆叠与衬底123之间的其它布置是可能的。在一些实施例中，装置100可包含存储器裸片的多个堆叠。在其它实施例中，存储器裸片的堆叠可包含单个裸片。
为了说明的简洁和清楚起见，图1中仅展示存储器裸片的堆叠中的一个存储器裸片的组件。一般来说，存储器裸片的堆叠中的不同裸片可各自具有彼此类似的组件。在一些实施例中，存储器裸片的堆叠中的每一裸片可实体上彼此相同。衬底123可充当接口，且可将信息(例如，数据、命令)发送到外部且从外部接收所述信息，同时存储器裸片堆叠中的存储器裸片与衬底的组件通信。如本文中所描述，可将由衬底123发送的命令和其它信号发送到存储器裸片的堆叠中的所有存储器裸片，或可单独寻址到存储器裸片的堆叠中的个别存储器裸片。
半导体装置100包含存储器阵列118。存储器阵列118可定位在存储器裸片的堆叠中的裸片中。存储器阵列118展示为包含多个存储器存储体。在图1的实施例中，存储器阵列118展示为包含N+1个存储器存储体BANK0-N，其中N为任何整数值，诸如2、4、8、16、32等。存储器存储体BANK0-N中的每一个可包含多个字线WL、多个位线BL和/BL，以及布置在多个字线WL和多个位线BL和/BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL和/BL的选择由列解码器110执行。行解码器108和列解码器110也可定位在存储器裸片的堆叠中的存储器裸片中。在图1的实施例中，行解码器108包含用于每一存储器存储体的相应行解码器，且列解码器110包含用于每一存储器存储体的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP放大，且通过互补局部数据线(LIOT/B)、传送门(TG)以及互补主数据线(MIOT/B)传送到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补主数据线MIOT/B、传送门TG以及互补局部数据线LIOT/B传送到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。
半导体装置100可使用多个外部端子，其包含：耦合到命令和地址总线以接收命令和地址以及CS信号的命令和地址(C/A)端子；用以接收时钟CK和/CK的时钟端子；用以接收和提供信道数据(例如，经由多信号线信道数据总线)的数据端子DQ；以及用以接收电源电势VDD、VSS、VDDQ以及VSSQ的电源端子。外部端子可定位在衬底123上。
向时钟端子供应提供到输入电路112的外部时钟CK和/CK。外部时钟可互补。输入电路112基于CK和/CK时钟而产生内部时钟ICLK。将ICLK时钟提供到命令解码器110和内部时钟产生器114。内部时钟产生器114基于ICLK时钟而提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122以对输入/输出电路122中所包含的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
可向C/A端子供应存储器地址。经由命令/地址输入电路102将供应到C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将解码的行地址XADD供应到行解码器108，且将解码的列地址YADD供应到列解码器110。地址解码器104还可供应解码的存储体地址BADD，其可指示含有解码的行地址XADD和列地址YADD的存储器阵列118的存储体。在一些实施例中，地址解码器104还可指示存储器裸片的堆叠中用于激活的特定存储器裸片。可向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令(诸如用于执行读取操作的读取命令和用于执行写入操作的写入命令)，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD以及存储体地址BADD相关联。
命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以解码内部命令信号以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器106可提供用以选择字线的行命令信号和用以选择位线的列命令信号。
半导体装置100可接收作为读取命令的存取命令。当接收到读取命令且及时向存储体地址、行地址以及列地址(和任选裸片地址)供应读取命令时，从存储器阵列118中对应于行地址和列地址的存储器单元读取读取数据。读取命令由命令解码器106接收，所述命令解码器106提供使得将来自存储器阵列118的读取数据提供到读取/写入放大器120的内部命令。读取数据通过输入/输出电路122从数据端子DQ输出到外部。
半导体装置100可接收作为写入命令的存取命令。当接收到写入命令且及时向存储体地址、行地址以及列地址(和任选裸片地址)供应写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器106提供使得写入数据由输入/输出电路122中的数据接收器接收的内部命令。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且由读取/写入放大器120供应到存储器阵列118以写入到存储器单元MC中。
在一些实例中，输入/输出电路122可包含耦合到数据端子DQ中的每一个的相应传输器和/或相应接收器。传输器可配置成经由数据端子DQ将读取数据传输到信道数据总线，且接收器可配置成经由数据端子DQ从信道数据总线接收写入数据。信道数据总线可包含多个信号线。信道总线可促进存储器裸片的堆叠中的裸片中的一或多个与外部装置(诸如，存储器模块控制器、存储器控制器、另一半导体装置、处理器或任何其它半导体装置)之间的信道数据的通信。在一些实例中，具有多个信号线的信道总线的物理特性(例如，迹线宽度、迹线布置和分离、导电材料、信道的电压电平等)可产生很大程度上由信道串扰(例如，信道之间的电磁干扰)支配的噪声。为了减少由信道串扰引起的噪声，输入/输出电路122的传输器可各自包含相应传输FFE TxFFE 150，其配置成涂抹(例如，在较长时间周期内减弱和/或扩展能量)相应信道上的脉冲响应以减小脉冲响应转换(slew)或边缘速率。在一些实例中，每一TxFFE 150可配置成基于应用于TxFFE 150的每一分接头的所选系数而涂抹脉冲响应。在一些实例中，每一TxFFE 150可包含2个或更多个分接头。在配置成涂抹脉冲响应的两分接头FFE实例中，可将TxFFE 150分接头系数两者设定为正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减小脉冲响应转换或边缘速率。减小的脉冲响应转换或边缘速率可减少信道串扰。
在一些实例中，使用FFE涂抹脉冲响应的一个副作用将包含信道的邻近符号之间的ISI增加。因此，为了减轻在使用类似于TxFFE 150的FFE来涂抹传输到半导体装置100的数据端子DQ的数据的脉冲响应能量时增加的ISI的影响，输入/输出电路122的接收器可包含用于信道总线的每一信号线的相应接收DFE RxDFE 152以从所传输符号滤波至少一些ISI。RxDFE 152可基于先前符号决策集合而对ISI进行滤波，以恢复通过具有多个信号线的信道总线传输的信道数据。先前符号决策集合可包含2个或更多个先前决策。RxDFE 152中的每一个可将相应权重应用于先前符号决策集合中的每一先前符号决策，且将经加权的先前符号决策与当前符号组合以恢复当前符号。配置成涂抹所传输信号的脉冲响应的TxFFE150与对来自所接收信号的ISI进行滤波的RxDFE 152的组合可改进数据眼质量，以恢复多信号线信道总线上的所传输信道符号数据，包含当信道噪声受信道串扰严重影响时。在一些实例中，命令地址输入电路102可包含类似于RxDFE 152的RxDFE，以对来自经由命令和地址总线接收的所接收命令和地址信号的ISI进行滤波。
向电源端子供应电源电势VDD和VSS。将电源电势VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP主要用于行解码器108中，内部电势VOD和VARY主要用于包含于存储器阵列118中的感测放大器SAMP中，且内部电势VPERI用于许多外围电路块中。
还向电源端子供应电源电势VDDQ和VSSQ。将电源电势VDDQ和VSSQ供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ及VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2为根据本公开的实施例的存储器封装200的框图。在一些实例中，存储器封装200可为图1的半导体装置100和存储器裸片的堆叠的实施方案。存储器封装200是表示将存储器裸片(和衬底/接口)组织到可用于存储器装置中的存储器封装中的一种可能的实例。存储器封装200包含封装衬底220，其包含将信息发送到存储器封装200外部的其它组件且从所述其它组件接收信息的端子。封装200还包含逻辑裸片221和存储器裸片203(0)-(3)。逻辑裸片221可配置成将信号发送到存储器裸片203(0)-(3)中的每一个且从存储器裸片203(0)-(3)中的每一个接收信号，且将信号发送到一或多个外部源且从一或多个外部源接收信号。存储器裸片203(0)-(3)可各自配置成将信号发送到邻近裸片且从邻近裸片接收信号，其中存储器裸片230(0)配置成将信号发送到逻辑裸片221且从逻辑裸片221接收信号。
大体上类似于存储器封装200的结构的实例可以称为3DS封装，且裸片中的每一个通常可称为逻辑秩(rank)。图2的存储器封装200说明具有4个不同存储器裸片230(0)-(3)的实例实施例。在其它实例中，可使用更多或更少的存储器裸片。举例来说，一些存储器堆叠可包含8个或2个存储器裸片。
封装衬底220和逻辑裸片221和/或存储器裸片230(0)-(3)可使用各种方法中的一或多种彼此耦合。在一些实施例中，封装衬底220和逻辑裸片221和/或存储器裸片230(0)-(3)可通过线接合耦合在一起。在一些实施例中，封装衬底220和逻辑裸片221和/或存储器裸片230(0)-(3)可使用硅通孔(TSV)耦合在一起。在3DS封装中，可存在基于峰值功率(和/或电流)的附加功率约束，可通过封装衬底220与逻辑裸片221和/或存储器裸片230(0)-(3)之间的耦合(例如，线接合和/或TSV)来拉动所述峰值功率。
存储器封装200可包含分布于封装衬底220、逻辑裸片221和/或存储器裸片230(0)-(3)中的每一个之间的与图1的半导体封装100相同的组件中的许多。在一些实例中，封装衬底220、逻辑裸片221和/或存储器裸片230(0)-(3)中的每一个可包含用于经由具有多个信号线的信道总线传输和接收信道数据的输入/输出电路(例如，图1的输入/输出电路122)。
在一些实例中，为了适应一或多个信道总线(例如，用于与外部装置来回通信的总线和/或用于与存储器裸片230(0)-(3)中的一或多个来回通信的总线)上的命令、地址和/或数据传输和接收，逻辑裸片221可包含一或多个TxFFE 222和/或一或多个RxDFE 224。对于具有多个信号线的给定信道总线，TxFFE 222的数目可基于信道总线的在其上传输信道数据的信号线的数目，且RxDFE 224的数目可基于信道总线的在其上接收信道数据的信号线的数目。
在一些实例中，存储器裸片230(0)-(3)中的每一个可包含相应TxFFE 232(0)-(3)和/或相应RxDFE 234(0)-(3)以促进一或多个信道总线(例如，用于与存储器裸片230(0)-(3)中的一或多个来回进行命令、地址和/或数据通信的总线和/或用于经由封装衬底220和/或逻辑裸片221与外部装置来回进行命令、地址和/或数据通信的总线)上的信号传输和接收。对于包含多个信号线以用于将信道数据提供到存储器裸片230(0)-(3)中的一个和/或从存储器裸片230(0)-(3)中的一个提供信道数据的给定信道总线，TxFFE 232(0)-(3)的相应数目可基于信道总线的在其上传输信号的信号线的数目，且RxDFE 234(0)-(3)的相应数目可基于信道总线的在其上接收信号的信号线的数目。
在不脱离本公开的范围的一些实例中，仅逻辑裸片221可包含TxFFE 222和RxDFE224，其中存储器裸片230(0)-(3)在不使用相应TxFFE 232(0)-(3)和/或相应RxDFE234(0)-(3)的情况下传输和接收数据。在不脱离本公开的范围的一些实例中，仅存储器裸片230(0)-(3)包含相应TxFFE 232(0)-(3)和/或相应RxDFE 234(0)-(3)，其中逻辑裸片221在不使用TxFFE 222和RxDFE 224的情况下传输和接收数据。
前文描述可应用于TxFFE 222和/或相应TxFFE 232(0)-(3)中的任一个的TxFFE的操作，且描述可应用于RxDFE 224和/或RxDFE 234(0)-(3)中的任一个的RxDFE的操作。在一些实例中，信道总线的信号线的物理特性(例如，迹线宽度、迹线布置和分离、导电材料、信道总线的电压电平等)可产生很大程度上由信道串扰(例如，信道之间的电磁干扰)支配的噪声。为了减少由信道串扰引起的噪声，TxFFE可配置成涂抹(例如，在较长时间周期内减弱和/或扩展)相应信道上的脉冲响应以减小脉冲边缘速率。在一些实例中，TxFFE可配置成基于应用于TxFFE的每一分接头的所选系数而涂抹脉冲响应。在一些实例中，TxFFE可包含2个或更多个分接头。在配置成涂抹脉冲响应的两分接头TxFFE实例中，TxFFE分接头系数两者可具有正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减小脉冲响应转换或边缘速率。减小的脉冲响应转换或边缘速率可减少信道之间的串扰。
在一些实例中，使用TxFFE涂抹脉冲响应的一个副作用将包含信道的邻近符号之间的ISI增加。因此，为了减轻在使用TxFFE来涂抹传输到存储器封装200或在所述存储器封装内的信号的脉冲响应能量时增加的ISI的影响，接收器可包含用于信道总线的每一信号线的相应RxDFE以从所传输符号滤波至少一些ISI。RxDFE可基于先前符号决策集合而对ISI进行滤波，以恢复在信道上传输的数据。先前符号决策集合可包含2个或更多个先前决策。RxDFE中的每一个可将相应权重应用于先前符号决策集合中的每一先前符号决策，且将经加权的先前符号决策与当前符号组合以恢复当前符号。配置成涂抹所传输信号的脉冲响应的TxFFE 222和/或相应TxFFE 232(0)-(3)与对来自所接收信号的ISI进行滤波的RxDFE224和/或RxDFE 234(0)-(3)的组合可改进数据眼质量，以恢复信道总线上的所传输符号数据，包含当信道噪声受信道串扰严重影响时。
图3为根据本公开的实施例的包含存储器模块310的存储器系统300的框图。存储器模块310可包含耦合到寄存器时钟驱动器(RCD)电路系统311的存储器312(0)-(7)。存储器312(0)-(7)中的每一个可包含存储器封装和/或存储器装置。存储器模块310可配置成与存储器控制器320通信以基于时钟信号CLK、经由至少一个命令和地址总线C/A接收的命令和地址数据和/或经由相应信道数据总线传送的信道数据而执行存储器存取操作。
在一些实例中，存储器控制器320可包含TxFFE 322，其配置成涂抹经由信道数据总线和/或C/A总线的相应信号线传输到存储器控制器320和/或RxDFE 324的信道数据的脉冲响应，所述RxDFE 324配置成对来自经由多信道数据总线从存储器模块310接收的信号的ISI进行滤波。对于给定信道总线，TxFFE 322的数目可基于信道总线的在其上传输信道数据的信号线的数目，且RxDFE 324的数目可基于信道总线的在其上接收信道数据的信号线的数目。
在一些实例中，存储器312(0)-(7)可全部为相同类型的存储器。在其它实例中，存储器312(0)-(7)可为不同类型的存储器的混合。在一些实例中，存储器312(0)-(7)中的每一个可实施图1的半导体装置100、图2的存储器封装200或其任何组合。存储器模块310可包含双列直插式存储器模块(DIMM)，包含对准DIMM、减负荷DIMM(LRDIMM)、微DIMM、非易失性DIMM(NVDIMM)(例如，包含非易失性存储器和控制器(未展示))或任何其它类型的DIMM。尽管图3中展示的存储器模块300具有8个存储器312(0)-(7)，但在其它实施例中，可使用更多或更少的存储器。在一些实例中，存储器模块310可包含用于错误校正代码(ECC)存储的额外存储器(未展示)。
在一些实施例中，存储器312(0)-(7)可组织到不同物理秩中和/或可包含于存储器模块310的一侧或两侧上。在一些实施例中，每物理秩可存在8个、16个或更多个存储器，且存储器模块310中可存在一或多个物理秩。举例来说，存储器模块310可在存储器模块310的第一侧上包含第一物理秩(例如，8个存储器312(0)-(7))，且在存储器模块310的背侧上包含第二物理秩(例如，存储器模块310的背侧上的大于8个存储器)。
RCD电路系统311可配置成与存储器控制器320通信以接收时钟信号CLK且经由至少一个命令/地址总线C/A接收命令和地址信号。RCD电路系统311可配置成将CLK信号提供到存储器312(0)-(7)中的每一个且将命令和地址数据提供到存储器312(0)-(7)。在一些实例中，C/A总线可包含两个单独总线以并行传达两组命令和地址数据。在这一实例中，RCD电路系统311可配置成经由存储器模块310的第一C/A总线C/A 1将第一组命令和地址数据提供到存储器312(0)-(3)，且经由存储器模块310的第二C/A总线C/A2将第二组命令和地址数据提供到存储器312(4)-(7)。RCD电路系统311可进一步包含用以存储和提供关于存储器模块310的信息的电路系统，所述信息例如存储器的数目、秩的数目、存储器的类型、存储器模块310的配置信息等。
存储器312(0)-(7)中的每一个可配置成经由相应信道数据总线与存储器控制器320通信，所述相应信道数据总线具有多个信号线以在根据分别经由C/A 1和C/A 2总线从RCD电路系统311接收的命令和地址数据而执行的存取操作期间接收和发送数据。存储器312(0)-(7)中的每一个可包含：相应TxFFE 314(0)-(7)，其配置成涂抹在信道数据总线的相应信号线上传输到存储器控制器320的信道数据的脉冲响应；和/或相应RxDFE316(0)-(7)，其配置成对来自经由信道数据总线从存储器控制器320接收的信道数据的ISI进行滤波。对于向存储器模块310(0)-(7)中的一个和/或从存储器模块310(0)-(7)中的一个提供通信的给定信道总线，TxFFE 314(0)-(7)的相应数目可基于信道总线的在其上传输信道数据的信号线的数目，且RxDFE 316(0)-(7)的相应数目可基于信道总线的在其上接收信号的信号线的数目。
前文描述可应用于TxFFE 322和/或相应TxFFE 314(0)-(7)中的任一个的TxFFE的操作，且描述可应用于RxDFE 324和/或RxDFE 316(0)-(7)中的任一个的RxDFE的操作。在一些实例中，信道总线的信号线的物理特性(例如，迹线宽度、迹线布置和分离、导电材料、信道的电压电平等)可产生很大程度上由信道串扰(例如，信号线之间的电磁干扰)支配的噪声。为了减少由信道串扰引起的噪声，TxFFE可配置成涂抹(例如，在较长时间周期内减弱和/或扩展)相应信号线上的脉冲响应以减小脉冲边缘速率。在一些实例中，TxFFE可配置成基于应用于TxFFE的每一分接头的所选系数而涂抹脉冲响应。在一些实例中，TxFFE可包含2个或更多个分接头。在配置成涂抹脉冲响应的两分接头TxFFE实例中，TxFFE分接头系数两者可具有正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减小脉冲响应转换或边缘速率。减小的脉冲响应转换或边缘速率可减少信道之间的串扰。
在一些实例中，使用TxFFE涂抹脉冲响应的一个副作用将包含信道的邻近符号之间的ISI增加。因此，为了减轻在使用TxFFE来涂抹传输到存储器模块310或在所述存储器模块内和/或传输到存储器控制器320的信号的脉冲响应能量时增加的ISI的影响，接收器可包含用于信道总线的每一信号线的相应RxDFE，以从所传输符号滤波至少一些ISI。RxDFE可基于先前符号决策集合而对ISI进行滤波，以恢复在信道总线上传输的数据。先前符号决策集合可包含2个或更多个先前决策。RxDFE中的每一个可将相应权重应用于先前符号决策集合中的每一先前符号决策，且将经加权的先前符号决策与当前符号组合以恢复当前符号。配置成涂抹所传输信号的脉冲响应的TxFFE 322和/或相应TxFFE 314(0)-(7)与对来自所接收信号的ISI进行滤波的RxDFE 324和/或相应RxDFE316(0)-(7)的组合可改进数据眼质量，以恢复信道总线上的所传输符号数据，包含当信道噪声受信道串扰严重影响时。
图4为根据本公开的实施例的用于经由多信道总线420在传输器410与接收器430之间通信的系统400的框图。传输器410可包含于图1的输入/输出电路122中的任一个、图2的逻辑裸片221或存储器裸片230(1)-(3)中的任一个和/或图3的存储器312(0)-(7)或存储器控制器320中的任一个中。信道总线420可包含于图1的命令地址输入电路102或输入/输出电路122中的任一个、图2的逻辑裸片221或存储器裸片230(1)-(3)中的任一个和/或图3的RCD电路系统311、存储器312(0)-(7)或存储器控制器320中的任一个中。
多信道总线420可包含N个信道，其中N为大于2的任何数目。虽然图4将信道总线420描绘为具有至少4个信号线，但信道总线420可在不脱离本公开的范围的情况下用多于或少于4个信号线实施。
在多信号线总线420的相应信号线上传输信号期间，信号质量可受来自外部源的外部干扰422以及串扰干扰(例如，电磁干扰)424的影响。在一些实例中，与外部干扰相比，信道总线420的信号线的物理特性(例如，迹线宽度、迹线间距、导电材料、信道总线的电压电平等)可使信道总线420更易于受信道总线420的信号线之间的串扰干扰424的影响，因为串扰干扰是信道之间的噪声的重要贡献者。
因此，为了减少串扰干扰424，传输器410可包含对应于信道总线420的传输信号线CH1TX-CHNTX中的每一个的相应TxFFE 412(1)-(N)。TxFFE 412(1)-(N)中的每一个可配置成经由相应系数数据C1-CN涂抹(例如，在较长时间周期内减弱和/或扩展)CH1TX-CHNTX中的相应一者上的脉冲响应，以减小脉冲响应转换或边缘速率。C1-CN系数数据中的每一个包含用于TxFFE 412(1)-(N)的每一分接头的个别系数值。在一些实例中，TxFFE 412(1)-(N)中的每一个可包含2个或更多个分接头。在配置成涂抹脉冲响应的两分接头TxFFE实例中，C1-CN数据中的系数两者可具有正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减小脉冲响应转换或边缘速率。减小的脉冲响应转换或边缘速率可减少信道之间的串扰。
在一些实例中，使用TxFFEs 412(1)-(N)涂抹脉冲响应的一个副作用可包含信道的邻近符号之间的ISI增加。因此，为了减轻在使用TxFFE 412(1)-(N)来涂抹在信道总线420的CH1-CHN信号线上从传输器410传输的信道数据的脉冲响应能量时增加的ISI的影响，接收器430可包含用于信道总线420的每一接收信号线CH1RX-CHNRX的相应RxDFE 432(1)-(N)。每一RxDFE 432(1)-(N)可基于先前符号决策集合而对ISI进行滤波，以恢复在信道总线上传输的数据。先前符号决策集合可包含2个或更多个先前决策。每一RxDFE 432(1)-(N)可将相应权重应用于先前符号决策集合中的每一先前符号决策，且将经加权的先前符号决策与当前符号组合以恢复当前符号。配置成涂抹所传输信号的脉冲响应的TxFFE 412(1)-(N)与对来自所接收信号的ISI进行滤波的RxDFE 432(1)-(N)的组合可改进数据眼质量，以恢复信道总线上的所传输符号数据，包含当信道噪声受信道串扰严重影响时。
图5为根据本公开的实施例的示例性FFE 500的框图。图1的TxFFE 150中的任一个、图2的TxFFE 222和/或TxFFE 232(0)-(3)中的任一个、图3的TxFFE 314(0)-(7)和/或TxFFE 322中的任一个和/或图4的TxFFE 412(0)-(N)中的任一个可实施FFE 500。
图5中所描绘的FFE 500为两分接头FFE，其包含具有后强调调整的第一乘法器520和第二乘法器530。FFE 500可经修改以应用预强调滤波，或可在不脱离本公开的范围的情况下用包含预强调与后强调的任何组合的超过两个分接头实施。FFE 500在第一乘法器520处且在锁存器510处接收数据(n)。锁存器510可施加等于数据信号上的符号之间的延迟的延迟。在一些实例中，延迟由时钟信号控制。因此，当在锁存器510的输入处接收数据(n)时，在锁存器510的输出处提供数据(n-1)。第一乘法器520组合基于第一系数系数(0)修改数据(n)且第二乘法器530基于第二系数系数(1)修改数据(n-1)。第一乘法器520和第二乘法器530的输出在加法器540处组合，所述加法器540将传输数据提供到信道总线的信号线。
为了减少信道总线的信号线之间的串扰干扰，可设定系数(0)和系数(1)以涂抹(例如，在较长时间周期内减弱和/或扩展)信道上的脉冲响应，以减少脉冲响应转换或边缘速率。因此，为了扩展或涂抹数据(n)的脉冲响应能量，系数(0)将第一滤波器应用于在第一时间期间传输的数据(n)，其与根据系数(1)经滤波先前数据(n-1)组合。在下一符号周期期间，数据(n)将变成待基于系数(1)滤波且与基于系数(0)滤波的下一数据(n)组合的数据(n-1)。在FFE 500配置成涂抹脉冲响应的实例中，系数(0)和系数(1)两者可具有正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减小脉冲响应转换或边缘速率。减小的脉冲响应转换或边缘速率可减少信道总线的信号线之间的串扰。
图6为根据本公开的实施例的示例性DFE 600的框图。图1的RxDFE 152中的任一个、图2的RxDFE 224和/或RxDFE 234(0)-(3)中的任一个、图3的RxDFE 316(0)-(7)和/或RxDFE 324中的任一个和/或图4的RxDFE 432(0)-(N)中的任一个可实施DFE 600。
图6中所描绘的DFE 600为具有成对锁存器630(0)-(M)和乘法器640(0)-(M)的M分接头DFE，其中M为大于1的任何数目。DFE 600在加法器610处从接收信道RX接收数据(n)。加法器610可组合数据(n)与乘法器640(1)-(N)中的每一个的输出以将输出提供到放大器/驱动器电路620。放大器/驱动器电路620可包含放大器和/或驱动器以恢复和驱动恢复的数据(n)符号符号(n)。将放大器/驱动器电路620的输出提供到锁存器630(0)-(M)。锁存器630(0)-(M)可包含依序耦合的延迟，其保持从放大器/驱动器电路620输出的先前恢复的符号集合。锁存器630(0)-(M)中的每一个的延迟可为一个符号周期。因此，当接收到数据(n)时，锁存器630(0)存储符号(n-1)，锁存器630(1)存储符号(N-2)等等。在延迟已过去之后或响应于时钟信号，锁存器630(0)-(M-1)中的每一个将当前存储的符号提供到锁存器630(1)-(M)中的后续一者。另外，锁存器630(0)-(M)中的每一个将当前存储的符号提供到乘法器640(0)-(M)中的相应一者。乘法器640(0)-(M)中的每一个将所接收符号与相应的权重值W0-WM相乘以将输出提供到加法器610。在一些实例中，W0-WM可从W0到WM逐渐变小，使得较旧符号对加法器610的输出的影响与最近接收到的符号相比更小。因此，数据(n)信号与基于从乘法器640(0)-(M)的输出提供的先前符号决策集合的数据的组合可减少ISI且允许所传输符号更可靠地恢复。
图7为根据本公开的实施例的用于使用前馈均衡器来涂抹脉冲响应能量的方法700的流程图。方法700可通过图1的150中的任一个、图2的TxFFE 222和/或TxFFE232(0)-(3)中的任一个、图3的TxFFE 314(0)-(7)和/或TxFFE 322中的任一个、图4的TxFFE 412(0)-(N)中的任一个、图5的FFE 500，或其任何组合来执行。
方法700可包含在710处，在传输器的前馈均衡器(FFE)处接收对应于信道总线的多个信号线中的第一信号线的数据信号。FFE的配置基于信道总线的串扰干扰特性。信道总线可包含参考图1到5描述的任何信道总线。传输器可包含图1的输入/输出电路122的传输器、图2的逻辑裸片221或存储器裸片230(0)-(3)中的任一个的传输器、图3的存储器312(0)-(7)或存储器控制器320中的任一个的传输器，和/或图式的图4的传输器410
方法700可进一步包含在720处，经由FFE在超过一个符号周期上扩展数据信号的符号的脉冲响应能量以提供经滤波数据信号。经滤波数据信号可具有减小的脉冲边缘速率。在一些实例中，信道总线的多个信号线的物理特性(例如，迹线宽度、迹线布置和分离、导电材料、信道总线的电压电平等)可产生很大程度上由信道串扰(例如，信道之间的电磁干扰)支配的噪声。为了减少由信道串扰引起的噪声，FFE可配置成涂抹(例如，在较长时间周期内减弱和/或扩展)相应信道上的脉冲响应以减小脉冲转换或边缘速率。在一些实例中，FFE可配置成基于应用于FFE的每一分接头的所选系数而涂抹脉冲响应。在一些实例中，FFE可包含2个或更多个分接头。
在一些实例中，方法700可包含对符号的脉冲响应能量应用第一系数以提供用于在第一符号周期期间传输的第一经滤波符号，且对符号的脉冲响应能量应用第二系数以提供用于在第二符号周期期间传输的第二经滤波符号，以扩展脉冲响应能量。在一些实例中，第一符号周期可为与符号相关联的时间周期，且第二符号周期可为与后续符号相关联的时间周期。在配置成涂抹脉冲响应的两分接头FFE实例中，FFE分接头系数两者可具有正值以使得在较长时间周期内扩展或涂抹脉冲响应能量，从而减少能量。在一些实例中，方法700可进一步包含基于信道总线的串扰干扰特性而选择第一系数和第二系数。
在一些实例中，方法700可包含对符号的脉冲响应能量应用第三系数以提供用于在第三符号周期期间传输的第三经滤波符号(例如，其中FFE为三个或更多个分接头FFE)。方法700可进一步包含在730处，经由传输器将经滤波数据信号传输到第一信号线。
虽然前述内容已包含对配置成涂抹脉冲响应的FFE与配置成从经涂抹的脉冲响应移除ISI以恢复数据的DFE的组合的描述，但可在不脱离本公开的范围的情况下实施其它传输和接收均衡器。举例来说，图7为根据本公开的实施例的用于经由传输均衡器缓冲器EQTx710和接收均衡器缓冲器EQRx 730在信道互连720上进行通信的系统700的框图。EQTx 710可包含配置有配置成涂抹脉冲响应(例如，在超过一个符号周期上扩展脉冲响应能量)的均衡电路的传输缓冲器。EQRx 730可包含配置有移除由EQTx 710引入的ISI中的一些以恢复所传输数据的均衡电路的接收缓冲器。信道互连720可包含在EQTx 710与EQRx 730之间互连。在一些实例中，信道互连720可能易受串扰的影响。因此，EQTx 710可配置成涂抹经由信道互连720传输到EQRx 730的信号的脉冲响应。涂抹脉冲响应可能增加ISI。EQRx 730的均衡电路可配置成移除由EQTx 710涂抹的脉冲响应引入的ISI中的至少一些。在特定实例中，EQTx 710可包含FFE，且EQRx 730可包含DFE。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置以及方法的单独装置或装置部分当中执行。
最后，上文的论述意图仅说明本发明系统且不应被解释为将所附权利要求书限于任何特定实施例或实施例的群组。因此，虽然已参考示例性实施例具体详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计许多修改和替代性实施例。因此，说明书和图式应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
多个数据端子，其各自耦合到信道总线的多个信号线中的相应信号线；及
传输器，其耦合到所述数据端子，所述传输器包括与所述多个信号线中的第一信号线相关联且根据所述信道总线的串扰干扰特性而配置的前馈均衡器(FFE)，其中所述传输器配置成将经滤波数据信号传输到所述多个端子中与所述第一信号线相关联的端子，且其中所述FFE配置成接收对应于所述多个信号线中的所述第一信号线的数据信号且在超过一个符号周期上扩展脉冲响应能量以提供所述经滤波数据信号。
2.根据权利要求1所述的设备，其中所述信道总线的所述串扰干扰特性包含在所述信道总线的邻近信道上诱发的干扰。
3.根据权利要求1所述的设备，其中所述传输器进一步包括与所述多个信号线中的第二信号线相关联且根据所述信道总线的第二串扰干扰特性而配置的第二FFE；其中
所述第二FFE配置成在超过一个符号周期上扩展脉冲响应能量以提供第二经滤波数据信号。
4.根据权利要求1所述的设备，其中所述FFE配置成对所述符号的所述脉冲响应能量应用第一系数以提供用于在第一符号周期期间传输的第一经滤波符号，且对所述符号的所述脉冲响应能量应用第二系数以提供用于在第二符号周期期间传输的第二经滤波符号。
5.根据权利要求4所述的设备，其中所述第一符号周期为与所述符号相关联的时间周期，且所述第二符号周期为与后续符号相关联的时间周期。
6.根据权利要求4所述的设备，其中基于所述串扰干扰特性而选择所述第一系数和所述第二系数。
7.根据权利要求4所述的设备，其中所述第一系数和所述第二系数均为正值。
8.根据权利要求1所述的设备，其中所述FFE包含至少两个分接头。
9.根据权利要求1所述的设备，其进一步包括耦合到所述多个端子且包括决策反馈均衡器(DFE)的接收器，所述决策反馈均衡器配置成基于先前符号决策集合而对在与所述第一信号线相关联的所述数据端子处接收到的接收信号进行滤波以恢复符号数据。
10.一种设备，其包括：
存储器裸片，其配置成从具有多个信号线的信道数据总线接收写入数据且将读取数据提供到所述信道数据总线；及
逻辑裸片，其包括耦合到所述信道数据总线的传输器，所述传输器包括各自对应于所述信道数据总线的所述多个信号线中的相应信号线的多个前馈均衡器(FFE)，其中所述多个FFE中的每一个配置成基于所述信道数据总线的串扰干扰特性而在超过一个符号周期上扩展脉冲响应能量以提供相应经滤波数据信号。
11.根据权利要求10所述的设备，其中所述存储器裸片包含耦合到所述信道数据总线的接收器，其中所述接收器包括多个决策反馈均衡器(DFE)，所述多个决策反馈均衡器各自配置成基于相应先前符号决策集合而对从所述传输器传输的所述经滤波数据信号中的相应一者进行滤波以恢复相应符号数据。
12.根据权利要求10所述的设备，其中所述多个FFE中的每一个配置成在超过一个符号周期上扩展相应数据信号的所述相应符号的相应脉冲响应能量，增加所述相应经滤波数据信号上的符号间干扰。
13.根据权利要求10所述的设备，其中所述信道总线的所述串扰干扰特性基于以下中的至少一者：所述多个信号线中的每一信号线的迹线宽度、所述多个信号线中的邻近信号线之间的迹线间距、所述多个信号线中的每一信号线的迹线布置、用于形成所述信道数据总线的所述多个信号线的相应迹线的导电材料，或其任何组合。
14.根据权利要求10所述的设备，其进一步包括第二存储器裸片，所述第二存储器裸片配置成从具有连接到逻辑装置的第二多个信号线的第二信道数据总线接收第二写入数据且将第二读取数据提供到所述第二信道数据总线，其中所述逻辑装置进一步包括耦合到所述第二信道数据总线的第二传输器，所述第二信道数据总线配置成将第二写入数据提供到第二存储器裸片且从第二存储器裸片接收第二读取数据，其中所述第二传输器包括各自对应于所述信道数据总线的所述第二多个信号线中的相应信号线的第二多个FFE，其中所述第二多个FFE中的每一个配置成基于所述第二信道数据总线的串扰干扰特性而在超过一个符号周期上扩展脉冲响应能量以提供相应经滤波数据信号，其中所述第二传输器配置成将所述相应经滤波数据信号中的每一个传输到所述信道总线的所述第二多个信号线中的对应信号线。
15.一种方法，其包括：
在传输器的前馈均衡器(FFE)处接收对应于信道总线的多个信号线中的第一信号线的数据信号，其中所述FFE的配置基于所述信道总线的串扰干扰特性；
经由所述FFE在超过一个符号周期上扩展所述数据信号的符号的脉冲响应能量以提供经滤波数据信号；及
经由所述传输器将所述经滤波数据信号传输到所述第一信号线。
16.根据权利要求15所述的方法，其中经由所述FFE在超过一个符号周期上扩展所述数据信号的所述符号的所述脉冲响应能量以提供所述经滤波数据信号包括：
对所述符号的所述脉冲响应能量应用第一系数以提供用于在第一符号周期期间传输的第一经滤波符号；及
对所述符号的所述脉冲响应能量应用第二系数以提供用于在第二符号周期期间传输的第二经滤波符号。
17.根据权利要求16所述的方法，其中所述第一符号周期为与所述符号相关联的时间周期，且所述第二符号周期为与后续符号相关联的时间周期。
18.根据权利要求16所述的方法，其中所述第一系数和所述第二系数均为正值。
19.根据权利要求16所述的方法，其进一步包括对所述符号的所述脉冲响应能量应用第三系数以提供用于在第三符号周期期间传输的第三经滤波符号。
20.根据权利要求16所述的方法，其进一步包括基于所述信道总线的所述串扰干扰特性而选择所述第一系数和所述第二系数。
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