CN115798564A - 记忆体装置及其测试方法 - Google Patents

Abstract

本揭露有关于一种记忆体装置及其测试方法。记忆体装置包含第一记忆体区块。第一记忆体区块包含第一记忆体次阵列及设置相邻于第一记忆体次阵列的第一界面部分。第一记忆体区块还包含通过第一界面部分电性耦合至第一记忆体次阵列的多个第一内连接结构及配置以电性耦合此些第一内连接结构的一对应者至晶体管的多个第二内连接结构。记忆体装置还包含设置相邻于第一记忆体区块的第一测试结构及第二测试结构，且每一者配置以模拟此些第二内连接结构的电性连接。第一测试结构及第二测试结构彼此电性耦合，且每一者与第一记忆体区块电性绝缘。

Description

记忆体装置及其测试方法

技术领域

本揭露是有关于一种记忆体装置，且特别是有关于一种具有测试结构的记忆体装置。

背景技术

甚至在未通电时，非挥发性记忆体装置保留储存于其内的数据。于记忆体单元是以基材上的单层方式所制作的二维记忆体装置中，其在提高整合程度方面已达到物理极限。据此，已提出三维(three-dimensional，3D)非挥发性记忆体装置，其中的记忆体单元是以垂直方向堆叠于基材上。一般而言，3D(非挥发性)记忆体装置包括多个堆叠在另一者的顶部上的记忆体单元。

发明内容

本揭露的一实施例揭露一种记忆体装置。此记忆体装置包含第一记忆体区块。第一记忆体区块包含第一记忆体次阵列及设置相邻于第一记忆体次阵列的第一界面部分。第一界面部分具有梯状轮廓。第一记忆体次阵列还包含通过第一界面部分电性耦合至第一记忆体次阵列的多个第一内连接结构，以及多个第二内连接结构。此些第二内连接结构的每一者配置以电性耦合此些第一内连接结构的一对应者至第一晶体管。记忆体装置还包含设置相邻于第一记忆体区块且配置以模拟此些第二内连接结构的电性耦合的第一测试结构。记忆体装置还包含设置相邻于此第一记忆体区块且配置以模拟此些第二内连接结构的电性连接的第二测试结构。第一测试结构及第二测试结构彼此电性耦合，且第一测试结构及第二测试结构的每一者与第一记忆体区块电性绝缘。

本揭露的另一实施例揭露一种记忆体装置。此记忆体装置包含多个记忆体次阵列及多个测试结构。此些记忆体次阵列的每一者通过多个字元线(WL)被存取，且此些字元线的每一者通过多个内连接结构的对应的一者耦合至WL驱动器。此些测试结构的每一者所对应于此些记忆体次阵列的一者，且包括多个测试内连接结构，此些测试内连接结构个别模仿此些内连接结构。此些测试结构以串联方式彼此电性耦合。

本揭露的又一实施例揭露一种记忆体装置的测试方法。此方法包含形成多个测试结构；以串联方式耦合此些测试结构；判定导通通过串联连接的此些测试结构的电流的位准是否满足条件；以及基于判定，通过一次旁通其余的此些测试结构，测试此些测试结构的一者，以鉴定在此些记忆体次阵列的一者或多者中的电性连接问题。此些测试结构的每一者是物理性设置相邻，但此些测试结构的每一者是与多个记忆体次阵列的一对应者电性绝缘，且此些测试结构的每一者配置以模仿多个内连接结构，此些内连接结构电性耦合对应的此些记忆体次阵列至驱动电路。

附图说明

当结合附图阅读时，从以下详细描述中，可最佳地理解本揭露的态样。注意的是，根据业界的标准惯例，各种特征并未按比例绘制。事实上，为了清楚讨论，可任意放大或缩小各种特征的尺寸。

图1A是绘示根据一些实施例的记忆体系统及主机的方块图；

图1B是绘示根据一些实施例的记忆体核心控制电路的方块图；

图1C是绘示根据一些实施例的记忆体核心的方块图；

图1D是绘示根据一些实施例的记忆体库的方块图；

图1E是绘示根据一些实施例的记忆体区块的方块图；

图2是绘示根据一些实施例的记忆体区块及一个或多个测试结构的透视图；

图3A至图3B是绘示根据一些实施例的包含界面部分及数个测试内连接结构的测试结构的多个部分的透视图；

图4是绘示根据一些实施例的测试三维记忆体装置的例示性方法的流程图；

图5是绘示根据一些实施例的以串联方式彼此电性耦合的数个测试结构的方块图；

图6是绘示根据一些实施例的数个测试结构的例示性方块图，其中旁通一些测试结构；

图7是绘示根据一些实施例的数个测试结构的另一例示性方块图，其中旁通一些测试结构；

图8A至图8B是绘示根据一些实施例的制造三维记忆体装置测试结构的例示性方法的流程图；

图9、图10、图11、图12、图13、图14、图15、图16、图17及图18分别是绘示根据一些实施例的通过图8A至图8B的方法所制的例示性三维记忆体装置测试结构于多种制造阶段期间的透视图；

图19是绘示根据一些实施例的图9至图18的三维记忆体装置测试结构的透视图；

图20A至图20C是绘示根据一些实施例的图9至图18的三维记忆体装置测试结构的多种组件的透视图；

图21A至图21C是绘示根据一些实施例的图9至图18的三维记忆体装置测试结构的多种组件的透视图；

图22A至图22C是绘示根据一些实施例的图9至图18的三维记忆体装置测试结构的多种组件的透视图；

图23A至图23B是绘示根据一些实施例的制造三维记忆体装置的例示性方法的流程图；

图24A至图24B是分别绘示根据一些实施例的通过图23A至图23B的方法所制得的三维记忆体装置的透视图及截面图。

【符号说明】

100:记忆体系统

102:主机

104:记忆体晶片控制器

106:记忆体晶片

108:记忆体核心控制电路

110:记忆体核心

120:地址解码器

122,124,126:电压产生器

128:信号产生器

206,208,2410,2420:内连接结构

130,132:记忆体库

140,141,142,143,144,145,146,147:记忆体区块

140A,140B,141A,141B,142A,142B,143A,143B,144A,144B,145A,145B,146A,146B,147A,147B:测试结构

148:读取/写入电路

150,202:记忆体阵列

152:行解码器

154:列解码器

202A,202B:测试记忆体阵列

204:界面部分

204A,204B:测试界面部分

204A-1,204A-2,204A-3,204A-4,204A-5,204A-6,204A-7,204A-8,204A-9:测试牺牲层

208A,208B,208A-1,208A-2,208A-3,208A-4,208A-5,208A-6,208A-7,208A-8,208A-9,208A-10,208A-11,208A-12,208A-13,208A-14,208A-15,208A-16,208A-17,208A-18,208A-19,208A-20,208A-21,208A-22,208A-23,208A-24,208A-25,208A-26,208A-27,208A-28,208A-29,208A-30,208A-31,208A-32,208A-33,208A-34,208A-35,208A-36,1800:测试内连接结构

210,1900,2000,2100,2200,2430:导电结构,金属布线

302.902:底部内连接结构

302A-1,302A-2,302A-3,302A-4,302A-5,302A-6,302A-7,302A-8,302A-9,302A-10,302A-11,302A-12,302A-13,302A-14,302A-15,302A-16,302A-17,302A-18,302A-19,302A-20,302A-21,302A-22,302A-23,302A-24,302A-25,302A-26,302A-27,302A-28,302A-29,302A-30,302A-31,302A-32,302A-33,302A-34,302A-35,302A-36,902:测试底部内连接结构

304,904:底部金属布线

304A-1,304A-2,304A-3,304A-4,304A-5,304A-6,304A-7,304A-8,304A-9,304A-10,304A-11,304A-12,304A-13,304A-14,304A-15,304A-16,304A-17,304A-18:测试底部金属布线

400,800,2300:方法

502,504,506,508,510,514,516,518,520:开关

402,404,405,406,408,409,410,802,804,806,808,810,812,814,816,818,820,822,2302,2304,2306,2308,2310,2312,2314,2316,2318,2320,2322,2324,2326:操作

550,650,750,2010,2110,2210:导电路径

900,900A,900B,900C:测试结构

1001,2401:基材

1002:堆叠

1004:绝缘层

1006:牺牲层

1102,1104,1106:阶梯

1202:金属间介电质

1302,1304:沟槽

1306,1308,1310:鳍状结构

1402,1702:位元线

1502,1504:记忆体层

1512,1514:通道层

1506:内部间隙壁

1602,1604,1606,1608,1610,16012,16014,16016,16018,16020,16022,16024,16026,16028,16030,16032:通道区块,记忆字串

1704:源极线/选择线

1902,2002,2102,2202,2432:顶部通孔

2400:驱动电路,记忆体装置

2402:金属结构

2411:蚀刻停止层

具体实施方式

为了实施所提供的标的的不同特征，以下揭露提供许多不同的实施例或实例。以下描述组件及配置的具体实例以简化本揭露。当然，此些组件及配置仅为实例，而非意指进行限制。例如，形成第一特征于第二特征的上方或在其上的后续描述可包括以直接接触的方式形成第一特征与第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成附加的特征的实施例，以使第一特征与第二特征可不直接接触。此外，本揭露可于各种实例中重复元件符号及/或元件名称。此重复是为了简化及清楚的目的，其本身并不规定所讨论的各种实施例及/或组态之间的关系。

进一步，为了便于描述，在本文中可使用空间相对术语(诸如“在…的下(beneath)”、“在…下方(below)”、“下方的(lower)”、“在…的上(above)”、“上方的(upper)”及类似术语)来描述如附图中所绘示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所描绘的定向之外，空间相对术语意欲涵盖装置在使用中或操作中的不同定向。可使用其他方位(旋转90度或以其他方位)来定向设备，且同样可相应地解释本文所使用的空间相对描述词。

一般而言，3D记忆体装置包含数个记忆体区块。每一个记忆体区块包含形成在绝缘层及导电层的堆叠中的记忆体单元的至少一个记忆体阵列(或次阵列)。一般而言，导电层可做为或耦合至记忆体单元的栅极或栅极电极。此些导电层通常称作记忆体单元的字元线(word lines，WLs)。在记忆体阵列形成于其中的晶圆(或晶粒)上，WLs可横向地延伸穿过记忆体阵列，且越过记忆体阵列的一侧或二侧，从而允许具有记忆体单元的电性界面包含在记忆体阵列中。WLs的此些延伸部分有时称作每一个记忆体区块的界面部分的一部分，其可具有梯状轮廓。包含WLs的部分的界面部分可做为记忆体区块的电性界面。

举例而言，界面部分可还包含电性耦合WLs至一个或多个驱动电路的多个内连接结构。此些驱动电路可对WLs施加或以其他方式提供信号(例如：电压)，以“驱动”(例如：开启/关闭)耦合的记忆体单元的栅极。此些内连接结构通常形成为通孔结构，且此些通孔结构垂直地穿透记忆体阵列。通过具有垂直地堆叠于彼此的顶部上的更多层的WLs，记忆体单元的密度随之变高，每一个内连接结构的深宽比或高度除以宽度的比值可对应地变得更高。因此，监测形成此种内连接结构的产量可能变得越来越具有挑战性。举例而言，一些内连接结构可形成较于预期更短，且此可能形成开路。

本揭露提供用以测试3D记忆体装置的内连接结构的系统及方法的多个实施例。举例而言，当制造包含多个记忆体区块(每一者包含记忆体次阵列及一个或多个梯状界面部分)的3D记忆体装置时，一个或多个测试结构可同时形成相邻于每一个记忆体次阵列。通过同时形成此些测试结构，每一个测试结构可具有一个或多个测试梯状界面部分，以模仿、仿效、模拟，或者以不同方式遵循对应的记忆体次阵列的梯状界面部分。进一步，当形成内连接结构在每一个记忆体次阵列中，以电性耦合记忆体次阵列至一个或多个对应的驱动电路时，每一个测试结构可包含多个测试内连接(通孔)结构，此些测试内连接结构将同时形成以模仿、仿效、模拟，或者以不同方式遵循形成在记忆体次阵列内的此些内连接结构。如此一来，一个或多个测试通孔结构可模仿每一个所对应的记忆体次阵列的内连接结构的轮廓及尺寸。

在多个实施例中，每一个测试结构的此些测试通孔结构可通过串联方式彼此电性耦合，从而允许有关于在对应的记忆体区块内的内连接结构的电性连接的任何问题被准确地侦测。举例而言，回应于侦测流过串联地耦合的测试通孔结构的电流的位准为低于阈值，所揭露的系统可判定，沿着由测试通孔结构构成的导电路径可能存在开路，此可接序判定，可能有开路存在于记忆体区块内的一个或多个内连接结构。进一步，记忆体区块的个别的测试结构可通过串联方式彼此电性耦合。如此一来，可快速地且准确地鉴定具有问题的电性连接的记忆体区块，以下将进一步详细讨论。

图1A是绘示根据多种实施例的包含记忆体系统100及主机102的方块图。记忆体系统100可包含与主机102(例如：移动计算装置(mobile computing device))介接的非挥发性储存系统。在一些实施例中，记忆体系统100可嵌入于主机102内。在一些实施例中，记忆体系统100可包含记忆卡。如图所示，记忆体系统100包含记忆体晶片控制器104及记忆体晶片106。虽然绘示单一个记忆体晶片106，记忆体系统100可包含超过一个的记忆体晶片(如四个、八个或一些其他数量的记忆体晶片)。记忆体晶片控制器104可接收来自于主机102的数据及命令，以及提供记忆体晶片数据给主机102。

记忆体晶片控制器104可包含用以控制记忆体晶片106的操作的一个或多个状态机、页暂存器、静态随机存取记忆体(static random access memory，SRAM)及控制电路。用以控制记忆体晶片106的操作的一个或多个状态机、页暂存器、静态随机存取记忆体(SRAM)及控制电路可称作管理或控制电路。管理或控制电路可利于一个或多个记忆体阵列操作，例如：形成、抹除、编程及读取的操作。

在一些实施例中，用以利于一个或多个记忆体阵列操作的管理或控制电路(或者一部分的管理或控制电路)可整合于控制记忆体晶片106内。记忆体晶片控制器104及记忆体晶片106可排列在单一个集成电路上。在其他实施例中，记忆体晶片控制器104及记忆体晶片106可排列在不同的集成电路上。在一些例子中，记忆体晶片控制器104及记忆体晶片106可整合在系统机板上、逻辑板或印刷电路板(PCB)上。

记忆体晶片106包含记忆体核心控制电路108及记忆体核心110。在多个实施例中，记忆体核心控制电路108可包含在记忆体核心110中用以控制记忆体区块(或阵列)的选择的逻辑，例如，举例而言，控制用以偏置特定记忆体阵列为读取或写入状态的电压基准的产生、产生列地址与行地址，以及测试记忆体区块的内连接结构的电性连接，以下将进一步详细讨论。

记忆体核心110可包含非挥发性记忆体单元的一个或多个二维阵列，或者非挥发性记忆体单元的一个或多个三维阵列。在一实施例中，记忆体核心控制电路108及记忆体核心110被排列在单一个集成电路上。在其他实施例中，记忆体核心控制电路108(或者一部分的记忆体核心控制电路108)及记忆体核心110可被排列在不同的集成电路上。

当主机102发送指令至记忆体晶片控制器104时，可启动例示性记忆操作，此显示，主机102要读取来自于记忆体系统100的数据，或者写入数据至记忆体系统100。在写入(或编程)操作的事件中，主机102将发送写入指令及待写入的数据至记忆体晶片控制器104。被写入的数据可被记忆体晶片控制器104缓冲(buffered)，且纠错码(error correctingcode，ECC)数据可对应于被写入的数据而产生。纠错码(ECC)数据可被写入至记忆体核心110或被储存在记忆体晶片控制器104内的非挥发性记忆体单元中，其中ECC数据允许于传输或储存期间所发生的数据错误被侦测及/或被修正。在一实施例中，通过在记忆体晶片控制器104中的电路产生ECC数据，且修改数据错误。

记忆体晶片控制器104可控制记忆体晶片106的操作。在一例子中，在向记忆体晶片106发布写入操作之前，记忆体晶片控制器104可检查状态暂存器，以确保记忆体晶片106能够接收被写入的数据。在另一例子中，在向记忆体晶片106发布读取操作之前，记忆体晶片控制器104可预读取关联于被读取的数据的附加信息(overhead information)。附加信息可包含关联于被读取数据的ECC数据，或者对在记忆体晶片106内的新记忆位置的重导向指标(redirection pointer)，其中记忆体晶片106读取所要求的数据。一旦读取操作或写入操作被记忆体晶片控制器104启动后，记忆体核心控制电路108可对记忆体核心110内的字元线及位元线产生合适的偏压，且产生合适的记忆体区块、行地址与列地址。

图1B是绘示根据多个实施例的记忆体核心控制电路108的一例示性方块图。如图所示，记忆体核心控制电路108包含地址解码器120、用以第一存取线的电压产生器122、用以第二存取线的电压产生器124、用以参考信号的信号产生器126，以及用以测试内连接结构的信号产生器128(以下更详细描述)。在一些实施例中，存取线可包含字元线(WLs)、位元线(BLs)、源极线/选择线(SLs)，或者其组合。第一存取线可包含被选定的WLs、被选择的BLs及\或被选择的SLs，此些线用于将非挥发性记忆体单元置于被选定的状态。第二存取线可包含未选择的WLs、未选择的BLs及\或未选择的SLs，此些线用于将非挥发性记忆体单元置于未被选择的状态。

根据多个实施例，地址解码器120可产生记忆体区块地址，以及对于特定记忆体区块的行地址与列地址。第一存取线的电压产生器122(或电压调节器)可包含用以产生第一(如被选择的)存取线电压的一或多个电压产生器。第二存取线的电压产生器124可包含用以产生第二(如未被选择的)存取线电压的一个或多个电压产生器。参考信号的信号产生器126可包含用以产生参考电压及/或电流信号的一个或多个电压及/或电流产生器。测试内连接结构的信号产生器128可产生控制信号，以在测试记忆体区块的内连接结构的时候控制多个开关，以旁通此些记忆体区块的一者，此将参照图4的方法进一步详细讨论。

图1C至图1E是绘示根据多个实施例的记忆体核心110的例示性组织。记忆体核心110包含多个记忆体库，且每一个记忆体库包含多个记忆体区块。虽然所揭露的例示性记忆体核心的组织中的此些记忆体库分别包含多个记忆体区块，且此些记忆体区块分别包含一群非挥发性记忆体单元(排列成记忆体阵列或次阵列)，然而在本揭露的范畴内，亦可使用其他的组织或群组。

图1C是绘示根据多个实施例的记忆体核心110的例示性方块图。如图所示，记忆体核心110包含记忆体库130和132等。应理解的是，当保持于本揭露的范畴内时，记忆体核心110可包含任何数量的记忆体库。举例而言，记忆体核心110可包含仅一个记忆体库或多个记忆体库(例如：16个或其他数量的记忆体库)。

图1D是绘示根据多个实施例的如图1C所示的多个记忆体库的一者(例如：记忆体库130)的例示性方块图。如图所示，记忆体库130包含记忆体区块140、141、142、143、144、145、146和147、分别对应于记忆体区块140至147的多对测试结构140A和140B、141A和141B、142A和142B、143A和143B、144A和144B、145A和145B、146A和146B、147A和147B，以及读取/写入电路148。应理解的是，当保持于本揭露的范畴内时，记忆体库130可包含任何数量的记忆体区块(及任何对应的数量的测试结构)。举例而言，记忆体库可包含一个或多个记忆体区块(例如：每一个记忆体库有32个或其他数量的记忆体区块)。读取/写入电路148(简称为R/w电路)可包含用以读取及写入在记忆体区块140至147中的记忆体单元的电路。进一步，虽然在图1D(及以下附图)所绘示的例子中，二个测试结构对应于一个记忆体区块，但应理解的是，当保持于本揭露的范畴内时，任何数量的测试结构可对应于一个记忆体区块。

在多个实施例中，搭配对应的记忆体区块140至147，测试结构140A至147B可形成在单一个晶粒(例如：单一化或切割的晶粒)上。进一步，每一对测试结构可设置相邻于与其对应的记忆体区块。举例而言，测试结构140A和140B可分别物理性设置于记忆体区块140的顶部及底部上。然而，应理解的是，一对的测试结构可通过任何方式物理性排列以相邻于对应的记忆体区块。持续使用记忆体区块140做为代表性例子，测试结构140A和140B可分别设置于记忆体区块140的左边或右边上。

在一些其他实施例中，测试结构可不存在于单一个晶粒(例如：单一化或切割的晶粒)上。举例而言，当记忆体核心(例如：记忆体核心110)的记忆体区块形成在晶圆上的特定晶粒上时，对应的测试结构可沿着切割线形成于晶圆上。切割线(有时称作切口或框架)是在晶圆内的一区域，其用于在晶圆工艺的末端中单一化或以其他方式分离单独的晶粒。在此些实施例中，测试结构可不存在于单一化的晶粒上。

在一些实施例中，读取/写入电路148可在一个记忆体库内跨越多个记忆体区块被共用。因为单一群族的读取/写入电路148可用于支持多个记忆体区块，故允许晶片区域缩小。然而，在一些实施例中，在特定的时间，仅单一个记忆体区块可电性耦合至读取/写入电路148，以避免信号冲突(signal conflict)。在一些实施例中，读取/写入电路148可用于写入一或多页的数据至记忆体区块140至147(或至记忆体区块的子集)中。在记忆体区块140至147内的非挥发性记忆体单元可允许页面的直接覆写(即代表一个页面或一部分的页面的数据可写入至记忆体区块140至147中，而于写入数据前，不需要对非挥发性记忆体单元进行抹除操作或重置操作)。

在一些具体例中，读取/写入电路148可用于编程特定的非挥发性记忆体单元成为多个(例如：2个及3个等)数据状态的一者。举例而言，特定的非挥发性记忆体单元可包含单阶或多阶非挥发性记忆体单元。在一例子中，读取/写入电路148可施加跨越特定的非挥发性记忆体单元的第一电压差(例如：2V)，以编程特定的非挥发性记忆体单元成为多个数据状态的第一状态，或者施加跨越特定的非挥发性记忆体单元的第二电压差(例如：1V)，以编程特定的非挥发性记忆体单元成为多个数据状态的第二状态，其中第二电压差小于第一电压差。

图1E是绘示根据多个实施例的图1D的记忆体库130的记忆体区块(例如：记忆体区块140)的例示性方块图。如图所示，记忆体区块140包含记忆体阵列150(或有时称作记忆体次阵列)、行解码器152及列解码器154。如内文所揭露，记忆体阵列150可包含一邻近群族的非挥发性记忆体单元，每一个非挥发性记忆体单元可通过多个存取线的个别的组合被存取(例如：邻近的多个WL的一者、邻近的多个BL的一者，以及邻近的多个SL的一者的组合)。在一些实施例中，此些存取线有时可称作记忆体区块的界面部分。记忆体阵列150可包含一或多层的非挥发性记忆体单元。记忆体阵列150可包含二维的记忆体阵列或三维的记忆体阵列。界面部分可形成于记忆体阵列150内，以下更详细绘示及讨论。

当合适时(例如：当读取或写入在记忆体阵列150内的非挥发性记忆体单元时)，行解码器152能够解码行地址及选择特定的WLs。列解码器154能够解码列地址及选择在记忆体阵列150内的一个或多个BLs/SLs，以电性耦合至读取/写入电路，例如：在图1D中的读取/写入电路148。做为非限制性例子，每个记忆体层的WLs数量是在4K的范围内，每个记忆体层的BLs/SLs数量是在1K的范围内，且记忆体层的数量为4，其呈现约16M个非挥发性记忆体单元被含有在(记忆体区块140的)记忆体阵列150内。继续使用同一个例子，对应于记忆体区块140，测试结构(例如：测试结构140A和/或测试结构140B)可包含相似数量(例如：4K)的WLs及相似数量(例如：4)的记忆体层，但更少数量的BLs/SLs，此可允许测试结构占据优化的实质区域(real estate)。

图2是绘示根据本揭露的多个实施例的记忆体区块140及测试结构140A和140B的部分的透视图。在后续讨论中，选择记忆体区块140(及对应的测试结构140A至140B)做为代表性例子。应理解的是，如内文所揭露的，其他的记忆体区块(及对应的测试结构)实质上相似于记忆体区块140(及测试结构140A和140B)，且因此不重复讨论。进一步，简化图2的透视图，且因此，应理解的是，当保持于本揭露的范畴内时，任何的多种其他特征/组件亦可包含在图2中。

如图所示，记忆体区块140包含记忆体阵列150(或次阵列)，其在内文中称作记忆体阵列202。此记忆体阵列202包含跨越多个记忆体层(例如：如所绘示的3层记忆体层)形成的多个记忆体单元，此些记忆体层沿着垂直方向(例如：Z方向)堆叠于另一者的顶部上。每一个记忆体单元可包含单一个栅极或环绕式栅极的晶体管，以下更详细讨论。记忆体区块140包含处于跨越记忆体阵列202的多个界面部分204，其允许记忆体阵列202的每一个记忆体单元被存取(或被以其他方式控制)。在一些实施例中，界面部分204分别具有在Z方向上的梯状或阶梯轮廓，如以下于内文中更详细描述。为了通过界面部分204电性存取记忆体阵列202，记忆体区块140还包含沿着Z方向延伸的多个第一内连接结构206(例如：第一通孔结构)，此些第一内连接结构206落在于界面部分204内的此些WL的个别的阶梯上。记忆体区块104还包含沿着Z方向延伸的多个第二内连接结构208(例如：第二通孔结构)，此些第二内连接结构208电性耦合至在记忆体区块140的下方的驱动电路。记忆体区块140还包含多个横向(例如：沿着Y方向延伸)的内连接结构、WL、BL及SL布线(routing)。以下以图24A及图24B更详细解释这些横向的内连接结构。

在各个实施例中，测试结构140A和140B的每一者形成以模仿记忆体区块140的界面部分204及内连接结构206。因此，测试结构140A和140B的每一者可具有相似于记忆体区块140的配置。举例而言，测试结构140A包含具有跨越多个记忆体层形成的多个记忆体单元的测试记忆体阵列202A、一或多个测试界面部分204A(其中每一者具有梯状或阶梯轮廓)，以及多个测试内连接结构208A。再者，测试结构140B包含具有跨越多个记忆体层形成的多个记忆体单元的测试记忆体阵列202B、一或多个测试界面部分204B(其中每一者具有梯状或阶梯轮廓)，以及多个测试内连接结构208B。测试内连接结构208A和208B与记忆体区块140的第二内连接结构208同时形成，以镜射第二内连接结构208的轮廓及尺寸。

进一步，通过多个导电结构210，测试结构140A的多个测试内连接结构208A电性耦合至另一者，并且通过多个导电结构210，测试结构140B的多个测试内连接结构208B电性耦合至另一者。具体而言，此些测试内连接结构208A可通过串联方式彼此电性耦合；并且此些测试内连接结构208B可通过串联方式彼此电性耦合。通过多个导电结构210，前述的串联连接的测试内连接结构208A及串联连接的测试内连接结构208B可彼此电性连接。

通过以串联方式电性耦合测试结构140A或140B的至少一者的此些内连接结构(但与记忆体区块140的第二内连接结构208电性绝缘)，通过至少一个测试结构，可准确地检测此些第二内连接结构208的电性连接，并且将不干扰记忆体区块140的正常操作。举例而言，由于测试结构的测试内连接结构与在记忆体区块140内的内连接结构同时形成(例如：通过同一个微影工艺，且然后同一个蚀刻工艺)，所以形成在记忆体区块140内的第二内连接结构上的任何缺陷可镜射至在测试结构内的测试内连接结构(或反射于在测试结构内的测试内连接结构上)。如此一来，通过测试流过串联连接的测试内连接结构的电流的位准是否满足条件(例如：低于阈值)，是否有任何开路存在于测试内连接结构与测试界面部分之间可被鉴定或以其他方式被判定。进一步，通过串联连接不同的记忆体区块的个别的测试结构亦可准确地鉴定记忆体区块含有在其第二内连接结构内的电性连接问题，以下更详细讨论。

为了绘示如何测试在测试结构内的多个串联连接的测试内连接结构的电性连接，被选择做为代表性例子的一部分的测试结构140A被复制于图3A至图3B中，此部分的测试结构140A仅包含测试界面部分204A及测试内连接结构208A。

如绘示，测试结构140A还包含多个底部内连接结构302(例如：底部通孔结构)及底部金属布线304，以通过串联方式将此些测试内连接结构208A彼此电性耦合。测试内连接结构208A延伸(例如：在Z方向上)穿过多个测试牺牲层204A-1、204A-2、204A-3、204A-4、204A-5、204A-6、204A-7、204A-8和204A-9，此些测试牺牲层沿着X方向延伸且沿着Z方向彼此分离。在各个实施例中，测试内连接结构208A可仿效形成在记忆体区块140内的第二内连接结构208的尺寸及轮廓，以下更详细讨论。

在各个实施例中，随着测试牺牲层204A-1至204A-9依循在记忆体区块140内的牺牲层及导电结构的梯状轮廓，测试牺牲层204A-1至204A-9可呈现梯状轮廓。具体而言，在最底部的记忆体层的测试牺牲层可沿着具有最长长度的横向方向延伸，在上一层的记忆体层的测试牺牲层可沿着具有第二长的长度的同一个横向方向延伸，以此类推。就图3A的例子而言，设置在第一记忆体层内的测试牺牲层204A-1、204A-4和204A-7分别沿着具有最长长度的X方向延伸，设置在第二记忆体层内的测试牺牲层204A-2、204A-5和204A-8分别沿着具有第二长的长度的X方向延伸，设置在第三记忆体层内的测试牺牲层204A-3、204A-6和204A-9分别沿着具有第三长的长度的X方向延伸。

每一个测试内连接结构208A可沿着Z方向延伸穿过(测试界面部分204A的)此些测试牺牲层204A-1至204A-9的一对应者，以电性耦合至底部内连接结构302及底部金属布线304的一者。

就图3B的例子而言，测试内连接结构208A-1和208A-2个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-1(图3A)耦合至测试底部内连接结构302A-1和302A-2。测试底部内连接结构302A-1和302A-2耦合至测试底部金属布线304A-1。测试内连接结构208A-3和208A-4个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-2(图3A)耦合至测试底部内连接结构302A-3和302A-4。测试底部内连接结构302A-3和302A-4耦合至测试底部金属布线304A-2。测试内连接结构208A-5和208A-6个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-3(图3A)耦合至测试底部内连接结构302A-5和302A-6。测试底部内连接结构302A-5和302A-6耦合至测试底部金属布线304A-3。测试内连接结构208A-7和208A-8个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-3(图3A)耦合至测试底部内连接结构302A-7和302A-8(未绘示于图3B)。测试底部内连接结构302A-7和302A-8耦合至测试底部金属布线304A-4。测试内连接结构208A-9和208A-10个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-2(图3A)耦合至测试底部内连接结构302A-9和302A-10(未绘示于图3B)。测试底部内连接结构302A-9和302A-10耦合至测试底部金属布线304A-5。测试内连接结构208A-11和208A-12个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-1(图3A)耦合至测试底部内连接结构302A-11和302A-12(未绘示于图3B)。测试底部内连接结构302A-11和302A-12耦合至测试底部金属布线304A-6。

测试内连接结构208A-13和208A-14个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-4(图3A)耦合至测试底部内连接结构302A-13和302A-14。测试底部内连接结构302A-13和302A-14耦合至测试底部金属布线304A-7。测试内连接结构208A-15和208A-16个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-5(图3A)耦合至测试底部内连接结构302A-15和302A-16。测试底部内连接结构302A-15和302A-16耦合至测试底部金属布线304A-8。测试内连接结构208A-17和208A-18个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-6(图3A)耦合至测试底部内连接结构302A-17和302A-18。测试底部内连接结构302A-17和302A-18耦合至测试底部金属布线304A-9。测试内连接结构208A-19和208A-20个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-6(图3A)耦合至测试底部内连接结构302A-19和302A-20(未绘示于图3B)。测试底部内连接结构302A-19和302A-20耦合至测试底部金属布线304A-10。测试内连接结构208A-21和208A-22个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-5(图3A)耦合至测试底部内连接结构302A-21和302A-22(未绘示于图3B)。测试底部内连接结构302A-21和302A-22耦合至测试底部金属布线304A-11。测试内连接结构208A-23和208A-24个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-4(图3A)耦合至测试底部内连接结构302A-23和302A-24(未绘示于图3B)。测试底部内连接结构302A-23和302A-24耦合至测试底部金属布线304A-12。

测试内连接结构208A-25和208A-26个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-7(图3A)耦合至测试底部内连接结构302A-25和302A-26。测试底部内连接结构302A-25和302A-26耦合至测试底部金属布线304A-13。测试内连接结构208A-27和208A-28个别耦合至金属布线210的一者的末端上，并通过测试牺牲层204A-8(图3A)耦合至测试底部内连接结构302A-27和302A-28。测试底部内连接结构302A-27和302A-28耦合至测试底部金属布线304A-14。测试内连接结构208A-29和208A-30个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-9(图3A)耦合至测试底部内连接结构302A-29和302A-30。测试底部内连接结构302A-29和302A-30耦合至测试底部金属布线304A-15。测试内连接结构208A-31和208A-32个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-9(图3A)耦合至测试底部内连接结构302A-31和302A-32。测试底部内连接结构302A-31和302A-32耦合至测试底部金属布线304A-16。测试内连接结构208A-33和208A-34个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-8(图3A)耦合至测试底部内连接结构302A-33和302A-34。测试底部内连接结构302A-33和302A-34耦合至测试底部金属布线304A-17。测试内连接结构208A-35和208A-36个别耦合至此些金属布线210的一者的末端上，并通过测试牺牲层204A-7(图3A)耦合至测试底部内连接结构302A-35和302A-36。测试底部内连接结构302A-35和302A-36耦合至测试底部金属布线304A-18。

利用通过串联连接测试内连接结构208A至测试底部内连接结构302A及测试底部金属布线304A的导电路径，可准确地检测在记忆体区块内的测试内连接结构208A及第二内连接结构208之间的电性连接。在各个实施例中，通过施加第一信号(例如：电压信号)在测试结构140A的一端上(图3A至图3B中所示的箭头“A”)，在测试结构140A的另一端上(图3A至图3B中所示的箭头“B”)侦测到的第二信号(例如：电流信号)的位准可用于判定沿着此导电路径是否存在一个或多个开路。举例而言，若沿着此导电路径有存在任何开路，第二信号的位准可低于阈值。基于多种工艺参数(例如：测试内连接结构208A的材料的电阻率及测试内连接结构208A的数量等)，可预校正阈值。另一方面，若无开路存在，第二信号的位准应等于或大于阈值。

回应于判定在测试结构内的开路的存在，判定开路亦可能存在于电性耦合至驱动电路的第二内连接结构与对应的记忆体区块的导电结构(例如：WLs)之间。此可因为记忆体区块及测试结构共用同一个工艺步骤，以制造内连接结构及测试内连接结构。在一些实施例中，多于一个的测试结构(例如：如图2所绘示的串联连接测试结构140A和140B)可用于测试在内连接结构与在对应的记忆体区块(例如：记忆体区块140)内的驱动电路之间的电性连接。进一步，此操作原则可应用于测试多个记忆体区块，且此些记忆体区块140至147将参照图4的方法讨论。

参阅图4，其是绘示根据多个实施例的用以测试多个记忆体区块的第二内连接结构的电性连接的例示性方法400的流程图。通过使用或进行图1B中所绘示的记忆体核心控制电路108的一个或多个组件可实现方法400的一些功能或操作，且前述的记忆体核心控制电路108可如用以测试内连接结构的信号产生器128(以下称作“信号产生器128”)。注意的是，方法400仅为例子，且不意旨限制本揭露。因此，理解的是，可提供额外的操作于方法400之前、期间及之后，并且内文可仅简短描述一些其他的操作。

方法400以操作402开始，其中模仿多个记忆体区块的多个测试结构个别形成。在一些实施例中，可以有模仿每一个记忆体区块的一个或多个测试结构。前述一个或多个测试结构可设置相邻于与其对应的记忆体区块。在一些实施例中，每一个测试结构能够至少模仿、模拟或以其他方式依循对应的记忆体区块的第二内连接结构(例如：第二通孔)。

在以下方法400的讨论中，使用包含8个记忆体区块140至147(图1D)的记忆体库130做为例子，图5个别以记忆体区块140至143对应(模仿)的测试结构140A和140B至143A和143B重制此些记忆体区块140至143的四者，其中测试结构140A和140B至143A和143B彼此相邻设置。然而，应理解的是，方法400不限制测试任何数量的记忆体区块。举例而言，通过根据任何数量的记忆体区块形成多个测试结构，方法400能够用于测试或以其他方式监控此些记忆体区块的每一者的电性连接。在各个实施例中，测试结构140A和140B可分别具有模仿记忆体区块140的第二内连接结构208的多个测试内连接结构(例如：如图3B所示的测试内连接结构208A-1至208A-36)。

方法400续行操作404，其中此些测试结构以串联方式彼此电性连接。除了通过串联中的测试内连接结构电性耦合测试结构(参照如图3A至图3B所绘示)之外，对应于特定的一记忆体区块的一个或多个(例如：2个)测试结构的一者连接于前述一个或多个测试结构的其他者。进一步，对应于第一记忆体区块的一个或多个测试结构的一者连接于对应于第二记忆体区块的一个或多个测试结构的一者。此种跨越不同的记忆体区块的连接可通过多个开关控制。在一些实施例中，信号产生器128可控制(例如：主动/被动或以其他方式开启/关闭)此些开关，以连接所有的串联中的记忆体区块，或者旁通一或多个记忆体区块，以下将讨论之。

就图5的例子而言，对应于记忆体区块140的测试结构140A和140B彼此连接。进一步，测试结构140B可通过开关502(当启动时)连接至组件(未绘示)，并且测试结构140A可通过开关504(当启动时)连接至对应于下一个记忆体区块140的此些测试结构141B的一者。对应于记忆体区块141的测试结构141A和141B彼此连接。进一步，测试结构141A通过开关506(当启动时)连接至对应于下一个记忆体区块142的此些测试结构142B的一者。对应于记忆体区块142的测试结构142A和142B彼此连接。进一步，测试结构142A通过开关508(当启动时)连接至对应于下一个记忆体区块143的此些测试结构143B的一者。对应于记忆体区块143的测试结构143A和143B彼此连接。进一步，测试结构143A通过开关510(当启动时)连接至组件(未绘示)。

再者，开关514、516、518和520可提供一个或多个旁通路径。此些开关的每一者可对应于个别的记忆体区块，以旁通记忆体区块(及其对应的测试结构)。具体而言，参照于开关504，开关514可被替代地启动，以旁通记忆体区块140。参照于开关506，开关516可被替代地启动，以旁通记忆体区块141。参照于开关508，开关518可被替代地启动，以旁通记忆体区块142。再者，参照于开关510，开关520可被替代地启动，以旁通记忆体区块143。举例而言，当停用开关504且启动开关514时，可旁通记忆体区块140(及其对应的测试结构140A和140B)。当停用开关506且启动开关516时，可旁通记忆体区块141(及其对应的测试结构141A和141B)。当停用开关508且启动开关518时，可旁通记忆体区块142(及其对应的测试结构142A和142B)。再者，当停用开关510且启动开关520时，可旁通记忆体区块143(及其对应的测试结构143A和143B)。

在一些实施例中，开关502至开关520的每一者可包含n-型金属氧化半导体(MOS)晶体管、p-型MOS晶体管、传输栅极、保险丝、反熔丝、其组合、或者任何其他适合的晶体管。应理解的是，当保持于本揭露的范畴内时，开关502至开关520可分别包含适合于做为开关的功能的装置/部件(feature)。在一些实施例中，可形成开关502至开关520做为包含在记忆体区块140至143中的记忆体装置的一部分。进一步，开关502至开关520可形成于记忆体区块140至143的上方或下方。举例而言，当记忆体区块140至143可形成于基材的后端上时，开关502至开关520可形成于基材的前端上。在另一例子中，记忆体区块140至143可形成于基材的后端上，且开关502至开关520亦可形成于基材的后端上，且于记忆体区块140至143之上。在又一例子中，开关502至开关520可嵌入至记忆体区块140至143的工艺中。在又一例子中，开关502至开关520可独立形成为独立的装置，且然后整合至含有记忆体区块140至143的记忆体装置中。

在一些实施例中，预设地，信号产生器128可启动开关502至510，且停用开关514至520，以通过串联方式电性连接测试结构(操作404)。如此一来，如图5所示，可通过测试结构140B、140A、141B、141A、142B、142A、143B和143A提供导电路径550。

接着，方法400续行第一判定操作405，以判定是否满足条件。举例而言，信号产生器128可施加第一信号(例如：电压信号)于导电路径550的一端上，且侦测于导电路径550的另一端上的第二信号(例如：电流信号)的位准。一旦完成侦测第二信号后，信号产生器128可判定第二信号的位准是否满足条件(例如：大于阈值)。基于多个工艺参数(例如：测试结构140至143的测试内连接结构的材料的电阻率及形成跨越测试结构140至143的多个测试内连接结构的数量等参数)可预校正阈值。

若满足条件，方法400续行操作406，以判定所有的记忆体区块140至143是否为可利用的记忆体区块。换句话说，于第二内连接结构与每一个记忆体区块140至143的驱动电路间的电性连接可判定成不具有开路电路问题。另一方面，若不满足条件，方法400续行操作408，以一次测试一个记忆体区块。为了一次测试一个记忆体区块，可旁通其余的记忆体区块(及其测试结构)，其允许具有开路电路问题的记忆体区块被鉴定到。

举例而言，一旦判定所侦测的第二信号的位准不满足阈值(在操作405中)，通过旁通其余的测试记忆体区块(例如：在目前的例子中的记忆体区块141至143)，信号产生器128可先测试记忆体区块140。具体而言，信号产生器128可经由开关514停用开关506，且经由开关504启动开关502，以形成导电路径650。如图6所绘示，导电路径650可仅通过测试结构(例如：测试结构140A和测试结构140B)提供给待测试的记忆体区块140。沿着此导电路径605，旁通对应于其余的记忆体区块141至143的测试结构。信号产生器128可再判定第二信号的位准是否满足阈值(操作409)。

若否(即第二信号的位准等于或小于阈值)，方法400可续列操作410，其中判定测试记忆体区块为具有连接问题。在一些实施例中，信号产生器128可判定目前受测试的记忆体区块为不可利用的记忆体区块。信号产生器128可记录此不可利用的记忆体区块的鉴定结果(例如：地址数据)，其可做为旗标，以允许使用者(例如：图1A的主机102)略过存取此记忆体区块。

另一方面，若是(即第二信号的位准大于阈值)，方法400可再续行操作408，以通过旁通其余的记忆体区块来测试下一个记忆体区块。举例而言，信号产生器128然后可通过旁通其余的记忆体区块(例如：在目前的例子中的记忆体区块140、142和143)来测试记忆体区块141。具体而言，信号产生器128可停用开关502至510和516，且启动开关514、518和520，以形成导电路径750。如图7所示，可仅通过测试结构提供导电路径750给正被测试的记忆体区块141(例如：记忆体区块141A和141B)。沿着此导电路径705，旁通对应于其余的记忆体区块140、142和143的测试结构。信号产生器128可再判定第二信号的位准是否满足阈值(操作409)。若否，信号产生器128可判定目前受测试的记忆体区块为不可利用的记忆体区块；并且若是，信号产生器128可继续通过反复地进行操作408和409来测试其余的记忆体区块。信号产生器128可继续进行前述的反复的操作，直至不可利用的记忆体区块被鉴定到为止。

图8A至图8B是绘示根据多个实施例的形成记忆体装置测试结构的方法800的流程图。须说明的是，图8A与图8B中的A是代表流程图的连接点，以明确表示出流程的连接与其顺序。举例而言，方法800的至少一些操作(或步骤)可用于形成三维记忆体装置(例如：如内文所揭露的任何测试结构140A、140B、141A、141B、142A、142B、143A、143B、144A、144B、145A、145B、146A、146B、147A和147B)。应注意的是，方法800仅为例子，且不意旨限制本揭露。因此，理解的是，可提供额外的操作于图8A或图8B的方法800之前、期间及之后，并且内文可仅简短描述一些其他的操作。

在一些实施例中，方法800的操作可关联于例示性3D记忆体装置测试结构900于多种制造阶段的截面视图，其个别如图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20A至图20C、图21A至图21C和图22A至图22C所示，以下将更详细讨论。当参照包含多个单一个栅极的记忆体单元的3D记忆体装置测试结构900来描述方法800的多种操作及图9至图19所示的关联的附图时，应理解的是，操作可等效地应用于任何多种其他类型的记忆体单元，例如，举例而言，环绕式栅极的记忆体单元。

简要概述，方法800以操作802开始，其中形成底部内连接结构及底部金属布线。方法800续行操作804，其中形成堆叠于基材上。方法800续行操作806，其中图案化在梯状轮廓中的堆叠。方法800续行操作808，其中沉积金属间介电质(IMD)。方法800续行操作810，其中形成多个字元线(WL)沟槽。方法800续行操作812，其中形成多个WLs。方法800续行操作814，其中沉积多个记忆体层及多个通道层。方法800续行操作816，其中图案化通道层。方法800续行操作818，其中形成多个(源极线/选择线)SLs及多个位元线(BLs)。方法800续行操作820，其中形成多个测试内连接结构。方法800续行操作822，其中形成多个金属布线。

对应于图8A的操作802，图9为根据多个实施例的3D记忆体装置测试结构900的透视图，3D记忆体装置测试结构900包含多个底部内连接结构及多个底部金属布线。

多个底部金属布线904可由金属材料形成，此金属材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形(conformal)沉积方法形成底部金属布线904，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。此些底部金属布线可沿着X方向水平延伸。

多个底部内连接结构902(例如：底部通孔结构)可形成在底部金属布线904上。此些底部内连接结构902可垂直地延伸。底部内连接结构902可由金属材料形成，此金属材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法形成底部内连接结构902，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。在一些实施例中，可有2个底部内连接结构902耦合至每一个底部金属布线904。理解的是，耦合至每一个底部金属布线904的底部内连接结构902的数量不限于2，且可为任何适合的数量(例如：1、3、4、5、6及7等)。

对应于图8A的操作804，图10为根据多个实施例的3D记忆体装置测试结构900的透视图，3D记忆体装置测试结构900包含形成于基材1001上的堆叠1002，基材1001设置于底部金属布线904及底部内连接结构902上。

半导体基材1001可为半导体基材，例如块状半导体、绝缘层上有半导体(semiconductor-on-insulator，SOI)基材或其类似物，其可为掺杂的(例如：以p-型或n-型掺质掺杂)或未掺杂的。基材1001可为晶圆，如硅晶圆。一般，SOI基材包含形成在绝缘层上的一层半导体材料。举例而言，绝缘层可为埋入氧化物(BOX)层、氧化硅层或其类似物。绝缘层提供于基材上，通常为硅或玻璃基材。亦可使用其他的基材，例如多层或梯度的基材。在一些实施例中，基材1001的半导体材料可包含硅、锗、半导体化合物、合金半导体、其组合或任何其他适合的材料，前述半导体化合物包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，前述合金半导体包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。

堆叠1002包含沿着垂直的方向(例如：Z方向)于基材上方交替堆叠于另一者的顶部上的多个绝缘层1004及多个牺牲层1006。虽然图10所绘示的实施例显示4个绝缘层1004及3个牺牲层1006，但应理解的是，当保持于本揭露的范畴内时，堆叠1002可包含交替堆叠于另一者的顶部上的任何数量的绝缘层1004及任何数量的牺牲层1006。进一步，虽然在图10所绘示的实施例中，堆叠1002直接接触基材1001，应理解的是，堆叠1002与基材1001分离。如内文所使用的，交替堆叠的绝缘层1004及牺牲层1006是指每一个牺牲层1006相邻于两个邻近的绝缘层1004。中间的此些绝缘层1004可具有相同的厚度，或不同的厚度。中间的此些牺牲层1006可具有相同的厚度，或不同的厚度。在一些实施例中，堆叠1002可开始于绝缘层1004(如图10所示)或牺牲层1006。

绝缘层1004可包含至少一种绝缘材料。可用于绝缘层1004的绝缘材料包含但不限于，氧化硅(包含掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅玻璃(OSG)、旋涂介电材料、介电金属氧化物、介电金属氮氧化物、其硅酸盐，以及有机绝缘材料。前述介电金属氧化物为一般习知的高介电常数(高k值)的介电氧化物(例如：氧化铝及氧化铪等)以及其硅酸盐。在一实施例中，绝缘层1004可为氧化硅。

牺牲层1006可包含绝缘材料、半导体材料或导电材料。牺牲层1006的材料为一种牺牲材料，其可于选择绝缘层1004的材料时后续被移除。牺牲层1006的非限定例子包含氮化硅、非晶型半导体材料(如非晶硅)及多晶型半导体材料(如多晶硅)。在一实施例中，牺牲层1006可为隔离材料层，其包含氮化硅，或者包含硅及锗的至少一者的半导体材料。

通过交替沉积绝缘层1004及牺牲层1006的个别的材料于基材上可形成堆叠1002。在一些实施例中，举例而言，可通过化学气相沉积(CVD)来沉积一层绝缘层1004，接续使用如CVD或原子层沉积(ALD)沉积一层牺牲层1006。

对应于图8A的操作806，图11为根据多个实施例的3D记忆体装置测试结构900的透视图，其中图案化堆叠1002，以在多个制造阶段的一阶段中形成梯状轮廓。

为了形成梯状轮廓，遮罩层(未绘示)沉积于(在最顶部的绝缘层1004上的)堆叠上，且被图案化。在一些实施例中，遮罩层可包含光阻剂(例如：正光阻剂或负光阻剂)。举例而言，单一层或多层的相同的或不同的光阻剂。在其他实施例中，遮罩层可包含硬式遮罩层，举例而言，多硅遮罩层、金属遮罩层或任何其他适合的遮罩层。

接续，图案化遮罩层，以蚀刻遮罩层在X方向上远离轴向末端的遮罩层的数个部分，举例而言，以缩减遮罩层的轴向宽度。可使用微影技术图案化遮罩层。通常，微影技术利用光阻材料，其形成遮罩层，且遮罩层被沉积、照射(曝光)及显影，以移除一部分的光阻材料，在此具体例中，为移除遮罩层的末端部分。残留的遮罩层保护下层的材料，如在图案化的遮罩层下的堆叠1002的一部分，免于后续的工艺步骤(如蚀刻)的侵害。

接续，蚀刻在X方向上于遮罩层的两侧上的最顶部的绝缘层1004及最顶部的牺牲层1006的个别的部分。举例而言，图案化的遮罩层用于蚀刻最顶部的绝缘层1004及最顶部的牺牲层1006的曝露的部分，以(从最顶部的绝缘层1004及最顶部的牺牲层1006)形成第一阶梯1102(或梯状)于往下一层的绝缘层1004及牺牲层1006(即第二最顶层的绝缘层1004及第二最顶层的牺牲层1006)的上方。在一些实施例中，蚀刻可为非等向性蚀刻(例如：反应离子蚀刻(RIE)、中性束离子蚀刻(NBE)、深反应式离子蚀刻(DRIE)、其类似者，或者其组合)，其选择性蚀刻最顶部的绝缘层1004及最顶部的牺牲层1006的曝露的部分。

在一些实施例中，蚀刻可包含第一蚀刻及第二接续的蚀刻，其中第一蚀刻选择性蚀刻最顶部的绝缘层1004直至下层的(例如：最顶部的)牺牲层1006被曝露，第二接续的蚀刻是蚀刻牺牲层1006直至下层的(例如：第二最顶层的)绝缘层1004被曝露。此二阶段的蚀刻工艺可允许下层的牺牲层1006或绝缘层1004做为蚀刻停止层，故一次移除紧邻于其上的一层的一部分，以防止过度蚀刻。

接续，再蚀刻遮罩层，以在X方向上缩减其轴向宽度，接续二阶段蚀刻工艺，以(从第二最顶层的绝缘层1004及第二最顶层的牺牲层1006)形成第二阶梯1104。通过交替地于遮罩层上进行宽度缩减工艺及二阶段蚀刻工艺，可图案化堆叠1002成为包含多个阶梯(例如：阶梯1102、1104及1106)，此造成如图11所示的梯状轮廓。

对应于图8A的操作808，图12为根据多个实施例的3D记忆体装置测试结构900于多种制造阶段的一阶段的透视图，其3D记忆体装置测试结构900包含形成在堆叠1002(具有梯状轮廓)上方的IMD 1202。

可通过在部分形成的3D记忆体装置测试结构900上方沉积块状介电材料，并且往后抛光(例如：使用CMP)块状氧化物(即块状介电材料)至最顶部的绝缘层1004的位准来形成IMD 1202，故使得IMD 1202仅设置于阶梯1102至1106的上方。IMD 1202的介电材料可包含SiO、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、其组合，或任何其他适合的材料。

对应于图8A的操作810，图13为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段中的透视图，其中3D记忆体装置测试结构900包含多个WL沟槽1302和1304。

虽然2个WL沟槽1302至1304被显示于图13所绘示的实施例中，应理解的是，当保持于本揭露的范畴内时，3D记忆体装置测试结构900可包含任何数量的WL沟槽。WL沟槽1302和1304均沿着横向方向(例如：X方向)延伸。可使用一个或多个蚀刻工艺形成WL沟槽1302和1304。举例而言，此些蚀刻工艺可分别包含反应离子蚀刻(RIE)工艺、中性束离子蚀刻(NBE)工艺、其组合或任何其他适合的工艺。蚀刻工艺可为非等向性蚀刻工艺。

形成WL沟槽1302和1304的结果为形成鳍状结构1306、1308和1310。如图所示，鳍状结构1306至1310(有时称作条纹结构)全部沿着横向方向(例如：X方向)延伸，且彼此平行。鳍状结构1306至1310的每一者包含交替堆叠于另一者的顶部上的多数层(或片(tier))。具体而言，每一个鳍状结构包含交替堆叠的多层绝缘层1004(的残留的部分)、多层牺牲层1006(的残留的部分)及IMD 1202的残留的部分。

对应于图8A的操作812，图14为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段中的透视图，其中3D记忆体装置测试结构900包含多个位元线(WLs)1402。

为了形成WLs 1402，在每一个鳍状结构1306至1310中的每一个牺牲层1006的个别的末端部分可被横向凹陷(例如：沿着Y方向)。可通过进行蚀刻工艺凹陷牺牲层1006，蚀刻工艺对绝缘层1004具有选择性，而通过WL沟槽1302和1304蚀刻牺牲层1006。换句话说，绝缘层1004经过选择性蚀刻工艺后可实质保留完整性。在一些实施例中，每一个牺牲层1006可(沿着Y方向)以特定的往后蚀刻距离从其二端往内凹陷。如图14所示，可沿着Y方向控制此往后蚀刻距离小于牺牲层1006的一半宽度，以保留牺牲层1006中心部分的完整性。

蚀刻工艺可包含使用湿式蚀刻溶液的湿式蚀刻工艺，或可为气相(干式)蚀刻工艺，其蚀刻剂以气相方式被导入第一沟槽(虚线所示)。在牺牲层1006包含氮化硅且绝缘层1004包含氧化硅的例子中，蚀刻工艺可包含湿式蚀刻工艺，其中涵浸工件于湿式蚀刻槽中，湿式蚀刻槽包含磷酸，其对绝缘层1004的氧化硅、硅及多种其他材料具有选择性，而蚀刻牺牲层1006的氮化硅。

接续，如图14所示，金属填充层可(例如：共形地)形成，以填充参照于绝缘层1004往残留的牺牲层906向内延伸的“凹陷”，从而形成WLs 1402。金属填充层包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充层，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。对应于图8A的操作814，图15为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段的透视图，其中3D记忆体装置测试结构900包含多个记忆体层1502和1504，以及多个通道层1512和1514。

在各个实施例中，记忆体层1502至1504的每一者包含2个部分，其中每一个部分形成以沿着对应的沟槽的侧壁的一者延伸。如此一来，记忆体层的每一个部分(通过其个别的曝露的侧壁)接触对应数量的WLs。于记忆体层的上方，通道层1512至1514的每一者亦包含2个部分，其个别接触对应的记忆体层的2个部分。如图15所绘示的例子所示，包含2个部分的记忆体层1502及包含2个部分的通道层1512形成于沟槽1302内，并且包含2个部分的记忆体层1504及包含2个部分的通道层1514形成于沟槽1304内。

沿着WL沟槽1302至1304的每一者的侧壁设置的记忆体层1502至1504的每一者可包含铁电材料(ferroelectric material)，举例而言，锆钛酸铅(PZT)、PbZr/TiO₃、BaTiO₃及PbTiO₂等。然而，应理解的是，当保持于本揭露的范畴内时，记忆体层1502至1504可分别包含电荷储存层。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆辅助CVD(PECVD)、原子层沉积(ALD)、分子束磊晶(molecular beam epitaxy，MBE)、任何其他适合的工艺或其组合来形成记忆体层1502至1504。可沉积共形涂层(conformal coating)以使记忆体层分别连续地围绕WL沟槽的此些侧壁。

通道层1512至1514的每一者形成在记忆体层的径向内表面(侧壁)上。在一些实施例中，通道层1512至1514可分别由半导体材料形成，举例而言，硅(例如：多晶硅或非晶硅)、Ge、SiGe及碳化硅(SiC)等。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆辅助CVD(PECVD)、原子层沉积(ALD)、MBE、任何其他适合的工艺或其组合来形成通道层1512至1514。可沉积共形涂层，以使通道层1512至1514在记忆体层的径向内表面上分别是连续的。

然后，以绝缘材料(例如：SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、任何其他适合的材料或其组合)填充WL沟槽1302至1304的每一者，以形成内部间隙壁1506。在一些实施例中，内部间隙壁1506可由相同于此些绝缘层1004的材料形成。可使用物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆辅助CVD(PECVD)、原子层沉积(ALD)、MBE、任何其他适合的工艺或其组合、高深宽比工艺(HARP)、另外可利用的工艺或其组合来形成内部间隙壁1506。

对应于图8A的操作816，图16为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段中的透视图，其中分别图案化通道层1512和1514。

在一些实施例中，图案化通道层1512和1514的每一者成为多个区块，每一个区块可定义记忆字串(memory string)的初始占用空间(footprint)。举例而言，图案化通道层1512成为不连续的区块1602、1604、1606、1608、1610、1612、1614和1616；图案化通道层1514成为不连续的区块1618、1620、1622、1624、1626、1628、1630和1632。此些通道区块的每一者可做为记忆字串的通道，其包含设置跨越多个片的多个记忆体单元。以下，通道区块1602至1632称作“记忆字串1602至1632”。通过重新填充绝缘材料(例如：SiO、SiN、SiON、SiCN、SiC、SiOC、SiOCN、任何其他合适的材料或其组合)来使此些区块彼此电性绝缘。

对应于图8B的操作818，图17为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段中的透视图，其中3D记忆体装置测试结构900包含多个位元线(BLs)1702及多个源极线/选择线(SLs)1704。

在一些实施例中，BLs 1702及SLs 1704的每一者由金属填充材料形成，且沿着Z方向延伸。通道区块(或记忆字串)的每一者耦合至一对的BL及SL。进一步，在彼此面对的WL沟槽内的2个记忆字串可共用一对的BL及SL。使用记忆字串1602和1610做为代表性例子，记忆字串1602和1610共用垂直延伸的BL 1702及SL 1704。金属填充层包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充层，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。对应于图8B的操作820，图18为根据多个实施例的3D记忆体装置测试结构900在多种制造阶段的一阶段中的透视图，其中3D记忆体装置测试结构900包含多个测试内连接结构1800。

测试内连接结构1800(实质相似于如前面讨论的测试内连接结构208A和208B)分别穿过IMD 1202、个别的绝缘层1004、个别的牺牲层1006及基材1001(即记忆体装置测试结构900)，以落在底部内连接结构上。就图8A至图8B的例子而言，多个测试内连接结构1800通过第一阶梯1102垂直地延伸，以落在底部内连接结构(及个别的底部金属布线904)上。多个测试内连接结构1800通过第二阶梯1104垂直地延伸，以落在底部内连接结构(及个别的底部金属布线904)上。再者，多个测试内连接结构1800通过第三阶梯1106垂直地延伸，以落在底部内连接结构(及个别的底部金属布线904)上。在一些实施例中，测试内连接结构1800全部具有相同的高度，或实质上与它们延伸穿过的记忆体阵列具有相同的高度。通过蚀刻IMD1202、个别的绝缘层1004、个别的牺牲层1006及基材1001来形成测试内连接结构1800，以形成曝露底部内连接结构902的多个开口，且然后以金属填充材料填充此些开口。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。对应于图8B的操作822，图19为根据多个实施例的3D记忆体装置测试结构900A(3D记忆体装置测试结构900的第一实施例)在多种制造阶段的一阶段中的透视图，其中3D记忆体装置测试结构900A包含多个金属布线1900。

此些金属布线1900(实质上相似于如前面讨论的金属布线210)以串联方式电性耦合测试内连接结构1800。进一步，形成为水平的导线的金属布线1900的每一者通过形成为垂直的导线的顶部通孔1902(例如：顶部内连接结构)耦合至个别的测试内连接结构。通过形成延伸穿过于IMD 1202上的另一个IMD 1202的一或多个水平及垂直沟槽，以及以金属填充材料填充此些沟槽，通过双镶嵌工艺或单镶嵌工艺可形成此些金属布线1900及顶部通孔1902。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。在图14(及图15至图19)所绘示的例子中，此些凹槽分别由以边为基础的侧壁(edge-basedsidewall)(例如：几乎垂直的侧壁)形成，此造成WLs 1402依循此以边为基础的内部侧壁。换句话说，以边为基础的界面形成在残留的中心牺牲层1006及WLs 1402之间。然而，凹槽可形成以具有以曲率为基础的侧壁(curvature-based sidewall)，此造成WLs 1402依循此以曲率为基础的内部侧壁。

在一些实施例中，以小于测试内连接结构1800的宽度(沿着Y方向延伸)的宽度(沿着Y方向延伸)形成顶部通孔1902及金属布线1900。顶部通孔1902可具有与测试内连接结构1800的顶表面对齐的底表面；顶部通孔1902可具有低于测试内连接结构1800的顶表面的底表面；顶部通孔1902及测试内连接结构1800可彼此中心对齐；或者顶部通孔1902及测试内连接结构1800可彼此中心不对齐。

亦对应于图8B的操作822，图20A至图20C为根据多个实施例的3D记忆体装置测试结构900B(3D记忆体装置测试结构900的第二实施例)的透视图，其中3D记忆体装置测试结构900B包含多个金属布线1900。

此些金属布线2000以串联方式电性耦合测试内连接结构1800。金属布线2000相似于金属布线1900，但形成以引导电流通过不同的导电路径。通过形成为垂直的导线的顶部通孔2002，形成为水平的导线的金属布线2000的每一者耦合至个别的测试内连接结构。如图20A所示，通过形成延伸穿过于IMD 1202上的另一个IMD 1202的一或多个水平及垂直的沟槽，以及以金属填充材料填充此些沟槽，通过双镶嵌工艺或单镶嵌工艺可形成此些金属布线2000及顶部通孔2002。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。图20B及图20C是以3D记忆体装置测试结构900B的多种组件绘示金属布线2000及顶部通孔2002的透视图。图20C是绘示导电路径2010，其通过使用金属布线2000及顶部通孔2002形成，以串联连接测试内连接结构1800至测试底部内连接结构902及底部金属布线904。第一信号(例如：电压信号)可施加至3D记忆体装置测试结构900B的一末端(图20C所指示的箭号“A”)，在3D记忆体装置测试结构900B的另一末端(图20C所指示的箭号“B”)上所侦测到的第二信号(例如：电流信号)的位准可用于判定沿着导电路径2010是否存在一个或多个开路。举例而言，若沿着导电路径2010有存在一个开路，第二信号的位准可低于阈值。基于多个工艺参数(例如：测试内连接结构1800的材料的电阻率及测试内连接结构1800的数量等)可预校正阈值。另一方面，若无存在开路，第二信号的位准应等于或大于阈值。金属布线2000提供不同于由金属布线1900(图19)形成的导电路径的导电路径，且因此可使用不同的方式测试待测的记忆体区块的第二内连接结构。

亦对应于图8B的操作822，图21A至图21C为根据多个实施例的3D记忆体装置测试结构900C(3D记忆体装置测试结构900的第三实施例)的透视图，其中3D记忆体装置测试结构900C包含多个金属布线2100。

此些金属布线2100以串联方式电性耦合测试内连接结构1800。金属布线2100相似于金属布线1900，但形成以引导电流通过不同的导电路径。通过形成为垂直的导线的顶部通孔2102，形成为水平的导线的金属布线2100的每一者耦合至个别的测试内连接结构。如图21A所示，通过形成延伸穿过于IMD 1202上的另一个IMD 1202的一个或多个水平及垂直的沟槽，以及以金属填充材料填充此些沟槽，通过双镶嵌工艺或单镶嵌工艺可形成此些金属布线2100及顶部通孔2102。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。图21B及图21C是以3D记忆体装置测试结构900C的多种组件绘示金属布线2100及顶部通孔2102的透视图。图21C是绘示导电路径2110，其通过使用金属布线2100及顶部通孔2102形成，以串联地连接测试内连接结构1800至测试底部内连接结构902及底部金属布线904。第一信号(例如：电压信号)可施加至3D记忆体装置测试结构900C的一末端(图21C所指示的箭号“A”)，在3D记忆体装置测试结构900C的另一末端(图21C所指示的箭号“B”)上所侦测到的第二信号(例如：电流信号)的位准可用于判定沿着导电路径2110是否存在一个或多个开路。举例而言，若沿着导电路径2110有存在一个开路，第二信号的位准可低于阈值。基于多个工艺参数(例如：测试内连接结构1800的材料的电阻率及测试内连接结构1800的数量等)可预校正阈值。另一方面，若无存在开路，第二信号的位准应等于或大于阈值。金属布线2100提供不同于由金属布线1900(图19)所形成的导电路径的导电路径，且因此可使用不同的方式测试待测的记忆体区块的第二内连接结构。

亦对应于图8B的操作822，图22A至图22C为根据多个实施例的3D记忆体装置测试结构900D(3D记忆体装置测试结构900的第三实施例)的透视图，其中3D记忆体装置测试结构900D包含多个金属布线2200。

此些金属布线2200以串联方式电性耦合测试内连接结构1800。金属布线2200相似于金属布线1900，但形成以引导电流通过不同的导电路径。通过形成为垂直的导线的顶部通孔2202，形成为水平的导线的金属布线2200的每一者耦合至个别的测试内连接结构。如图21A所示，通过形成延伸穿过于IMD 1202上的另一个IMD 1202的一个或多个水平的及垂直的沟槽，以及以金属填充材料填充此些沟槽，通过双镶嵌工艺或单镶嵌工艺可形成此些金属布线2200及顶部通孔2202。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。图22B及图22C是以3D记忆体装置测试结构900D的多种组件绘示金属布线2200及顶部通孔2202的透视图。图22C是绘示导电路径2210，其通过使用金属布线2200及顶部通孔2202形成，以串联连接测试内连接结构1800至测试底部内连接结构902及底部金属布线904。第一信号(例如：电压信号)可施加至记忆体装置测试结构900D的一端(图22C所指示的箭号“A”)，在3D记忆体装置测试结构900D的另一端(图22C所指示的箭号“B”)上所侦测到的第二信号(例如：电流信号)的位准可用于判定沿着导电路径2210是否存在一个或多个开路。举例而言，若沿着导电路径2210有存在一个开路，第二信号的位准可低于阈值。基于多种工艺参数(例如：测试内连接结构1800的材料的电阻率及测试内连接结构1800的数量等)可预校正阈值。另一方面，若无存在开路，第二信号的位准应等于或大于阈值。金属布线2200提供不同于由金属布线1900(图19)形成的导电路径的导电路径，且因此可使用不同的方式测试待测的记忆体区块的第二内连接结构。

图23A至图23B是绘示根据本揭露的一个或多个实施例的3D记忆体装置的形成方法2300的流程图。须说明的是，图23A与图23B中的A是代表流程图的连接点，以明确表示出流程的连接与其顺序。举例而言，方法2300的至少一些操作可用于形成记忆体装置(例如：3D记忆体装置2400)。注意的是，方法2300仅为例子，且不意旨限制本揭露。因此，理解的是，可提供额外的操作于图23A或图23B的方法2300之前、期间及之后，并且内文可仅简短描述一些其他的操作。

简要概述，方法2300以操作2302开始，其中形成多个驱动电路于基材上。方法2300续行操作2304，其中形成底部内连接结构。方法2300续行操作2306，其中形成堆叠于蚀刻停止层上。方法2300续行操作2308，其中图案化在梯状轮廓中的堆叠。方法2300续行操作2310，其中沉积金属间介电质(IMD)。方法2300续行操作2312，其中形成多个字元线(WL)沟槽。方法2300续行操作2314，其中形成多个WLs。方法2300续行操作2316，其中沉积多个记忆体层及多个通道层。方法2300续行操作2318，其中图案化通道层。方法2300续行操作2320，其中形成多个(源极线/选择线)SLs及多个位元线(BLs)。方法2300续行操作2322，其中形成多个第一内连接结构(有时称作WL内连接结构)。方法2300续行操作2324，其中形成多个第二内连接结构。方法2300续行操作2326，其中形成多个金属布线。

注意的是，图23A至图23B的操作2304至2320和2324至2326实质相似于图8A至图8B的操作802至822。因此，以下讨论将针对操作2302和2322。图24A至图24B是分别绘示由方法2300制造的3D记忆体装置2400的透视图及截面图。3D记忆体装置2400实质相似于3D记忆体装置测试结构900，但包含驱动电路及耦合至WLs的多个第一内连接结构。在一些实施例中，3D记忆体装置2400与3D记忆体装置测试结构900同时形成，以通过3D记忆体装置测试结构900测试3D记忆体装置2400。虽然图24A至图24B绘示3D记忆体装置2400，但理解的是，3D记忆体装置2400可包含多个其他装置，如电感器、保险丝、电容器及线圈等，为了清楚的目的，其未显示于图24A至图24B。

在一些实施例中，除了方法2300还包含形成多个驱动电路及多个WL内连接结构的操作外，方法2300实质相似于图8A至图8B的方法800。在一些实施例中，方法2300用于形成被方法800形成的3D记忆体装置测试结构所测试的记忆体区块。因此，在以下讨论中，方法2300的操作可分别关联于图24A至图24B的透视图及截面图。

对应于图23A至图23B的操作2302至操作2326，图24A至图24B分别为根据多个实施例的3D记忆体装置2400沿着Y方向切割的透视图及截面图。

在操作2302中，多个驱动电路2400形成于半导体基材2401上(实质相似于图10的半导体基材1001)。半导体基材2401可为半导体基材，例如块状半导体、绝缘层上有半导体(SOI)基材或其类似物，其可为掺杂的(例如：以p-型或n-型掺质掺杂)或未掺杂的。基材2401可为晶圆，如硅晶圆。通常，SOI基材包含形成在绝缘层上的一层半导体材料。举例而言，绝缘层可为埋入氧化物(BOX)层、氧化硅层或其类似物。绝缘层可提供于基材上，通常为硅或玻璃基材。亦可使用其他的基材，例如多层或梯度的基材。在一些实施例中，基材2401的半导体材料可包含硅、锗、半导体化合物、合金半导体、其组合或任何其他适合的材料，前述半导体化合物包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟，前述合金半导体包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。多个驱动电路2400可包含多个晶体管。此些晶体管可为任何适合的晶体管，例如：互补式金属-氧化物半导体(CMOS)、任何其他适合的金属-氧化物半导体场效晶体管(MOSFET)、任何适合的场效晶体管(FET)或任何适合的双极性接面晶体管(BJT)。此些驱动电路2400配置以控制多个晶体管(例如：调节于记忆体装置中的电流或控制组件)。

多个金属结构2402可设置于驱动电路2400上且电性耦合至驱动电路2400。每一个金属结构2402可包括垂直延伸的组件(通孔)及水平延伸的组件(内连接结构)。多个金属结构2402可由金属材料形成，此金属材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法形成多个金属结构2402，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。在操作2304(相似于图8A的操作802)中，多个底部内连接结构902可形成多个金属结构2402上。此些底部内连接结构902可配置以电性耦合至金属结构2402及驱动电路2400。在一些实施例中，一个底部内连接结构902可形成以耦合至一个金属结构2402及至一个驱动电路2400。多个底部内连接结构902可同时形成于记忆体装置2400及记忆体装置测试结构900内。

在操作2306中，堆叠1002形成于蚀刻停止层2411上。代替在3D记忆体装置测试结构900内的基材1001形成的蚀刻停止层2411可在后续的蚀刻工艺中做为蚀刻停止层，且可包括适合的材料，例如：氧化硅、氮化硅、氮氧化硅、钛、氮化钛、其组合或任何其他适合的材料，且可通过适合的形成方法形成，例如：CVD、PVD、任何其他适合的方法或其组合。蚀刻停止层2411直接形成于底部内连接结构902上方，且在X方向及Y方向上均延伸。蚀刻停止层2411实质上在X方向及Y方向上均为平坦的。在Y方向上，蚀刻停止层2411可具有介于约5埃至50埃(包含如5、15、25、35、45及50埃)的范围的厚度或任何其他适合的厚度。

在操作2308(例如：相似于图8A的操作806)中，图案化堆叠1002，以形成梯状轮廓，其包含第一阶梯1102、第二阶梯1104及第三阶梯1106。在操作2310(例如：相似于图8A的操作808)中，IMD 1202形成于堆叠1002上方。在操作2312(例如：相似于图8A的操作810)中，形成多个WL沟槽1302和1304(未显示)。在操作2314(例如：相似于图8A的操作812)中，形成WLs1402。在操作2316(例如：相似于图8A的操作814)中，形成记忆体层1502和1504及通道层1512和1514，且亦形成内部间隙壁1506。在操作2318(例如：相似于图8A的操作816)中，图案化通道层1512和1514。在操作2320(例如：相似于图8B的操作818)中，形成BLs 1702及SLs1704。操作2308至操作2320的每一者可与来自于方法800的其个别的相似操作同时形成。

在操作2322中，形成耦合至WLs 1402的多个第一内连接结构2410(例如：WL内连接结构及WL通孔)。此些第一内连接结构2410分别穿过具有个别的高度(或深度)的IMD 1202，以落于个别的WL 1402上。举例而言，在图24A中，多个第一内连接结构2410以第一高度垂直延伸，以落在于第一阶梯1102处的WLs 1402上；多个第一内连接结构2410以第二高度垂直延伸，以落在于第二阶梯1104处的WLs 1402上；且多个第一内连接结构2410以第三高度垂直延伸，以落在于第三阶梯1106处的WLs 1402上。形成第一内连接结构2410，其是通过蚀刻IMD 1202，以形成曝露在不同的阶梯处的WLs 1402的多个部分的多个开口，且然后以金属填充材料填充此些开口。金属填充材料包含至少一种金属材料，例如，但不限于，钨、铜、钴、钌、钛、钽、其组合，或任何其他适合的材料。可通过共形沉积方法沉积金属填充材料，举例而言，沉积方法可为化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀、其组合，或任何其他适合的方法。在操作2324(相似于图8B的操作820)中，形成多个第二内连接结构2420(例如：相似于测试内连接结构1800)。在一些实施例中，多个第二内连接结构2420与3D记忆体装置测试结构900的操作1800的测试内连接结构同时形成。3D记忆体装置2400的第二内连接结构2420及3D记忆体装置测试结构900的测试内连接结构1800可同时形成，以分别镜射其他者的轮廓及尺寸。在一些实施例中，在形成第二内连接结构2420及测试内连接结构1800之前，形成第一内连接结构2410。

在操作2326(例如：相似于图8B的操作822)中，形成多个第一金属布线2430(相似于金属布线1900、2000、2100和2200)及顶部通孔2432(相似于顶部通孔1902、2002、2102和2202)。亦形成连接BLs 1702及SLs 1704的多个第二金属布线2440。此些第二金属布线2440可由与第一金属布线2430相同的材料及方法制得。

在本揭露的一态样中，揭露一种记忆体装置。记忆体装置包含第一记忆体区块。第一记忆体区块包含第一记忆体次阵列及设置相邻于第一记忆体次阵列的第一界面部分。第一界面部分具有梯状轮廓。第一记忆体次阵列还包含通过第一界面部分电性耦合至第一记忆体次阵列的多个第一内连接结构，以及多个第二内连接结构。此些第二内连接结构的每一者是配置以电性耦合此些第一内连接结构的一对应者至晶体管。记忆体装置还包含设置相邻于第一记忆体区块且配置以模拟此些第二内连接结构的电性连接的第一测试结构。记忆体装置还包含设置相邻于此第一记忆体区块且配置以模拟此些第二内连接结构的电性连接的第二测试结构。第一测试结构及第二测试结构彼此电性耦合，且第一测试结构及第二测试结构的每一者与第一记忆体区块电性绝缘。

在本揭露的另一态样中，揭露一种记忆体装置。记忆体装置包含多个记忆体次阵列，其中此些记忆体次阵列的每一者通过多个字元线(WLs)被存取，且此些字元线的每一者通过多个内连接结构的一对应者耦合至WL驱动器。记忆体装置还包含多个测试结构。此些测试结构的每一者所对应于此些记忆体次阵列的一者，且包括多个测试内连接结构，此些测试内连接结构个别模仿此些内连接结构。此些测试结构以串联方式彼此电性耦合。

在本揭露的又一态样中，揭露一种记忆体装置的测试方法。此方法包含形成多个测试结构，其中此些测试结构的每一者是物理性设置相邻于且与多个记忆体次阵列的一对应者电性绝缘。此些测试结构的每一者配置以模仿电性耦合对应的记忆体次阵列至驱动电路的多个内连接结构。此方法还包含以串联方式耦合此些测试结构，且判定导通通过串联连接的此些测试结构的电流的位准是否满足条件。此方法还包含基于此判定，通过一次旁通其余的此些测试结构，测试此些测试结构的一者，以鉴定在此些记忆体次阵列的一者或多者中的电性连接问题。

在一态样中，本揭露关于一种记忆体装置。此记忆体装置包含第一记忆体区块、第一测试结构及第二测试结构。第一记忆体区块包含第一记忆体次阵列、第一界面部分、多个第一内连接结构及多个第二内连接结构。第一界面部分设置相邻于第一记忆体次阵列，其中第一界面部分具有梯状轮廓。此些第一内连接结构通过第一界面部分电性耦合至第一记忆体次阵列。此些第二内连接结构，其中此些第二内连接结构的每一者是配置以电性耦合此些第一内连接结构的一对应者至第一晶体管。第一测试结构设置相邻于第一记忆体区块，其中第一测试结构配置以模拟此些第二内连接结构的电性连接。第二测试结构设置相邻于第一记忆体区块，其中第二测试结构配置以模拟此些第二内连接结构的电性连接。第一测试结构及第二测试结构彼此电性耦合，且第一测试结构及第二测试结构的每一者与第一记忆体区块电性绝缘。

在一些实施例中，第一测试结构及第二测试结构的每一者包括多个测试内连接结构，且此些测试内连接结构个别地模仿此些第二内连接结构的轮廓。

在一些实施例中，此些测试内连接结构以串联方式彼此电性耦合。

在一些实施例中，此些测试内连接结构的每一者延伸穿过对应的第一测试结构及第二测试结构。

在一些实施例中，此些测试内连接结构共用相同的高度。

在一些实施例中，做为第一驱动电路的第一晶体管是设置于第一记忆体区块下方。

在一些实施例中，记忆体装置还包含第二记忆体区块、第三测试结构及第四测试结构。第二记忆体区块包含第二记忆体次阵列、第二界面部分、多个第三内连接结构及多个第四内连接结构。第二界面部分设置相邻于第二记忆体次阵列，其中第二界面部分具有梯状轮廓。此些第三内连接结构通过第二界面部分电性耦合至第二记忆体次阵列。此些第四内连接结构的每一者配置以电性耦合此些第三内连接结构的对应的一者至第二晶体管，其中做为第二驱动电路的第二晶体管是设置于第二记忆体区块下方。第三测试结构设置相邻于第二记忆体区块，其中第三测试结构配置以模拟此些第四内连接结构的电性连接。第四测试结构设置相邻于第二记忆体区块，其中第四测试结构配置以模拟此些第四内连接结构的电性连接。第三测试结构及第四测试结构彼此电性耦合，且第三测试结构及第四测试结构的每一者与第二记忆体区块电性绝缘。

在一些实施例中，第一测试结构、第二测试结构、第三测试结构及第四测试结构以串联方式彼此电性耦合。

在一些实施例中，记忆体装置还包含第一开关及第二开关。第一开关电性耦合于第一测试结构及第二测试结构的一者与第三测试结构及第四测试结构的一者之间。第二开关配置以旁通第一测试结构及第二测试结构。

在一些实施例中，第一开关及第二开关交替地启动，以选择性旁通第一测试结构及第二测试结构。

在一些实施例中，第一记忆体区块及第二记忆体区块形成于单一晶粒上。

在另一态样中，本揭露关于一种记忆体装置。此记忆体装置包含多个记忆体次阵列及多个测试结构。此些记忆体次阵列的每一者通过多个字元线(WL)被存取，且此些字元线的每一者通过多个内连接结构的对应的一者耦合至WL驱动器。此些测试结构的每一者所对应于此些记忆体次阵列的一者，且包括多个测试内连接结构，此些测试内连接结构个别模仿此些内连接结构。此些测试结构以串联方式彼此电性耦合。

在一些实施例中，记忆体装置还包含多个第一开关及多个第二开关。此些第一开关的每一者是选择以电性耦合此些测试结构的第一者至此些测试结构的第二者，第一者设置相邻于此些记忆体次阵列的第一者，第二测试结构设置相邻于此些记忆体次阵列的第二者。此些第二开关的每一者是选择以旁通此些测试结构的对应的一者。

在一些实施例中，此些测试结构的每一者与对应的记忆体次阵列电性绝缘。

在一些实施例中，此些测试内连接结构的每一者共用相同的高度。

在一些实施例中，此些测试内连接结构的每一者垂直地延伸穿过此些测试结构的对应一者，且此些测试内连接结构的每一者通过多个第一水平延伸的内连接结构及多个第二水平延伸的内连接结构彼此耦合。

在一些实施例中，此些第一水平延伸的内连接结构及此些第二水平延伸的内连接结构个别沿着对应的测试结构的顶表面及底表面设置。

在又一态样中，本揭露关于一种记忆体装置的测试方法。此方法包含形成多个测试结构；以串联方式耦合此些测试结构；判定导通通过串联连接的此些测试结构的电流的位准是否满足条件；以及基于判定，通过一次旁通其余的此些测试结构，测试此些测试结构的一者，以鉴定在此些记忆体次阵列的一者或多者中的电性连接问题。此些测试结构的每一者是物理性设置相邻，但此些测试结构的每一者是与多个记忆体次阵列的一对应者电性绝缘，且此些测试结构的每一者配置以模仿多个内连接结构，此些内连接结构电性耦合对应的此些记忆体次阵列至驱动电路。

在一些实施例中，此些测试结构的每一者包括多个测试内连接结构，此些测试内连接结构模仿对应的此些内连接结构，且此些测试内连接结构的每一者垂直地延伸穿过具有相同高度的对应的测试结构。

在一些实施例中，此些测试内连接结构通过多个第一水平延伸的内连接结构及多个第二水平延伸的内连接结构以串联方式彼此电性耦合，此些第一水平延伸的内连接结构及此些第二水平延伸的内连接结构个别沿着对应的此测试结构的顶表面及底表面设置。

前述内容概述数个实施例的特征，以致于本揭露所属技术领域中具有通常知识者可更好地理解本揭露的态样。本揭露所属技术领域中具有通常知识者应了解的是，他们可容易地以本揭露做为设计或修改而用于实施本文所介绍的实施例的相同目的及/或达成相同优点的其他工艺及结构的基础。本揭露所属技术领域中具有通常知识者亦应认知的是，此类等效构造不脱离本揭露的精神及范畴，且他们可在不脱离本揭露的精神及范畴的情况下对本文作出各种改变、替换及变更。

Claims (10)

1.一种记忆体装置，其特征在于，包含：

一第一记忆体区块，包含：

一第一记忆体次阵列；

一第一界面部分，设置相邻于该第一记忆体次阵列，其中该第一界面部分具有一梯状轮廓；

多个第一内连接结构，通过该第一界面部分电性耦合至该第一记忆体次阵列；以及

多个第二内连接结构，其中所述多个第二内连接结构的每一者是配置以电性耦合所述多个第一内连接结构的一对应者至一第一晶体管；

一第一测试结构，设置相邻于该第一记忆体区块，其中该第一测试结构配置以模拟所述多个第二内连接结构的电性连接；以及

一第二测试结构，设置相邻于该第一记忆体区块，其中该第二测试结构配置以模拟所述多个第二内连接结构的电性连接；

其中该第一测试结构及该第二测试结构彼此电性耦合，且该第一测试结构及该第二测试结构的每一者与该第一记忆体区块电性绝缘。

2.如权利要求1所述的记忆体装置，其特征在于，该第一测试结构及该第二测试结构的每一者包括多个测试内连接结构，且所述多个测试内连接结构个别地模仿所述多个第二内连接结构的轮廓。

3.如权利要求1所述的记忆体装置，其特征在于，还包含：

一第二记忆体区块，包含：

一第二记忆体次阵列；

一第二界面部分，设置相邻于该第二记忆体次阵列，其中该第二界面部分具有一梯状轮廓；

多个第三内连接结构，通过该第二界面部分电性耦合至该第二记忆体次阵列；以及

多个第四内连接结构，其中所述多个第四内连接结构的每一者配置以电性耦合所述多个第三内连接结构的对应的一者至一第二晶体管，其中做为一第二驱动电路的该第二晶体管是设置于该第二记忆体区块下方；

一第三测试结构，设置相邻于该第二记忆体区块，其中该第三测试结构配置以模拟所述多个第四内连接结构的电性连接；以及

一第四测试结构，设置相邻于该第二记忆体区块，其中该第四测试结构配置以模拟所述多个第四内连接结构的电性连接；

其中该第三测试结构及该第四测试结构彼此电性耦合，且该第三测试结构及该第四测试结构的每一者与该第二记忆体区块电性绝缘。

4.如权利要求3所述的记忆体装置，其特征在于，还包含：

一第一开关，其中该第一开关电性耦合于该第一测试结构及该第二测试结构的一者与该第三测试结构及该第四测试结构的一者之间；以及

一第二开关，配置以旁通该第一测试结构及该第二测试结构。

5.一种记忆体装置，其特征在于，包含：

多个记忆体次阵列，其中所述多个记忆体次阵列的每一者通过多个字元线(WL)被存取，且所述多个字元线的每一者通过多个内连接结构的对应的一者耦合至WL驱动器；以及

多个测试结构，其中所述多个测试结构的每一者所对应于所述多个记忆体次阵列的一者，且包括多个测试内连接结构，所述多个测试内连接结构个别模仿所述多个内连接结构；

其中所述多个测试结构以串联方式彼此电性耦合。

6.如权利要求5所述的记忆体装置，其特征在于，还包含：

多个第一开关，其中所述多个第一开关的每一者是选择以电性耦合所述多个测试结构的一第一者至所述多个测试结构的一第二者，该第一者设置相邻于所述多个记忆体次阵列的一第一者，该第二测试结构设置相邻于所述多个记忆体次阵列的一第二者；以及

多个第二开关，其中所述多个第二开关的每一者是选择以旁通所述多个测试结构的对应的一者。

7.如权利要求5所述的记忆体装置，其特征在于，所述多个测试内连接结构的每一者共用相同的一高度。

8.如权利要求5所述的记忆体装置，其特征在于，所述多个测试内连接结构的每一者垂直地延伸穿过所述多个测试结构的对应一者，且所述多个测试内连接结构的每一者通过多个第一水平延伸的内连接结构及多个第二水平延伸的内连接结构彼此耦合。

9.一种记忆体装置的测试方法，其特征在于，包含：

形成多个测试结构，其中所述多个测试结构的每一者是物理性设置相邻，但所述多个测试结构的每一者是与多个记忆体次阵列的一对应者电性绝缘，且所述多个测试结构的每一者配置以模仿多个内连接结构，所述多个内连接结构电性耦合对应的所述多个记忆体次阵列至一驱动电路；

以串联方式耦合所述多个测试结构；

判定导通通过串联连接的所述多个测试结构的电流的一位准是否满足一条件；以及

基于该判定，通过一次旁通其余的所述多个测试结构，测试所述多个测试结构的一者，以鉴定在所述多个记忆体次阵列的一者或多者中的电性连接问题。

10.如权利要求9所述的记忆体装置的测试方法，其特征在于，所述多个测试结构的每一者包括多个测试内连接结构，所述多个测试内连接结构模仿对应的所述多个内连接结构，且所述多个测试内连接结构的每一者垂直地延伸穿过具有一相同高度的对应的该测试结构。

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