CN115760538A - 数据转换电路、方法、电子设备和计算机可读存储介质 - Google Patents

Abstract

本申请涉及一种数据转换电路、方法、电子设备和计算机可读存储介质。所述数据转换电路包括：所述数据转换电路包括数据转换模块、存储模块和输出控制模块。所述数据转换模块，用于接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储至所述存储模块中；所述初始特征图数据为第一数据格式。所述输出控制模块，用于按照第二数据格式将所述存储模块中存储的数据输出至处理器，所述第二数据格式适于由所述处理器执行的神经网络加速运算。采用本数据处理电路能够避免由于采用处理器对数据格式进行转换造成的带宽资源的过度占用问题。

Description

数据转换电路、方法、电子设备和计算机可读存储介质

技术领域

本申请涉及人工智能技术领域，特别是涉及一种数据转换电路、方法、电子设备和计算机可读存储介质。

背景技术

在人工智能技术中，神经网络是一种非常流行的机器学习算法，其在各种领域中都取得了非常好的效果，比如图像处理领域。随着神经网络的发展，不断有新的神经网络被提出来。为了提高神经网络的运算效率，不同的神经网络适用的数据格式可能不同。因此，当输入到神经网络的源数据格式不适用于该神经网络时就需要对数据格式进行转换。

目前通常采用处理器对数据格式进行转换，但这种方式会造成带宽资源的过度占用问题。

发明内容

本申请实施例提供了一种数据转换电路、方法、电子设备和计算机可读存储介质，能够避免由于采用处理器对数据格式进行转换造成的带宽资源的过度占用问题。

一种数据转换电路，所述数据转换电路包括：所述数据转换电路包括数据转换模块、存储模块和输出控制模块。

所述数据转换模块，用于接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储至所述存储模块中；所述初始特征图数据为第一数据格式。

所述输出控制模块，用于按照第二数据格式将所述存储模块中存储的数据输出至处理器，所述第二数据格式适于由所述处理器执行的神经网络加速运算。

一种电子设备，所述电子设备包括处理器以及上述的数据转换电路。

一种数据转换方法，所述方法包括：

接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储；所述初始特征图数据为第一数据格式。

按照第二数据格式将存储的数据输出至处理器。

一种电子设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储；所述初始特征图数据为第一数据格式。

按照第二数据格式将存储的数据输出至处理器，所述第二数据格式适于由所述处理器执行的神经网络加速运算。

一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：

接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储；所述初始特征图数据为第一数据格式。

按照第二数据格式将存储的数据输出至处理器。

上述一种数据转换电路、方法、电子设备和计算机可读存储介质，通过数据转换模块对接收的第一数据格式的初始特征图数据，按照数据通道进行分离提取，从而获取各数据通道中的数据。并且，数据转换模块将各数据通道中的数据分别存储至存储模块，使得输出控制模块能够按照第二数据格式将存储模块中存储的数据输出至处理器。无需处理器再对数据格式进行转换，以便减少处理器在处理数据格式转换的过程中，对带宽资源的占用，提高了处理器的性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一个实施例中数据处理电路的结构框图；

图2为一个实施例中特征图的结构示意图；

图3为一个实施例中HWC格式的数据排列方式的结构示意图；

图4为一个实施例中CHW格式的数据排列方式的结构示意图；

图5为一个实施例中HCW格式的数据排列方式的结构示意图；

图6为又一个实施例中数据处理电路的结构框图；

图7为一个实施例中数据抽离单元的结构示意图；

图8为一个实施例中数据拼接单元的结构示意图；

图9为一个实施例中电子设备的结构示意图；

图10为一个实施例中数据转换方法的结构框图

图11为一个实施例中电子设备的结构框图。

元件标号说明：

数据转换电路：100；数据转换模块：10；存储模块：20；输出控制模块：30；数据转换子模块：11；数据抽离单元：111；数据拼接单元：112；存储单元：201，电子设备：90；处理器：91。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一客户端称为第二客户端，且类似地，可将第二客户端称为第一客户端。第一客户端和第二客户端两者都是客户端，但其不是同一客户端。

在人工智能技术中，常见的深度学习软件框架如TensorFlow，PyTorch，PaddlePaddle，高度、宽度、通道(height width channel，HWC)格式或通道、高度、宽度(channel height width，CHW)格式占据主流。由此，导致基于这些深度学习软件框架而开发的人工智能(artificial intelligence，AI)算法模型的输入数据通常也就是这两种排列的数据。例如，人工智能算法中的神经网络算法是通过神经网络处理器来对其进行加速运算。神经网络处理器在进行加速运算时，数据必须按照其所使用的数据格式。如果数据格式不符合预期，则必须先进行格式转换。由于HWC和CHW最为常见，所以HWC转CHW或者CHW转HWC都是常见的操作。

相对来讲，HCW格式较为少见，只在一些特定的AI算法中会用到，所以由HWC到HCW的转换和由CHW到HCW的转换是需要处理器进行一次或多次转换才能得到，并且每多一次转换都要多一次读取存储设备的操作，和多一次写入存储设备的操作。因此，由数据格式转换而引入的对存储设备的频繁读写会占用系统带宽，造成系统性能的下降，进而导致处理器性能下降的问题。如果不借助处理器进行转换，而是通过软件来进行这种格式的转换，那么效率将会更低，系统性能下降更为严重。

基于此，本申请实施例提供一种数据转换电路、方法、电子设备和计算机可读存储介质，以解决上述问题。本申请实施例的技术原理为：通过在处理器外置的数据转换电路中的数据转换模块接收的初始特征图数据，并将初始特征图数据按照数据通道进行分离提取后，按照数据通道将提取得到的数据分别存储至存储模块中，令输出控制模块能够按照第二数据格式将存储模块中存储的数据输出至处理器。

参照图1，本申请实施例提供一种数据转换电路100，该数据转换电路100包括数据转换模块10、存储模块20和输出控制模块30。

其中，数据转换模块10，用于接收初始特征图数据，并将初始特征图数据按照数据通道进行分离提取后，按照数据通道将提取得到的数据分别存储至存储模块20中；初始特征图数据为第一数据格式；输出控制模块30，用于按照第二数据格式将存储模块20中存储的数据输出至处理器，第二数据格式适于由处理器执行的神经网络加速运算。

可选的，第一数据格式可以为HWC格式，CHW格式中的任一种。

示例性的，参照图2，本申请实施例提供一种特征图的结构示意图。特征图包括：数据通道channel个数为3个，分别为channel0、channel1以及channel2。假设每个channel的图像宽度均为4，高度为4。对每个通道中的不同像素可以标记为“x-y”，x代表高度方向的序号，即第几行；y代表宽度方向序号，即第几列；具体表示x行中第y个像素。参照图2，以channel0为例，channel0中的“2-3”代表第2行的第3个像素。其他的标记不再赘述。

结合图2，参照图3，图3展示了图2中特征图按照HWC格式的数据排列方式，这些数据在存储时，按照地址递增顺序存放。例如，标号“1-1”的白色方块的地址为address(N)，标号“1-1”的灰色方块的地址为address(N+1)，标号“1-1”的黑色方块的地址为address(N+2)，以此类推，标号“1-4”的黑色方块的地址为address(N+11)，存储完一行后，再按照上述方式存储下一行。例如，标号“2-1”的白色方块的地址为address(N+12)，标号“3-1”的白色方块的地址是address(N+24)，标号“4-1”的白色方块的地址是address(N+36)，标号“4-4”黑块在存储设备中的地址是address(N+47)。

结合图2，参照图4，图4展示了图2中特征图按照CHW格式的数据排列方式，这些数据在存储时，依然按照地址递增顺序存放。例如，标号“1-1”的白色方块的地址为address(N)，标号“1-2”的白色方块的地址为address(N+1)，标号“1-3”的白色方块的地址为address(N+2)，标号“1-4”的白色方块的地址为address(N+3)，存储完一行后，再按照上述方式存储下一行。例如，标号“2-1”的白色方块的地址为address(N+4)，标号“2-2”的白色方块的地址是address(N+5)，标号“2-3”的白色方块的地址是address(N+6)，标号“2-4”的白色方块的地址是address(N+6)，以此类推，先把channel0的所有数据存储完毕后，存储channel1的数据，最后存储channel2的数据。

需要说明的是，第一数据格式和第二数据格式的数据存储顺序不同。

结合图2，参照图5，图5展示了图2中特征图按照HCW格式的数据排列方式，这些数据在存储时，依然按照地址递增顺序存放。例如，标号“1-1”的白色方块的地址为address(N)，标号“1-2”的白色方块的地址为address(N+1)，标号“1-3”的白色方块的地址为address(N+2)，标号“1-4”的白色方块的地址为address(N+3)，存储完一行后，再按照上述方式存储下一行。例如，标号“1-1”的灰色方块的地址为address(N+4)，标号“1-2”的灰色方块的地址为address(N+5)，标号“1-3”的灰色方块的地址为address(N+6)，标号“1-4”的灰色方块的地址为address(N+7)，以此类推，先把channel0中的第一行数据存储完毕后，存储channel1中的第一行数据，再存储channel2中的第一行数据；之后，存储channel0中的第二行数据，再存储channel1中的第二行数据，然后存储channel2中的第二行数据，直到按照上述将所有通道的数据全部存储完毕。

在实际应用中，假设第一数据格式为HWC格式，第二数据格式为HCW格式。结合图3，数据转换模块10将图3中数据按照channel0、channel1以及channel2进行分离提取，将channel0、channel1以及channel2中的数据分别存储至存储模块20中，输出控制模块30首先提取存储模块20中channel0的第一行，并输出至处理器。之后，提取存储模块20中channel1的第一行，并输出至处理器。而后，提取存储模块20中channel2的第一行，并输出至处理器。以此类推，向存储器输出图2的所示出的特征图对应的第二数据格式的数据。

上述一种数据转换电路，通过数据转换模块10对接收的第一数据格式的初始特征图数据，按照数据通道进行分离提取，从而获取各数据通道中的数据。并且，数据转换模块10将各数据通道中的数据分别存储至存储模块20，使得输出控制模块30能够按照第二数据格式将存储模块20中存储的数据输出至处理器。无需处理器再对数据格式进行转换，以便减少处理器在处理数据格式转换的过程中，对带宽资源的占用，提高了处理器的性能。

在一个实施例中，参照图6，数据转换模10包括多个数据转换子模块11；不同的数据通道对应不同的数据转换子模块11。

具体的，数据转换子模块11，用于从初始特征图数据中提取出对应的数据通道的数据，并将提取到的数据通道的数据存储至存储模块20。

示例性的，较为常用的数据通道的数量一般为2-16。结合图3，以channel0、channel1以及channel2为例，那么数据转换子模块11的数量也为3个，分别为数据转换子模块11a、数据转换子模块11b以及数据转换子模块11c。数据转换子模块11a负责提取channel0的数据，数据转换子模块11b负责提取channel1的数据，数据转换子模块11c负责提取channel2的数据。

本实施例中，通过数据转换子模块11分别提取对应数据通道的数据，以便实现数据从第一数据格式转换为第二数据格式。

在一个实施例中，数据转换子模块11的数量大于或等于数据通道的数量。

本实施例中，考虑到不同的数据，数据通道的数量可能存在差异的情况，将数据转换子模块11的数量设置为大于或等于数据通道的数量，以便实现不同数量的数据通道的数据的格式转换，提高数据转换电路的适用性。

在一个实施例中，参照图6，数据转换子模块11包括数据抽离单元111以及数据拼接单元112。

具体的，数据抽离单元111，用于从初始特征图数据中提取出对应的数据通道的数据，并将提取到的数据通道的数据传输至数据拼接单元112。

在一个示例中，参照图7，以第一数据格式为HWC格式为例对数据进行提取，图7中示出的channel为16个，分别为CH0、CH1、CH2、……、CH15。对应的数据抽离单元111依次为数据抽离单元1110、数据抽离单元1111、数据抽离单元1112、……、数据抽离单元11115。每个channel内一个数据(如图3中所示的1-1或1-2等可以表示为一个数据)的位宽为Nbit，常用位宽为8bit、16bit、32bit，但本方案实施例对一个数据的位宽不做任何限定。可以理解的，数据抽离单元111为各数据通道提供了数据传输线路，以便将数据传输至数据拼接单元112。进一步的，每个数据抽离单元111一次传输对应数据通道的一个数据至数据拼接单元112。

数据拼接单元112，用于对连续多次提取到的数据通道的数据进行拼接，得到拼接后的数据，并在提取到数据通道的数据达到预设数量的情况下，将拼接后的数据存储至存储模块20。

可选的，数据拼接单元112可以为移位寄存器112。

在实际应用中，移位寄存器112的宽度一般情况下与存储单元201的宽度保持一致。比如存储单元201的宽度为8xN bit，一个数据的宽度为Nbit，则需要移位寄存器112接收8个数据来满足存储单元201中的数据宽度。参照图8，将移位寄存器112的宽度分成了8个子单元。其中，8个子单元为串联，其初始化标号(即为无数据输入时，对应子单元中的初始化数据)从低位到高位依次为0到7。当移位寄存器112对应的数据通道的第一个数据D0由数据抽离单元111传输进来，8个子单元将各自存储的数据进行整体右传，将标号0丢弃，进来的第一个数据D0放置在最高位。第二个数据D1由数据抽离单元111传输进来，8个子单元将继续各自存储的数据进行整体右传，将标号1丢弃，进来的第二笔数据D1放置在最高区段。以此类推，每进来一个数据，移位寄存器中的8个子单元将各自存储的数据进行整体右传，新进来的数据永远放置在最高位。当第8个数据进来后，移位寄存器已经被对应数据通道的8个数据占满，此时可以把这个8个数据写入存储单元201。

本实施例中，通过数据抽离单元111从初始特征图数据中提取出对应的数据通道的数据，并传输至数据拼接单元112，以便数据拼接单元112对数据抽离单元111多次提取的数据通道中的数据进行拼接处理，从而得到对应数据通道的多个数据。

在一个实施例中，参照图6，存储模块20多个存储单元201，存储单元201与数据转换子模块111一一对应。

具体的，存储单元201，用于存储对应的数据转换子模块111提取到的数据通道的数据。

可选的，存储单元201可以为静态随机存取存储器(static random-accessmemory，SRAM)。

需要说明的是，第二数据格式为HCW格式的情况下，为了更好的实现数据格式的转换，HCW格式输出时每个channel都要连续输出一行。因此，RAM的深度要保证存储各channel的最少一行数据。举例来讲，假如，一个channel的每行的数据个数为y＝1024，单个数据的位宽是8bit，存储单元201的宽度是64bit，因此，存储单元201的深度至少为1024/(64/8)＝128。即就是，存储单元201的深度需要能够存储128个数据。

本实施例中，存储单元201存储对应数据通道的数据，以便实现对初始特征图数据的第二数据格式的转换。

在一个实施例中，输出控制模块30，用于按照各数据通道的排列顺序，依次读取各存储单元201中存储的数据通道的数据，并将读取的数据通道的数据按照第二数据格式输出至处理器。

具体的，第二数据格式为HWC格式。存储单元201的个数与HWC格式的数据的channel的数量是一致的。每个存储单元201里至少存放的是单个channel的一行数据。首先，按照HCW格式依次输出每个channel的第一行。例如，假设一共3个channel，按照channel0、channel1以及channel2的顺序，对应的存储单元201的顺序为存储单元2010、存储单元2011、存储单元2012。输出控制模块30先按地址递增顺序依次读取对应的每个存储单元2010中存储的channel0的第一行数据，并按照读取的顺序输出至处理器；接着按地址递增顺序读取存储单元2011中存储的channel1的第一行数据，并按照读取的顺序输出至处理器；之后，按地址递增顺序读取存储单元2012中存储的channel2的第一行数据，并按照读取的顺序输出至处理器。需要说明的是，channel的数量大于3的情况下，依然按照上述方式依次输出各存储单元201中channel的第一行数据。

本实施例中，通过输出控制单元依次读取各存储单元201中存储的数据通道的数据，使得处理器能够得到第二数据格式的数据。无需处理器再对数据格式进行转换，从而减少处理器在处理数据格式转换的过程中，对带宽资源的占用，提高了处理器的性能。

在一个实施例中，输出控制模块30，用于在存储单元201的存储容量大于数据通道的一行数据的数据量的情况下，在读取存储单元201中存储的数据通道的数据的过程中，向数据转换模块10发送反馈信号；反馈信号用于指示数据转换模块10继续接收初始特征图数据。

具体的，数据接收通常通过valid/acknowledg握手实现，即数据的发送端会向数据的接收端发送valid，数据的接收端会向数据的接收端反馈acknowledg信号，因此，反馈信号可以为acknowledge信号。

可选的，当存储单元201的存储容量大于数据通道的一行数据的数据量的情况下，存储单元201具体为双口RAM，该双口RAM对应两个地址，一个地址用于存储数据，另一个地址用于读取数据。

本实施例中，在存储单元201的存储容量大于数据通道的一行数据的数据量的情况下，输出控制模块30可以在读取存储单元201中存储的数据通道的数据的过程中，向数据转换模块10发送反馈信号，从而实现输出控制模块30输出存储单元201的数据至处理器的同时，数据转换模块10能够向存储单元201中存储的数据。

在一个实施例中，输出控制模块30，用于在存储单元201的存储容量等于数据通道的一行数据的数据量的情况下，在读取存储单元201中数据通道的数据的过程中，停止向数据转换模块10发送反馈信号。

可选的，当存储单元201的存储容量等于数据通道的一行数据的数据量的情况下，存储单元201具体为单口RAM，该单口RAM对应一个地址，该地址用于数据转换模块10存储数据和输出控制模块30读取数据。

本实施例中，在存储单元201的存储容量等于数据通道的一行数据的数据量的情况下，输出控制模块30可以在读取存储单元201中存储的数据通道的数据的过程中，停止向数据转换模块10发送反馈信号，保证存储单元201中存储数据能够顺利输出至处理器。

上述数据转换电路中各个模块的划分仅仅用于举例说明，在其他实施例中，可将图像处理装置按照需要划分为不同的模块，以完成上述数据转换电路的全部或部分功能。

参照图9，本申请实施例提供一种电子设备90，该电子设备90包括处理器91以及数据转换电路100。

可选的，处理器91的具体设备形态可以为神经网络处理器(neural-networkprocessing unit，NPU)或者图像处理器(graphic processing unit，GPU)等。

本申请实施例提供的电子设备的实现原理和有益效果，可参照上述数据转换电路的实现原理和有益效果，此处不再赘述。

参照图10，本申请实施例提供一种数据转换方法，该方法包括步骤1002-步骤1004。

步骤1002、接收初始特征图数据，并将初始特征图数据按照数据通道进行分离提取后，按照数据通道将提取得到的数据分别存储。

其中，初始特征图数据为第一数据格式。

步骤1004、按照第二数据格式将存储的数据输出至处理器。

其中，第二数据格式适于由处理器执行的神经网络加速运算。

在一个实施例中，将初始特征图数据按照数据通道进行分离提取后，按照数据通道将提取得到的数据分别存储，包括：从初始特征图数据中提取出对应的数据通道的数据。对连续多次提取到的数据通道的数据进行拼接，得到拼接后的数据。并在提取到数据通道的数据达到预设数量的情况下，将拼接后的数据进行存储。

在一个实施例中，按照第二数据格式将存储的数据输出至处理器，包括：按照各数据通道的排列顺序，依次读取存储的各数据通道的数据，并将读取的数据通道的数据按照第二数据格式输出至处理器。

应该理解的是，虽然图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

需要说明的是，关于数据转换方法的具体限定可以参见上文中对于数据转换电路的限定，在此不再赘述。

图11为一个实施例中电子设备的内部结构示意图。该电子设备可以是手机、平板电脑、笔记本电脑、台式电脑、PDA(Personal Digital Assistant，个人数字助理)、POS(Point of Sales，销售终端)、车载电脑、穿戴式设备等任意终端设备。该电子设备包括通过系统总线连接的处理器和存储器。其中，该处理器可以包括一个或多个处理模块。处理器可为CPU(Central Processing Unit,中央处理模块)或DSP(Digital Signal Processing，数字信号处理器)等。存储器可包括非易失性存储介质及内存储器。非易失性存储介质存储有操作系统和计算机程序。该计算机程序可被处理器所执行，以用于实现以下各个实施例所提供的一种数据转换方法。内存储器为非易失性存储介质中的操作系统计算机程序提供高速缓存的运行环境。

本申请实施例中提供的图像处理装置中的各个模块的实现可为计算机程序的形式。该计算机程序可在终端或服务器上运行。该计算机程序构成的程序模块可存储在电子设备的存储器上。该计算机程序被处理器执行时，实现本申请实施例中所描述方法的步骤。

本申请实施例还提供了一种计算机可读存储介质。一个或多个包含计算机可执行指令的非易失性计算机可读存储介质，当计算机可执行指令被一个或多个处理器执行时，使得处理器执行数据转换方法的步骤。

本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行数据转换方法。

本申请所使用的对存储器、存储、数据库或其它介质的任何引用可包括非易失性和/或易失性存储器。非易失性存储器可包括ROM(Read-Only Memory，只读存储器)、PROM(Programmable Read-only Memory，可编程只读存储器)、EPROM(Erasable ProgrammableRead-Only Memory，可擦除可编程只读存储器)、EEPROM(Electrically ErasableProgrammable Read-only Memory，电可擦除可编程只读存储器)或闪存。易失性存储器可包括RAM(Random Access Memory，随机存取存储器)，它用作外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如SRAM(Static Random Access Memory，静态随机存取存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)、双数据率DDRSDRAM(Double Data Rate Synchronous Dynamic Random Access memory，双数据率同步动态随机存取存储器)、ESDRAM(Enhanced Synchronous Dynamic Random Access memory，增强型同步动态随机存取存储器)、SLDRAM(Sync Link Dynamic Random Access Memory，同步链路动态随机存取存储器)、RDRAM(Rambus Dynamic Random Access Memory，总线式动态随机存储器)、DRDRAM(Direct Rambus Dynamic Random Access Memory，接口动态随机存储器)。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (14)

1.一种数据转换电路，其特征在于，所述数据转换电路包括数据转换模块、存储模块和输出控制模块；

所述数据转换模块，用于接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储至所述存储模块中；所述初始特征图数据为第一数据格式；

所述输出控制模块，用于按照第二数据格式将所述存储模块中存储的数据输出至处理器，所述第二数据格式适于由所述处理器执行的神经网络加速运算。

2.根据权利要求1所述的数据转换电路，其特征在于，所述数据转换模块包括多个数据转换子模块；不同的数据通道对应不同的所述数据转换子模块；

所述数据转换子模块，用于从所述初始特征图数据中提取出对应的所述数据通道的数据，并将提取到的所述数据通道的数据存储至所述存储模块。

3.根据权利要求2所述的数据转换电路，其特征在于，所述数据转换子模块包括数据抽离单元以及数据拼接单元；

所述数据抽离单元，用于从所述初始特征图数据中提取出对应的所述数据通道的数据，并将提取到的所述数据通道的数据传输至所述数据拼接单元；

所述数据拼接单元，用于对连续多次提取到的所述数据通道的数据进行拼接，得到拼接后的数据，并在提取到所述数据通道的数据达到预设数量的情况下，将所述拼接后的数据存储至所述存储模块。

4.根据权利要求2或3所述的数据转换电路，其特征在于，所述数据转换子模块的数量大于或等于所述数据通道的数量。

5.根据权利要求2或3所述的数据转换电路，其特征在于，所述存储模块包括多个存储单元，所述存储单元与所述数据转换子模块一一对应；

所述存储单元，用于存储对应的所述数据转换子模块提取到的所述数据通道的数据。

6.根据权利要求5所述的数据转换电路，其特征在于，

所述输出控制模块，用于按照各所述数据通道的排列顺序，依次读取各所述存储单元中存储的所述数据通道的数据，并将读取的所述数据通道的数据按照所述第二数据格式输出至所述处理器。

7.根据权利要求6所述的数据转换电路，其特征在于，

所述输出控制模块，用于在所述存储单元的存储容量大于所述数据通道的一行数据的数据量的情况下，在读取所述存储单元中存储的所述数据通道的数据的过程中，向所述数据转换模块发送反馈信号；所述反馈信号用于指示所述数据转换模块继续接收所述初始特征图数据。

8.根据权利要求7所述的数据转换电路，其特征在于，

所述输出控制模块，用于在所述存储单元的存储容量等于所述数据通道的一行数据的数据量的情况下，在读取所述存储单元中所述数据通道的数据的过程中，停止向所述数据转换模块发送所述反馈信号。

9.一种电子设备，其特征在于，所述电子设备包括处理器和如权利要求1-8任一项所述的数据转换电路。

10.一种数据转换方法，其特征在于，所述方法包括：

接收初始特征图数据，并将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储；所述初始特征图数据为第一数据格式；

按照第二数据格式将存储的数据输出至处理器，所述第二数据格式适于由所述处理器执行的神经网络加速运算。

11.根据权利要求10所述的数据转换方法，其特征在于，所述将所述初始特征图数据按照数据通道进行分离提取后，按照所述数据通道将提取得到的数据分别存储，包括：

从所述初始特征图数据中提取出对应的所述数据通道的数据；

对连续多次提取到的所述数据通道的数据进行拼接，得到拼接后的数据；

并在提取到所述数据通道的数据达到预设数量的情况下，将所述拼接后的数据进行存储。

12.根据权利要求10或11所述的数据转换方法，其特征在于，所述按照第二数据格式将存储的数据输出至处理器，包括：

按照各所述数据通道的排列顺序，依次读取存储的各所述数据通道的数据，并将读取的所述数据通道的数据按照所述第二数据格式输出至所述处理器。

13.一种电子设备，包括存储器及处理器，所述存储器中储存有计算机程序，其特征在于，所述计算机程序被所述处理器执行时，使得所述处理器执行如权利要求10至12中任一项所述的方法的步骤。

14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求10至12中任一项所述的方法的步骤。

Images