CN115697707A - 用于扫描mems悬臂的方法和系统 - Google Patents

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CN115697707A CN202180036766.3A CN202180036766A CN115697707A CN 115697707 A CN115697707 A CN 115697707A CN 202180036766 A CN202180036766 A CN 202180036766A CN 115697707 A CN115697707 A CN 115697707A
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Abstract

一种用于制造具有器件表面、锥形表面和端部区域的悬臂的方法，包括：提供具有第一侧面和与第一侧面相对的第二侧面的半导体衬底，以及蚀刻第二侧面的预定部分以在第二侧面中形成多个凹部。多个凹部中的每一个凹部包括蚀刻终止表面。该方法还包括：各向异性地蚀刻蚀刻终止表面以形成悬臂的锥形表面，以及蚀刻器件表面的预定部分以释放悬臂的端部区域。

Description

用于扫描MEMS悬臂的方法和系统
相关申请的交叉引用
本申请要求于2020年5月22日提交的题为“METHOD AND SYSTEM FOR SCANNINGMEMS CANTILEVERS(用于扫描MEMS悬臂的方法和系统)”的美国临时专利申请No.63/029,258的优先权的权益，其全部内容通过引用并入本文用于所有目的。
背景技术
现代计算和显示技术已经有助于用于所谓的“虚拟现实”或“增强现实”体验的系统的开发，其中，数字再现的图像或其部分以其看起来是真实的或可以被感知为真实的方式呈现给用户。虚拟现实或者“VR”场景典型地包含数字或者虚拟图像信息的呈现，而对其他实际现实世界视觉输入不透明；增强现实或者“AR”场景典型地包含将数字或者虚拟图像信息呈现为对用户周围的实际世界的可视化的增强。
不管在这些显示技术中取得的进步，在本领域中需要涉及增强现实系统(特别地涉及显示系统)的经改进的方法和系统。
发明内容
本发明一般涉及用于制造扫描微机电系统(MEMS)悬臂的方法和系统。更特别地，本发明的实施例提供了一种用于制造具有锥形轮廓的扫描MEMS悬臂的方法和系统。本发明适用于计算机视觉和图像显示系统中的各种应用。
根据本发明的实施例，提供了一种用于制造悬臂的方法。所述方法包括：提供半导体衬底，其包括第一半导体层、耦接到所述第一半导体层的第一介电层和耦接到所述第一介电层的第二半导体层，形成耦接到所述第一半导体层的第二介电层，形成耦接到所述第二半导体层的第三介电层，以及形成耦接到所述第二介电层的第一硬掩模层。所述第一硬掩模层包括暴露所述第二介电层的第一表面部分的第一组开口。所述方法还包括：使用所述第一硬掩模层作为掩模来蚀刻所述第二介电层，使用所述第一硬掩模层作为掩模来蚀刻所述第一半导体层，使用所述第一硬掩模层作为掩模来蚀刻所述第一介电层。所述方法还包括：使用所述第一硬掩模层作为掩模来蚀刻所述第二半导体层以形成各自具有锥形表面的多个凹部。所述多个凹部中的每一个凹部包括在第一区域处的第一深度和在第二区域处的大于第一深度的第二深度。然后，移除所述第一硬掩模层。
此外，所述方法包括：形成耦接到所述第三介电层的第二硬掩模层。所述第二硬掩模层包括暴露所述第三介电层的第二表面部分的第二组开口，所述第三介电层的所述第二表面部分与所述多个凹部中的每一个凹部的所述第二区域的至少一部分对准。所述方法还包括：使用所述第二硬掩模层作为掩模来蚀刻所述第三介电层和所述第二半导体层以延伸到所述多个凹部中，移除所述第二硬掩模层，移除所述第三介电层，以及移除所述第二介电层。
在一些实施例中，上述方法还包括：形成耦接到所述第二半导体层的铬层。
在一些实施例中，形成所述第二介电层包括：使用低压化学气相沉积(LPCVD)工艺。
在一些实施例中，蚀刻所述第三介电层包括：使用反应离子蚀刻(RIE)工艺。
在一些实施例中，蚀刻所述第一半导体层包括：使用深RIE(DRIE)工艺。
在一些实施例中，所述第一半导体层用(110)晶体取向进行表征。
在一些实施例中，所述第二半导体层用(111)晶体取向进行表征。
在一些实施例中，在所述第一半导体层和所述第二半导体层由不同晶体取向进行表征的情况下，所述第一半导体层和所述第二半导体层被单独形成，并且然后使用键合工艺连接在一起。
在一些实施例中，蚀刻所述第二半导体层包括：在预定时间段使用氢氧化钾(KOH)工艺。
在一些实施例中，所述方法还包括：形成耦接到所述多个凹部的所述锥形表面和所述第二介电层的保护介电层。
在一些实施例中，在蚀刻所述第二半导体层之后执行形成所述保护介电层。
根据本发明的另一实施例，提供了一种用于制造具有器件表面、锥形表面和端部区域的悬臂的方法。所述方法包括：提供具有第一侧面和与所述第一侧面相对的第二侧面的半导体衬底，以及蚀刻所述第二侧面的预定部分以在所述第二侧面中形成多个凹部。所述多个凹部中的每一个凹部包括蚀刻终止表面。所述方法还包括：各向异性地蚀刻所述蚀刻终止表面以形成所述悬臂的所述锥形表面，以及蚀刻所述器件表面的预定部分以释放所述悬臂的所述端部区域。
在一些实施例中，所述方法还包括：各向异性地蚀刻所述悬臂的所述锥形表面以形成垂直于所述半导体衬底的所述第一侧面的第一横向锥形表面，其中，所述第一横向锥形表面沿着所述悬臂的所述锥形表面的所述锥形方向逐渐变窄。
在一些实施例中，所述方法还包括：各向异性地蚀刻所述悬臂的所述锥形表面以形成垂直于所述半导体衬底的所述第一侧面的第二横向锥形表面，其中，所述第二横向锥形表面形成为与所述第一横向锥形表面相对，并且其中，所述第二横向锥形表面沿着所述悬臂的所述锥形表面的所述锥形方向逐渐变窄。
在一些实施例中，所述第一横向锥形表面的所述逐渐变窄比所述第二横向锥形表面的所述逐渐变窄更迅速。
在一些实施例中，所述第一横向锥形表面的所述逐渐变窄比所述第二横向锥形表面的所述逐渐变窄更缓慢。
在一些实施例中，所述第一横向锥形表面的所述逐渐变窄与所述第二横向锥形表面的所述逐渐变窄相同。
在一些实施例中，该方法还包括：形成耦接到所述半导体衬底的第一侧面的铬层。
在一些实施例中，该方法还包括：使用低压化学气相沉积(LPCVD)工艺来形成耦接到所述半导体衬底的第二介电层。
在一些实施例中，蚀刻所述第二侧面的所述预定部分包括：使用RIE工艺。
在一些实施例中，各向异性地蚀刻所述蚀刻终止表面包括：使用氢氧化钾(KOH)、乙二胺和邻苯二酚(EDP)或四甲基氢氧化铵(TMAH)工艺。
在一些实施例中，所述半导体衬底包括用(110)晶体取向进行表征的第一半导体层和用(111)晶体取向进行表征的第二半导体层。
在一些实施例中，蚀刻所述器件表面的所述预定部分包括：使用RIE工艺。
根据本发明的具体实施例，提供了一种用于制造半导体悬臂的方法。所述方法包括：提供半导体衬底。所述半导体衬底包括第一半导体层、耦接到所述第一半导体层的第一介电层、耦接到所述第一介电层的第二半导体层、耦接到所述第二半导体层的第二介电层，以及耦接到所述第二介电层的第三介电层。所述方法还包括：形成耦接到所述第一半导体层的第四介电层，形成耦接到所述第三介电层的第五介电层，以及形成耦接到所述第四介电层的第一硬掩模层。所述第一硬掩模层包括暴露所述第四介电层的第一表面部分的第一组开口。
所述方法还包括：使用所述第一硬掩模层作为掩模来蚀刻所述第四介电层，使用所述第一硬掩模层作为掩模来蚀刻所述第一半导体层，使用所述第一硬掩模层作为掩模来蚀刻所述第一介电层。所述方法还包括：使用所述第一硬掩模层作为掩模来蚀刻所述第二半导体层以形成各自具有锥形表面的多个凹部。所述多个凹部中的每一个凹部包括在第一区域处的第一深度和在第二区域处的大于所述第一深度的第二深度。所述方法包括：移除所述第一硬掩模层。此外，所述方法包括：形成耦接到所述第五介电层的第二硬掩模层。所述第二硬掩模层包括暴露所述第五介电层的第二表面部分的第二组开口，所述第五介电层的所述第二表面部分与所述锥形表面中的所述第二区域的至少一部分对准。而且，所述方法包括：使用所述第二硬掩模层作为掩模来蚀刻所述第五介电层、所述第三介电层和所述第二半导体层以延伸到所述多个凹部中，移除所述第二硬掩模层，移除所述第五介电层，以及移除所述第四介电层。
在一些实施例中，该方法还包括：形成耦接到所述第三介电层的铬层。
在一些实施例中，形成所述第四介电层包括：使用LPCVD工艺。
在一些实施例中，蚀刻所述第四介电层包括：使用RIE工艺。
在一些实施例中，蚀刻所述第一半导体层包括：使用DRIE工艺。
在一些实施例中，所述半导体衬底包括用(110)晶体取向进行表征的所述第一半导体层和用(111)晶体取向进行表征的所述第二半导体层。
在一些实施例中，蚀刻所述第二半导体层包括：在预定时间段使用KOH工艺。
在一些实施例中，所述方法还包括：形成耦接到所述锥形表面和所述第四介电层的保护介电层。
在一些实施例中，在蚀刻所述半导体层之后执行形成所述保护介电层。
本发明通过常规技术实现了许多益处。例如，本发明的实施例提供了可用于制造可集成到光纤扫描显示系统中的悬臂的方法和系统。由本发明的实施例实现的方法可以提供具有均匀质量的悬臂。利用本发明的实施例制造的悬臂可包括可精细调谐的锥形轮廓。悬臂的锥形尖端的尺寸可以在所述制造过程期间进行精细控制，以适应不同的光纤扫描显示系统。
结合下文和附图更详细地描述本发明的这些和其他实施例及其优点和特征中的许多优点和特征。
附图说明
图1是示出根据本发明的实施例的悬臂的简化侧视图。
图2A到图2K是示出根据本发明的实施例的制造悬臂的方法的中间阶段的局部截面图。
图2L是示出根据本发明的实施例的悬臂的透视图。
图2M是如图2K所示的悬臂的局部仰视图。
图2N是示出根据本发明的实施例的另一悬臂的透视图。
图2O是示出根据本发明的另一实施例的悬臂的局部仰视图。
图2P和图2Q是示出根据本发明的实施例的悬臂的简化俯视图。
图3是示出根据本发明的实施例的制造悬臂的方法的简化流程图。
图4是示出根据本发明的实施例的悬臂的简化侧视图。
图5A到图5K是示出根据本发明的实施例的制造悬臂的方法的局部截面图。
图5L是示出根据本发明的实施例的悬臂的透视图。
图5M是如图5K所示的悬臂的局部仰视图。
图5N是示出根据本发明的实施例的另一悬臂的透视图。
图5O是示出根据本发明的另一实施例的悬臂的局部仰视图。
图5P和图5Q是示出根据本发明的实施例的悬臂的简化俯视图。
图6是示出根据本发明的实施例的制造悬臂的方法的简化流程图。
具体实施方式
本发明的实施例涉及用于制造用于光纤扫描显示系统的悬臂的方法和系统。在一些光纤扫描显示系统中，与光纤的正常截面相比较，扫描元件的扫描尖端具有显著减少的截面。具有锥形扫描尖端的悬臂可以用作光纤扫描显示系统中的扫描元件。本发明的实施例提供了在半导体衬底上制造的这样的悬臂。
图1是示出根据本发明的实施例的悬臂100的简化侧视图。参考图1，悬臂100可包括第一半导体层110、耦接到第一半导体层110的第一介电层120、以及耦接到第一介电层120的第二半导体层130。在一个实施例中，悬臂100可以使用绝缘体上硅(SOI)晶片制成。在这种情况下，第一半导体层110可包括硅，并且厚度可以为约300μm。第一介电层120可以是包括SiO2的掩埋氧化物(BOX)层，并且厚度可以为约1μm。第二半导体层130可以是包括硅的器件层，并且厚度为约115μm。第二半导体层130可包括：器件表面132，在器件表面132中可以制造MEMS器件或者可以将MEMS器件附接到器件表面132；以及与器件表面132相对的锥形表面134。第二半导体层130基本上分为与第一半导体层110和第一介电层120对准的基础部分130a和从第一半导体层120突出的悬臂部分130b。悬臂部分130b可包括锥形表面134和端部尖端136。
参考图2A到图2L，描述了根据本发明的实施例的制造悬臂200的方法。图2A是示出半导体衬底(例如，SOI晶片)的局部截面图，该半导体衬底包括第一半导体层110、耦接到第一半导体层120的第一介电层120和耦接到第一介电层120的第二半导体层130。为了描述清晰，设置第二半导体层130的一个侧面被指定为半导体衬底的第一侧面，并且设置第一半导体层110的一个侧面被指定为半导体衬底的第二侧面。在一个实施例中，第一半导体层11包括厚度为约300μm的硅。第一介电层120可以是掩埋氧化物(BOX)层，诸如SiO2层，厚度为约1μm。第二半导体层130可包括厚度为约115μm的单晶硅。应当注意，第一半导体层110、第一介电层120和第二半导体层130的厚度可以适合于特定应用而变化。在一个实施例中，第一半导体层110用(100)或(11 0)晶体取向进行表征，以及第二半导体层130用(111)晶体取向进行表征。在一些实施例中，在第一半导体层110和第二半导体层130用不同的晶体取向进行表征的情况下，它们可以单独形成，并且然后使用键合工艺连接在一起。第二半导体层130包括器件表面132，在器件表面132中可以制造MEMS器件或者可以将MEMS器件附接到器件表面132。例如，可以在器件表面132上沉积金属层(例如，铬)。然后，可以执行剥离工艺以图案化金属层。
参考图2B，将第二介电层210形成在第一半导体层110上，并且将第三介电层220形成在第二半导体层130上。在一个实施例中，第二介电层210和第三介电层220可包括厚度在约0.5-2μm的范围内的氮化硅(Si3N4)。在一个实施例中，可以使用低压化学气相沉积(LPCVD)工艺来形成第二介电层210和第三介电层220。在本发明的一些实施例中，如下文更充分描述的，可以形成悬臂，其中器件表面132用作悬臂的器件表面。因此，第三介电层220可以保护器件表面132不经历后续蚀刻工艺。在一些实施例中，适用于特定应用，可以不利用第二介电层210和/或第三介电层220。
参考图2C，在第二介电层210上形成第一硬掩模层230。第一硬掩模层230被图案化为具有第一组开口232，通过该第一组开口暴露第二介电层210的第一表面部分212。
图2D到图2F示出了蚀刻半导体衬底的第二侧面的预定部分以在第二侧面中形成多个凹部的中间阶段，其中，多个凹部中的每一个凹部包括蚀刻终止表面。参考图2D，使用第一硬掩模层230作为掩模来在第二介电层210上执行蚀刻工艺以形成多个凹部240。在一个实施例中，蚀刻工艺可包括RIE工艺。
参考图2E，使用第一硬掩模层230作为掩模来在第一硬掩模层230上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括将凹部240延伸通过第一半导体层110的DRIE工艺。
参考图2F，使用第一硬掩模层230作为掩模来在第一介电层120上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括形成穿过第一介电层120的凹部240并且形成蚀刻终止表面242的RIE工艺。此后，移除第一硬掩模层230。
参考图2G，在凹部240中的每一个凹部的蚀刻终止表面242(图2F所示)上执行蚀刻工艺，以在第二半导体层130内形成锥形表面134。在一个实施例中，第一半导体层110用(110)晶体取向进行表征，以及第二半导体层130用(111)晶体取向进行表征。蚀刻工艺可包括基于KOH的蚀刻工艺。在另一实施例中，蚀刻工艺可包括EDP工艺或TMAH工艺。在一个实施例中，在预定时间段执行蚀刻工艺，诸如30分钟。应当注意，根据第二半导体层130的厚度和所采用的特定蚀刻工艺，时间段可以适合于特定应用而变化。在凹部240中的每一个凹部中，锥形表面134从第二半导体层130的厚度h1基本上保持不变的基部区域137前进到第二半导体层130的厚度h2基本上减少到预定厚度(诸如10μm)的端部区域135。
参考图2H，在锥形表面134和第二介电层210上形成保护介电层250。在一个实施例中，保护介电层250可包括厚度在约0.5-2μm的范围内的SiO2或光致抗蚀剂层。在本发明的一些实施例中，保护介电层250可以保护锥形表面134而不经历后续蚀刻工艺。在一些其他实施例中，取决于特定应用，方法可以省略形成保护介电层250的过程。
图2I到图2J示出了蚀刻半导体衬底的器件表面的预定部分以释放悬臂的端部区域135的中间阶段。参考图2I，在第三介电层220上形成第二硬掩模层260。在一个实施例中，第二硬掩模层260被图案化以限定第二组开口262，通过第二组开口262暴露第三介电层220的第二表面部分222。在一个实施例中，第二表面部分222与锥形表面134的端部区域135的至少一部分对准，以使得蚀刻工艺(如由第二组开口262所定义的)能够将悬臂的端部区域135与第二半导体层130的剩余部分分离。在一个实施例中，第二组开口262的尺寸被确定为使分离后的端部区域135处的厚度h2为预定值，诸如10μm。
参考图2J，使用第二硬掩模层260作为掩模来在第三介电层220上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括RIE工艺。然后，使用第二硬掩模层260作为掩模来在第二半导体层130上执行附加蚀刻工艺。在一个实施例中，附加蚀刻工艺可包括缓冲氧化物蚀刻(BOE)工艺。在附加蚀刻工艺之后，在端部区域135处形成端部尖端136。在一个实施例中，端部尖端136的厚度可以是10μm。
参考图2K，移除第二硬掩模层260、第三介电层220、保护介电层250和第二介电层210。如图2K所示，将悬臂200分成与第一介电层120和第一半导体层110对准的基础部分130a，以及具有锥形表面134和端部尖端136的悬臂部分130b。
图2L是示出根据本发明的实施例的悬臂200的透视图。参考图2L，悬臂200可包括第一半导体层110、第一介电层120和第二半导体层130，该第二半导体层130包括器件表面132、锥形表面134和端部尖端136。另外，第二半导体层130还可包括如参考图2L所描述的彼此平行的横向表面134b和134c。
图2M是如图2K所示的悬臂200的局部仰视图。参考图2M，作为参考图2G所描述的KOH蚀刻工艺的结果，在第二半导体层130内形成由锥形表面138a、138b和138c限定的锥形结构。由锥形表面134标记的阴影矩形表示如图2K所示的悬臂部分130b的长度和宽度。在一个实施例中，可以执行附加的各向异性蚀刻工艺，诸如DRIE工艺，以移除由锥形表面138a、138b和138c表示的第二半导体层130的部分，并且以形成垂直于半导体衬底的第一侧面的横向表面134b和134c。在一个实施例中，横向表面134b和134c彼此平行。在一个实施例中，可以使用蚀刻工艺(诸如DRIE工艺)形成通道140a和140b，以在第一半导体层110和第二半导体层130之间提供通路。
图2N是示出根据本发明的实施例的另一悬臂201的透视图。图2N所示的悬臂201与图2L所示的悬臂的不同之处在于为悬臂部分130b(图2K所示)提供的三个锥形表面。参考图2N，悬臂201包括第一半导体层110、第一介电层120和第二半导体层130，该第二半导体层130包括器件表面132、端部尖端136、锥形表面134和横向锥形表面134b和134c。具有三个锥形表面134、134b和134c的悬臂201可以提供调整端部尖端136的尺寸的灵活性。如下文所讨论的，可以通过控制横向锥形表面134b和134c的逐渐变窄来调整端部尖端136关于纵轴L1的定位。
图2O是示出根据本发明的另一实施例的悬臂201的局部仰视图。参考图2O，当蚀刻由锥形表面138a表示的第二半导体层130的部分以形成横向表面134b和134c时，悬臂部分130b的宽度从基部区域137到端部区域135逐渐变窄以形成两个横向锥形表面134b和134c。在一个实施例中，锥形表面134b和134c的逐渐变窄关于悬臂201的纵轴L1对称。在另一实施例中，锥形表面134b和134c的逐渐变窄可以关于纵轴L1不对称。例如，锥形表面134b的逐渐变窄可以比锥形表面134c的逐渐变窄更迅速。在另一实施例中，锥形表面134b的逐渐变窄可以比锥形表面134c的逐渐变窄更缓慢。锥形表面134b和/或134c的逐渐变窄可以适合于特定应用而变化。
图2P和图2Q是示出根据本发明的实施例的悬臂201的简化俯视图。参考图2P，横向锥形表面134c的逐渐变窄比横向锥形表面134b的逐渐变窄更迅速。因此，以某种方式定位端部尖端136，使得端部尖端的中心被设置在纵轴L1的左侧。因此，在沿着垂直于器件表面132且垂直于纵轴L1的方向V1观察端部尖端136时，如图2N所示，端部尖端138偏移到图2N中的纵轴L1的左侧。参考图2Q，横向锥形表面134c的逐渐变窄比横向锥形表面134b的逐渐变窄更缓慢。因此，端部尖端136向右偏移。因此，在沿着垂直于器件表面132且垂直于纵轴L1的方向V1观察端部尖端136时，如图2N所示，端部尖端138偏移到图2N中的纵轴L1的右侧。
通过单独或组合控制三个锥形表面134、134b和134c来调整端部尖端136的灵活性可以提供许多益处。例如，具有不同配置的端部尖端136的悬臂201可用于适应扫描光纤显示设备的不同光学结构。
图3是示出根据本发明的实施例的制造悬臂的方法300的简化流程图。参考图3，方法300包括：提供半导体衬底，其包括第一半导体层、第一介电层、以及第二半导体层(302)。在所示的实施例中，半导体衬底可包括SOI衬底，其包括第一半导体层(例如Si)、耦接到第一半导体层的第一介电层(例如SiO2)和耦接到第一介电层的第二半导体层(例如Si)。在一个实施例中，第一半导体层可包括厚度为约300μm的Si层，第一介电层可包括厚度为约1μm的SiO2层，以及第二半导体层可包括厚度为约115μm的Si层。
方法300还可包括：形成耦接到第一半导体层的第二介电层，以及形成耦接到第二半导体层的第三介电层(302)。在一个实施例中，第二介电层和第三介电层可包括氮化硅(Si3N4)，以在后续蚀刻工艺期间保护半导体衬底的上表面和下表面。在一些实施例中，方法300可以省略形成第二介电层的过程。
方法300还可包括形成耦接到第二介电层的第一硬掩模层(306)。第一硬掩模层可包括暴露第二介电层的第一表面部分的第一组开口。
方法300还包括：使用第一硬掩模层作为掩模来蚀刻第二介电层、第一半导体层和第一介电层(308)。在实施例中，第二介电层的蚀刻可以使用反应离子蚀刻(RIE)工艺。在另一实施例中，第一半导体层的蚀刻可以使用深RIE(DRIE)工艺，其可以提供高度各向异性的蚀刻并产生陡峭的侧面蚀刻凹部。在一个实施例中，第一介电层的蚀刻可以使用RIE工艺。
方法300还包括：使用第一硬掩模层作为掩模来蚀刻第二半导体层以形成各自具有锥形表面的多个凹部(310)。在蚀刻工艺完成之后，方法还可包括移除第一硬掩模层。多个凹部中的每一个凹部包括在第一区域处的第一深度和在第二区域处的大于第一深度的第二深度。在一个实施例中，第一半导体层的用(110)晶体取向进行表征，以及第二半导体层的用(111)晶体取向进行表征。蚀刻第二半导体层可以使用氢氧化钾(KOH)工艺，该工艺对于(100)晶体取向显示出比(111)晶体取向高400倍的蚀刻速率选择性。在另一实施例中，第二半导体层的蚀刻可以利用乙二胺和邻苯二酚(EDP)工艺和四甲基氢氧化铵(TMAH)工艺来蚀刻第二半导体层以形成锥形表面。
方法300还可包括：形成耦接到多个凹部的锥形表面和第二介电层的保护介电层(312)。在一个实施例中，保护介电层可包括SiO2或抗蚀剂材料。
方法300还可包括：形成耦接到第三介电层的第二硬掩模层(314)。第二硬掩模层可包括暴露第三介电层的第二表面部分的第二组开口。因此，第三介电层的第二表面部分可以与多个凹部中的每一个凹部的至少一部分对准。
然后，方法300还可包括：使用第二硬掩模层作为掩模来蚀刻第三介电层和第二半导体层并蚀刻到多个凹部中(316)。因此，由于硬掩模中的开口与凹部的一部分对准，因此蚀刻区域可以延伸到凹部中。此后，方法可包括：移除第二硬掩模层、第三介电层、以及第二介电层(318)。
应当理解，图3中所示的特定步骤提供了根据本发明的实施例的制造悬臂的特定方法。还可以根据可替代实施例执行其他步骤序列。例如，本发明的替代实施例可以以不同的顺序执行上述步骤。而且，图3所示的单独步骤可包括多个子步骤，该多个子步骤可以以适合于单独步骤的各种顺序执行。此外，可以取决于特定应用添加或移除附加步骤。本领域普通技术人员将认识到许多变型、修改和替代。
图4是示出根据本发明的实施例的悬臂的简化侧视图。参考图4，悬臂400可包括第一半导体层410、耦接到第一半导体层420的第一介电层420、耦接到第一介电层420的第二半导体层430、耦接到第二半导体层430的第二介电层440、以及耦接到第二介电层440的第三介电层450。在一个实施例中，悬臂400可以使用半导体衬底而制成，诸如绝缘体上硅上硅(SO-SOI)晶片。在这种情况下，第一半导体层410可包括硅，并且厚度可以为约400μm。第一介电层120可以是包括SiO2的掩埋氧化物(BOX)层，并且厚度可以为约1μm。第二半导体层130可以是包括硅的第一器件层，并且厚度可以为约105μm。第二介电层440可以是包括SiO2的另一BOX层，并且厚度可以为1μm。第三介电层450可以是包括硅的第二器件层，并且厚度可以为10μm。第三介电层450可包括器件表面452，在器件表面452中可以制造MEMS器件或者可以将MEMS器件附接到器件表面452。第二半导体层430、第二介电层440和第三介电层450被水平地分成基础部分430a和悬臂部分430b。第二半导体层430的悬臂部分430b可包括锥形表面434和端部尖端436。
参考图5A到图5K，描述了根据本发明的实施例的制造悬臂500的方法。图5A是示出半导体衬底(例如，SO-SOI晶片)的局部截面图，该半导体衬底包括第一半导体层510、耦接到第一半导体层520的第一介电层520、耦接到第一介电层520的第二半导体层530、耦接到第二半导体层530的第二介电层540、以及耦接到第二介电层540的第三介电层550。为了描述清晰，设置第三介电层550的一个侧面被指定为半导体衬底的第一侧面，并且设置第一半导体层510的一个侧面被指定为半导体衬底的第二侧面。在一个实施例中，第一半导体层510可包括厚度为约400μm的硅。第二半导体层520可以是BOX层，诸如SiO2层，并且厚度可以为约1μm。第二半导体层530可以是包括单晶硅的第一器件层，并且厚度可以为约105μm。第二介电层540可以是另一BOX层，诸如SiO2层，厚度为约1μm。第三介电层550可以是包括单晶硅的第二器件层，并且厚度可以为约10μm。应当注意，包括第一半导体层510、第一介电层520、第二半导体层530、第二介电层540和第三介电层550的相应半导体层的厚度可以适合于特定应用而变化。在一个实施例中，第一半导体层510用(100)或(110)晶体取向进行表征，第二半导体层530用(111)晶体取向进行表征，以及第三介电层用(100)晶体取向进行表征。第三介电层550可包括器件表面552，在器件表面552中可以制造MEMS器件或者可以将MEMS器件附接到器件表面552。例如，可以在器件表面552上沉积金属层(例如，铬)。然后，可以执行剥离工艺以图案化金属层。
参考图5B，将第四介电层560形成在第一半导体层510上，并且将第五介电层570形成在第三介电层550上。在一个实施例中，第四介电层560和第五介电层570可包括厚度在约0.5-2μm的范围内的氮化硅(Si3N4)。在一个实施例中，可以使用LPCVD工艺来形成第四介电层560和第五介电层570。在本发明的一些实施例中，如下文更充分描述的，可以形成悬臂，其中器件表面552用作悬臂的器件层。因此，第五介电层570可以在后续蚀刻工艺期间保护器件表面552。在一些实施例中，适用于特定应用，可以不使用第四介电层560和/或第五介电层570。
参考图5C，在第四介电层560上形成第一硬掩模层580。第一硬掩模层580被图案化为具有第一组开口582，通过该第一组开口暴露第四介电层560的第一表面部分562。
图5D到图5F示出了蚀刻半导体衬底的第二侧面的预定部分以在第二侧面中形成多个凹部的中间阶段，其中，多个凹部中的每一个凹部可包括蚀刻终止表面。参考图5D，使用第一硬掩模层580作为掩模来在第四介电层560上执行蚀刻工艺以形成多个凹部512。在一个实施例中，蚀刻工艺可包括RIE工艺。
参考图5E，使用第一硬掩模层580作为掩模来在第一半导体层510上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括将凹部512延伸通过第一半导体层510的DRIE工艺。
参考图5F，使用第一硬掩模层580作为掩模来在第一介电层520上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括形成穿过第一介电层520的凹部512并且形成蚀刻终止表面514的RIE工艺。此后，移除第一硬掩模层580。
参考图5G，在第二半导体层530上执行蚀刻工艺以在凹部512中的每一个凹部内形成锥形表面534。在一个实施例中，第一半导体层510用(110)晶体取向进行表征，以及第二半导体层530用(111)晶体取向进行表征。蚀刻工艺可包括基于KOH的蚀刻工艺、EDP工艺或TMAH工艺。在一个实施例中，在预定时间段执行蚀刻工艺，诸如30分钟。应当注意，根据第二半导体层530的厚度和所采用的特定蚀刻工艺，时间段可以适合于特定应用而变化。在凹部512中的每一个凹部中，锥形表面534从第二半导体层530的厚度h1基本上保持不变的基部区域537前进到第二半导体层530的厚度h2基本上减少到预定厚度(诸如10μm)的端部区域535。
参考图5H，在锥形表面534和第四介电层560上形成保护介电层526。在一个实施例中，保护介电层526可包括具有厚度为约0.5-2μm范围的SiO2或光致抗蚀剂层。在本发明的一些实施例中，保护介电层526可以保护锥形表面534不经历后续蚀刻工艺。在一些其他实施例中，取决于特定应用，方法可以省略形成保护介电层526的过程。
图5I到图5J示出了蚀刻半导体衬底的器件表面的预定部分以释放悬臂的端部区域535的中间阶段。参考图5I，在第五介电层570上形成第二硬掩模层590。在一个实施例中，第二硬掩模层590被图案化以限定第二组开口592，通过第二组开口592暴露第五介电层570的第二表面部分572。在一个实施例中，第二表面部分572与锥形表面534的端部区域535的至少一部分对准，以使得蚀刻工艺(如由第二组开口592所限定的)能够将悬臂的端部区域535与第二半导体层530的剩余部分分离。在一个实施例中，第三组开口592的尺寸被确定为使分离之后的端部区域535处的厚度h2为预定值，诸如10μm。
参考图5J，使用第二硬掩模层590作为掩模来在第五介电层570上执行蚀刻工艺。在一个实施例中，蚀刻工艺可包括RIE工艺。然后，使用第二硬掩模层590作为掩模在在第三介电层550、第二介电层540和第二半导体层530上执行附加蚀刻工艺。在一个实施例中，附加蚀刻工艺可包括BOE工艺。在附加蚀刻工艺之后，在端部区域535处形成端部尖端536。在一个实施例中，端部尖端536的厚度可以是10μm。
参考图5K，移除第二硬掩模层590、第五介电层570、保护介电层526和第四介电层560。如图5K所示，悬臂500被分成基础部分530a和悬臂部分530b。在一个实施例中，第一半导体层510和第一介电层520可以仅包括基础部分530a，而第二半导体层530、第二介电层540和第三介电层550可以包括基础部分530a和悬臂部分530b。在一个实施例中，第二半导体层530的悬臂部分530b包括锥形表面534和端部尖端536，第二介电层540的悬臂部分520b包括端部表面546，以及第三介电层550的悬臂部分530b包括端部表面556。在一些实施例中，端部尖端536、端部表面546和端部表面556可以组合配置为用作扫描光纤显示设备的发光尖端。在一些其他实施例中，仅端部尖端536用作扫描光纤显示设备的发光尖端是可能的。
图5L是示出根据本发明的实施例的悬臂500的透视图。参考图5L，悬臂500可包括第一半导体层510、第一介电层520、第二半导体层530、第二介电层540和第三介电层550。第二半导体层530包括锥形表面534和端部尖端536。第二介电层540包括端部表面546。第三介电层550包括器件表面552和端部表面556。另外，第二半导体层530、第二介电层540和第三介电层550可包括如下文所描述的彼此平行的横向表面534b和534c。
图5M是如图5K所示的悬臂500的局部仰视图。参考图5M，作为参考图5G所描述的KOH蚀刻工艺的结果，在第二半导体层530内形成由锥形表面538a、538b和538c限定的锥形结构。由锥形表面534标记的阴影矩形表示悬臂部分530b的长度和宽度，如图5L所示。在一个实施例中，可以执行附加的各向异性的蚀刻工艺，诸如DRIE工艺，以移除由锥形表面538a、538b和538c表示的第二半导体层530、第二介电层540和第三介电层550的部分，并且形成垂直于半导体衬底的第一侧面的横向表面534b和534c。在一个实施例中，横向表面534b和534c彼此平行。在一个实施例中，可以使用诸如DRIE工艺的蚀刻工艺形成通道539a和539b，以在第一半导体层510、第二半导体层530和第三介电层550之间提供通路。
图5N是示出根据本发明的另一实施例的另一悬臂501的透视图。参考图5N，悬臂501包括第一半导体层510、第一介电层520、第二半导体层530、第二介电层540和第三介电层550。第二半导体层530包括锥形表面534和端部尖端536。第二介电层540包括端部表面546，以及第三介电层550包括端部表面556。第二半导体层530、第二介电层540和第三介电层550在悬臂部分530b处包括横向锥形表面534b和534c。具有三个锥形表面534、534b和534c的悬臂501可以提供调整端部尖端536、端部表面546和端部表面556的尺寸的灵活性。如下文所讨论的，可以通过控制横向锥形表面534b和534c的逐渐变窄来调整端部尖端536、端部表面546和端部表面556关于纵轴L1的定位。
图5O是示出根据本发明的另一实施例的悬臂501的局部仰视图。图5O所示的悬臂501与图5M所示的悬臂的不同之处在于针对悬臂部分530b(图5N所示)提供的三个锥形表面。参考图5O，在蚀刻由锥形表面538a表示的第二半导体层530、第二介电层540和第三介电层550的部分时，悬臂部分530b的宽度从基部区域537到端部区域535逐渐变窄以形成两个横向锥形表面534b和534c。在一个实施例中，锥形表面534b和534c的逐渐变窄关于悬臂501的纵轴L1对称。在另一实施例中，锥形表面534b和534c的逐渐变窄可以关于纵轴L1不对称。例如，锥形表面534b的逐渐变窄可以比锥形表面534c的逐渐变窄更迅速。在另一实施例中，锥形表面534b的逐渐变窄可以比锥形表面534c的逐渐变窄更缓慢。锥形表面534b和534c的逐渐变窄可以适合于特定应用而变化。
图5P和图5Q是示出根据本发明的实施例的悬臂501的简化俯视图。参考图5P，横向锥形表面534c的逐渐变窄比横向锥形表面534b的逐渐变窄更迅速。因此，端部尖端536、端部表面546(未示出)和端部表面556(未示出)以某种方式定位，使得将端部尖端的中心设置在纵轴L1的左侧。因此，当沿着垂直于器件表面552且垂直于纵轴L1的方向V1观察端部尖端536时，如图5N所示，端部尖端138、端部表面546和端部表面556可以偏移到图5N中的纵轴L1的左侧。参考图5Q，横向锥形表面534c的逐渐变窄比横向锥形表面534b的逐渐变窄更缓慢。因此，在沿着如图5N所示的垂直于器件表面552且垂直于纵轴L1的方向V1观察端部尖端536时，端部尖端138、端部表面546和端部表面556可以偏移到图5N中的纵轴L1的右侧。
通过单独或组合控制三个锥形表面534、534b和534c来调整端部尖端536、端部表面546和端部表面556的灵活性可以提供许多益处。例如，具有不同配置的端部尖端536、端部表面546和端部表面556的悬臂501可用于适应扫描光纤显示设备的不同光学结构。
图6是示出根据本发明的实施例的制造悬臂的方法600的简化流程图。参考图6，方法600包括：提供半导体衬底，其包括第一半导体层、第一介电层、第二半导体层、第二介电层、以及第三介电层(602)。在所示的实施例中，半导体衬底可包括SO-SOI衬底，其包括第一半导体层(例如Si)、耦接到第一半导体层的第一介电层(例如SiO2)、耦接到第一介电层的第二半导体层(例如Si)、耦接到第二半导体层的第二介电层(例如SiO2)、以及耦接到第二介电层的第三介电层(例如Si)。在一个实施例中，第一半导体层可包括厚度为约400μm的Si层，第一介电层可包括厚度为约1μm的SiO2层，第二半导体层可包括厚度为约105μm的Si层，第二介电层可包括厚度为约1μm的SiO2层，以及第三介电层可包括厚度为约10μm的Si层。
方法600还可包括：形成耦接到第一半导体层的第四介电层；以及形成耦接到第三介电层的第五介电层(604)。在一个实施例中，第四介电层和第五介电层可包括Si3N4，以在后续蚀刻工艺期间保护半导体衬底的下表面和上表面。在一些实施例中，方法600可以省略形成第四介电层的过程。
方法600还可包括形成耦接到第四介电层的第一硬掩模层(606)。第一硬掩模层可包括暴露第四介电层的第一表面部分的第一组开口。
方法600还可包括：使用第一硬掩模层作为掩模来蚀刻第四介电层、第一半导体层和第一介电层(608)。在实施例中，第四介电层的蚀刻可以使用RIE工艺。在另一实施例中，第一半导体层的蚀刻可以使用DRIE工艺。在一个实施例中，第一介电层的蚀刻可以使用RIE工艺。
方法600还包括：使用第一硬掩模层作为掩模来蚀刻第二半导体层以形成各自具有锥形表面的多个凹部(610)。多个凹部中的每一个凹部可包括在第一区域处的第一深度和在第二区域处的大于第一深度的第二深度。在蚀刻工艺完成之后，方法还可包括：移除第一硬掩模层。在一个实施例中，第一半导体层的用(110)晶体取向进行表征，以及第二半导体层用(111)晶体取向进行表征。蚀刻第二半导体层可以使用基于KOH的工艺。在另一实施例中，第二半导体层的蚀刻可以利用EDP工艺和TMAH工艺来蚀刻第二半导体层以形成锥形表面。
方法600还可包括：形成耦接到多个凹部的锥形表面和第四介电层的保护介电层(612)。在一个实施例中，保护介电层可包括SiO2或抗蚀剂材料。
方法600还可包括形成耦接到第五介电层的第二硬掩模层(614)。第二硬掩模层可包括暴露第五介电层的第二表面部分的第二组开口。因此，第五介电层的第二表面部分可以与多个凹部中的每一个凹部的第二区域的至少一部分对准。
然后，方法还可包括：使用第二硬掩模层作为掩模来蚀刻第五介电层、第三介电层和第二半导体层，并且蚀刻到多个凹部中(616)。此后，方法可包括：移除第二硬掩模层、第五介电层、以及第四介电层(618)。
应当理解，图6中所示的特定步骤提供了根据本发明的实施例的制造悬臂的特定方法。还可以根据可替代实施例执行其他步骤序列。例如，本发明的可替代实施例可以以不同的顺序执行上述步骤。而且，图6所示的单独步骤可包括多个子步骤，该子步骤可以以适合于单独步骤的各种顺序执行。此外，可以取决于特定应用添加或移除附加步骤。本领域普通技术人员将认识到许多变型、修改和替代。
本文参考附图描述了本发明的实施例。然而，本发明可以以许多不同的形式实现并且不应当被解释为限于本文阐述的实施例。相反，这些实施例被提供为使得本发明将是详尽并且完整的，并且将本发明的范围完全传达给本领域技术人员。特征可能未按比例绘制，并且为了清晰起见，一些细节可能相对于其他元件被夸大。相同数字自始至终指代相同元件。
应当理解，附图未按比例绘制，并且相似的参考标记用于表示相似的元件。如本文所使用的，术语“示例实施例”、“示例性实施例”和“本实施例”不一定是指单个实施例，尽管其可以，并且各种示例实施例可以容易地组合和互换，而不脱离本发明的范围或精神。
此外，如本文所使用的术语仅用于描述示例实施例的目的并且不旨在限制本发明。在该方面中，如本文所使用的，术语“在……中”可包括“在……中”和“在……上”，并且术语“一”、“一个”和“该”可包括单数和复数引用。此外，如本文所使用的，取决于上下文，术语“由”也可以意指“从”。此外，如本文所使用的，取决于上下文，术语“如果”也可以意指“当……时”或“在……时”。此外，如本文所使用的，词语“和/或”可以是指示并包含相关联的列表项中的一个或多个的任何可能组合。
应当理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应当由这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个区域、层和部分进行区分。因此，在不脱离本发明的教导的情况下，下面所讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
如本申请中使用的术语“水平”被定义为与晶片或衬底的常规平面或表面平行的平面，而不管晶片和衬底的取向。术语“垂直”是指垂直于如上文所定义的水平的方向。介词，诸如“在……上”、“侧”(如在“侧壁”中)、“在……下方”、“在……上方”、“较高”、“较低”、“在……上方”和“在……下面”相对于晶片或衬底的顶部表面上的常规平面或表面而定义，而不管晶片或衬底的取向。应当理解，除了附图中所示的取向之外，这些术语旨在包含设备的不同取向。
应当理解，所附权利要求不限于附图中所示的精确配置。本领域普通技术人员将认识到，在不脱离本发明的范围的情况下，可以对上述方法和设备的布置和步骤进行各种修改、替代和变化。

Claims (33)

1.一种用于制造悬臂的方法，所述方法包括：
提供半导体衬底，其包括第一半导体层、耦接到所述第一半导体层的第一介电层和耦接到所述第一介电层的第二半导体层；
形成耦接到所述第一半导体层的第二介电层；
形成耦接到所述第二半导体层的第三介电层；
形成耦接到所述第二介电层的第一硬掩模层，其中，所述第一硬掩模层包括暴露所述第二介电层的第一表面部分的第一组开口；
使用所述第一硬掩模层作为掩模来蚀刻所述第二介电层；
使用所述第一硬掩模层作为掩模来蚀刻所述第一半导体层；
使用所述第一硬掩模层作为掩模来蚀刻所述第一介电层；
使用所述第一硬掩模层作为掩模来蚀刻所述第二半导体层以形成各自具有锥形表面的多个凹部，其中，所述多个凹部中的每一个凹部包括在第一区域处的第一深度和在第二区域处的大于所述第一深度的第二深度；
移除所述第一硬掩模层；
形成耦接到所述第三介电层的第二硬掩模层，其中，所述第二硬掩模层包括暴露所述第三介电层的第二表面部分的第二组开口，其中，所述第三介电层的所述第二表面部分与所述多个凹部中的每一个凹部的所述第二区域的至少一部分对准；
使用所述第二硬掩模层作为掩模来蚀刻所述第三介电层和所述第二半导体层以延伸到所述多个凹部中；
移除所述第二硬掩模层；
移除所述第三介电层；以及
移除所述第二介电层。
2.根据权利要求1所述的方法，还包括：形成耦接到所述第二半导体层的铬层。
3.根据权利要求1所述的方法，其中，形成所述第二介电层包括：使用低压化学气相沉积(LPCVD)工艺。
4.根据权利要求1所述的方法，其中，蚀刻所述第三介电层包括：使用反应离子蚀刻(RIE)工艺。
5.根据权利要求1所述的方法，其中，蚀刻所述第一半导体层包括：使用深RIE(DRIE)工艺。
6.根据权利要求1所述的方法，其中，所述第一半导体层由(110)晶体取向进行表征。
7.根据权利要求1所述的方法，其中，所述第二半导体层由(111)晶体取向进行表征。
8.根据权利要求1所述的方法，其中，蚀刻所述第二半导体层包括：在预定时间段使用氢氧化钾(KOH)工艺。
9.根据权利要求1所述的方法，还包括：形成耦接到所述多个凹部的所述锥形表面和所述第二介电层的保护介电层。
10.根据权利要求9所述的方法，其中，在蚀刻所述第二半导体层之后执行形成所述保护介电层。
11.一种用于制造具有器件表面、锥形表面和端部区域的悬臂的方法，所述方法包括：
提供具有第一侧面和与所述第一侧面相对的第二侧面的半导体衬底；
蚀刻所述第二侧面的预定部分以在所述第二侧面中形成多个凹部，其中，所述多个凹部中的每一个凹部包括蚀刻终止表面；
各向异性地蚀刻所述蚀刻终止表面以形成所述悬臂的所述锥形表面；以及
蚀刻所述器件表面的预定部分以释放所述悬臂的所述端部区域。
12.根据权利要求11所述的方法，还包括：各向异性地蚀刻所述悬臂的所述锥形表面以形成垂直于所述半导体衬底的所述第一侧面的第一横向锥形表面，其中，所述第一横向锥形表面沿着所述悬臂的所述锥形表面的所述锥形方向逐渐变窄。
13.根据权利要求12所述的方法，还包括：各向异性地蚀刻所述悬臂的所述锥形表面以形成垂直于所述半导体衬底的所述第一侧面的第二横向锥形表面，其中，所述第二横向锥形表面形成为与所述第一横向锥形表面相对，并且其中，所述第二横向锥形表面沿着所述悬臂的所述锥形表面的所述锥形方向逐渐变窄。
14.根据权利要求13所述的方法，其中，所述第一横向锥形表面的所述逐渐变窄比所述第二横向锥形表面的所述逐渐变窄更迅速。
15.根据权利要求13所述的方法，其中，所述第一横向锥形表面的所述逐渐变窄比所述第二横向锥形表面的所述逐渐变窄更缓慢。
16.根据权利要求13所述的方法，其中，所述第一横向锥形表面的所述逐渐变窄与所述第二横向锥形表面的所述逐渐变窄相同。
17.根据权利要求11所述的方法，还包括：形成耦接到所述半导体衬底的第一侧面的铬层。
18.根据权利要求11所述的方法，还包括：使用低压化学气相沉积(LPCVD)工艺来形成耦接到所述半导体衬底的第二介电层。
19.根据权利要求11所述的方法，其中，蚀刻所述第二侧面的所述预定部分包括：使用RIE工艺。
20.根据权利要求11所述的方法，其中，各向异性地蚀刻所述蚀刻终止表面包括：使用氢氧化钾(KOH)、乙二胺和邻苯二酚(EDP)或四甲基氢氧化铵(TMAH)工艺。
21.根据权利要求11所述的方法，其中，所述半导体衬底包括用(110)晶体取向进行表征的第一半导体层和用(111)晶体取向进行表征的第二半导体层。
22.根据权利要求11所述的方法，其中，所述半导体衬底包括用(111)晶体取向进行表征的第二半导体层。
23.根据权利要求11所述的方法，其中，蚀刻所述器件表面的所述预定部分包括：使用RIE工艺。
24.一种用于制造半导体悬臂的方法，所述方法包括：
提供半导体衬底，其中，所述半导体衬底包括第一半导体层、耦接到所述第一半导体层的第一介电层、耦接到所述第一介电层的第二半导体层、耦接到所述第二半导体层的第二介电层，以及耦接到所述第二介电层的第三介电层；
形成耦接到所述第一半导体层的第四介电层；
形成耦接到所述第三介电层的第五介电层；
形成耦接到所述第四介电层的第一硬掩模层，其中，所述第一硬掩模层包括暴露所述第四介电层的第一表面部分的第一组开口；
使用所述第一硬掩模层作为掩模来蚀刻所述第四介电层；
使用所述第一硬掩模层作为掩模来蚀刻所述第一半导体层；
使用所述第一硬掩模层作为掩模来蚀刻所述第一介电层；
使用所述第一硬掩模层作为掩模来蚀刻所述第二半导体层以形成各自具有锥形表面的多个凹部，其中，所述多个凹部中的每一个凹部包括在第一区域处的第一深度和在第二区域处的大于所述第一深度的第二深度；
形成耦接到所述第五介电层的第二硬掩模层，其中，所述第二硬掩模层包括暴露所述第五介电层的第二表面部分的第二组开口，其中，所述第五介电层的所述第二表面部分与所述锥形表面中的所述第二区域的至少一部分对准；
使用所述第二硬掩模层作为掩模来蚀刻所述第五介电层、所述第三介电层和所述第二半导体层以延伸到所述多个凹部中；
移除所述第二硬掩模层；
移除所述第五介电层；以及
移除所述第四介电层。
25.根据权利要求24所述的方法，还包括：形成耦接到所述第三介电层的铬层。
26.根据权利要求24所述的方法，其中，形成所述第四介电层包括：使用LPCVD工艺。
27.根据权利要求24所述的方法，其中，蚀刻所述第四介电层包括：使用RIE工艺。
28.根据权利要求24所述的方法，其中，蚀刻所述第一半导体层包括：使用DRIE工艺。
29.根据权利要求24所述的方法，其中，所述第一半导体层用(110)晶体取向进行表征，以及所述第二半导体层用(111)晶体取向进行表征。
30.根据权利要求24所述的方法，其中，所述第二半导体层由(111)晶体取向进行表征。
31.根据权利要求24所述的方法，其中，蚀刻所述第二半导体层包括：在预定时间段使用氢氧化钾(KOH)工艺。
32.根据权利要求24所述的方法，还包括：形成耦接到所述锥形表面和所述第四介电层的保护介电层。
33.根据权利要求24所述的方法，其中，在蚀刻所述第二半导体层之后执行形成所述保护介电层。
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