CN115691641A - 半导体存储装置及半导体存储系统 - Google Patents

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CN115691641A CN202210184192.0A CN202210184192A CN115691641A CN 115691641 A CN115691641 A CN 115691641A CN 202210184192 A CN202210184192 A CN 202210184192A CN 115691641 A CN115691641 A CN 115691641A
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Abstract

本申请公开了半导体存储装置及半导体存储系统。该半导体存储装置包括存储体电路和带宽控制电路。存储体电路存储正常数据、纠错码和元信息码。带宽控制电路基于带宽选项信息来控制纠错码的带宽和元信息码的带宽。

Description

半导体存储装置及半导体存储系统
相关申请的交叉引用
本申请要求在韩国知识产权局于2021年7月27日提交的申请号为10-2021-0098687的韩国申请的优先权，该申请通过引用被整体合并于此。
技术领域
各个实施例可以总体上涉及半导体存储装置和半导体存储系统，并且更具体地涉及提供纠错码和元信息码的半导体存储装置和半导体存储系统。
背景技术
通常，包括半导体装置和半导体存储装置的集成电路发送和接收许多数据。发送和接收的数据中由于各种原因而出现错误。因为出现在数据中的错误造成集成电路的操作中的致命错误，所以需要针对错误的解决方案。通常使用纠错码(ECC)引擎来解决出现在数据中的错误。
ECC引擎检测出现在数据中的错误并且纠正错误以生成稳定数据。ECC引擎大体上执行两个操作。第一操作是如下操作：其对数据进行解码以生成能够纠正数据中的错误的纠错奇偶校验位信息。第二操作是如下操作：其对纠错奇偶校验位信息和数据进行编码以生成正常数据。随着集成电路的加工技术的发展，ECC引擎的至少部分功能是安装在最新集成电路上以增强操作效率。这被称作片上ECC方案。
集成电路使用元信息码来更高效地执行电路操作。元信息码包括发送和接收数据时的附加信息，例如诸如温度信息、状态信息和操作信息的各种信息。元信息码也包括与数据的读操作和写操作有关的信息以及在读操作和写操作中的数据的错误信息。例如，数据的错误信息包括：用于在读操作中尝试纠正对应的数据中的错误的信息、错误的状态信息、关于错误的数量的信息、关于错误的地址的信息、关于错误的频率的信息等等。另外，元信息码也包括关于向集成电路发送以及从集成电路接收数据的控制电路的各种信息。具体地，元信息码包括关于数据的可靠性信息。
随着集成电路的加工技术和电路技术的发展，向集成电路发送以及从集成电路接收的数据量已经在增加。随着数据量增加，对应于纠错奇偶校验位信息的纠错码的量也不断增加。此外，元信息码的量也不断增加。因此，集成电路急需对纠错码和元信息码进行有效管理。
发明内容
在本公开的实施例中，一种半导体存储装置可以包括：存储体电路，其被配置为存储正常数据、纠错码和元信息码；以及带宽控制电路，其被配置为：通过基于带宽选项信息控制纠错码的传输带宽和元信息码的传输带宽，来设置存储体电路的纠错码将被存储在其中的存储区域与存储体电路的元信息码将被存储在其中的存储区域之间的比率。
在本公开的实施例中，一种半导体存储装置可以包括：存储体电路，其被配置为存储正常数据和元信息码；错误码生成电路，其被配置为通过解码正常数据来生成纠错码；以及带宽控制电路，其被配置为通过基于带宽选项信息控制纠错码的传输带宽和元信息码的传输带宽来设置纠错码的输出带宽和元信息码的输出带宽。
在本公开的实施例中，一种半导体存储系统可以包括：控制器，其被配置为发送正常数据、纠错码和元信息码，并且被配置为提供带宽选项信息；以及半导体存储装置，其被配置为从控制器接收并存储正常数据、纠错码和元信息码，以及基于控制器来向控制器发送存储于其中的正常数据、纠错码和元信息码。在控制器和半导体存储装置之间发送和接收的纠错码的传输带宽和元信息码的传输带宽可以基于带宽选项信息而被控制。
附图说明
根据结合附图所进行的以下详细描述，将更清楚地理解本公开的主题的以上和其他方面、特征以及优势，在附图中：
图1是示出根据本公开的实施例的半导体存储装置的配置的框图；
图2是示出图1的存储体电路的配置的框图；
图3是示出根据本公开的实施例的半导体存储装置的配置的框图；
图4是示出根据本公开的实施例的半导体存储装置的配置的框图；
图5是示出根据本公开的实施例的半导体存储装置的配置的框图；以及
图6是示出根据本公开的实施例的半导体存储系统的配置的框图。
具体实施方式
本公开的说明书是关于结构和/或功能描述的实施例。本公开的权利范围不应当被理解为限于说明书中所描述的实施例。也就是说，本公开的权利范围应当被理解为包括可以实现技术精神的等同物，这是因为实施例可以以各种方式被修改并且可以具有各种形式。此外，在本公开中提出的目标或效果不意味着特定实施例应当包括所有目标或效果，或者仅仅包括这种效果。因此，本公开的权利范围不应当被理解为限于此。
应当如下理解在本申请中描述的术语的含义。
诸如“第一”和“第二”之类的术语用于将一个元件与另一个元件区分开，并且本公开的保护范围不应当受限于这些术语。例如，第一元件可以被命名为第二元件。同样地，第二元件可以被命名为第一元件。
除非在上下文中另外清楚表达，否则单数的表达应当被理解为包括复数表达。诸如“包括”或“具有”的术语应当被理解为指示存在所设置的特性、数字、步骤、操作、元件、部分或其组合，不排除可能存在或添加一个或多个其他特性、数字、步骤、操作、元件、部分或其组合。
在每一个步骤中，为了描述的方便而使用符号(例如，a、b和c)，并且符号不描述步骤的顺序。除非在上下文中清楚描述特定顺序，否则可以以与上下文中所描述的顺序不同的顺序来执行步骤。也就是说，可以根据描述的顺序执行步骤，可以基本上同时执行步骤，或者可以以描述的顺序的相反顺序执行步骤。
除非另外定义，否则在本文使用的所有术语(包括技术术语或科学术语)具有与本领域的技术人员通常理解的那些含义相同的含义。除非在本申请中清楚定义，否则，在常用词典中定义的术语应当被理解为具有与相关技术的上下文中的含义相同的含义，并且不应当被理解为具有理想或过于形式化的含义。
针对能够控制纠错码的传输带宽和元信息码的传输带宽的半导体存储装置和半导体存储系统提供了实施例。
图1是示出根据实施例的半导体存储装置100的配置的框图。
参考图1，半导体存储装置100可以包括存储体电路110和带宽控制电路120。
存储体电路110可以被配置为存储正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT。在这里，正常数据DAT_NR可以包括在半导体存储装置100的读操作和写操作中使用的数据。纠错码COD_EC可以包括关于正常数据DAT_NR的纠错奇偶校验位信息。元信息码COD_MT可以包括关于正常数据DAT_NR的可靠性信息。
存储体电路110可以由存储单元电路、锁存电路、寄存器电路等等来配置。在这里，为了清楚起见，在实施例中已经说明：正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT可以被存储在由存储单元电路配置的存储体电路110中。
以下将详细地描述存储体电路110。存储体电路110可以包括第一至第三存储区域110-1、110-2和110-3。第一存储区域110-1可以被配置为存储正常数据DAT_NR。第二存储区域110-2可以被配置为存储纠错码COD_EC。第三存储区域110-3可以被配置为存储元信息码COD_MT。
可以基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽，并且将在以下对其进行详细描述。例如，纠错码COD_EC将被存储在其中的第二存储区域110-2与元信息码COD_MT将被存储在其中的第三存储区域110-3之间的比率可以变化。在该示例中，第二存储区域110-2和第三存储区域110-3中的存储区域之间的比率可以如由在第二存储区域110-2和第三存储区域110-3之间示出的箭头所指示的那样变化。
例如，可以基于带宽选项信息INF_OP以使第三存储区域110-3的至少一部分可以变为第二存储区域110-2的一部分的方式来设置存储体电路110。在另一个示例中，可以基于带宽选项信息INF_OP以使第二存储区域110-2的至少一部分可以变为第三存储区域110-3的一部分的方式来设置存储体电路110。
带宽控制电路120可以被配置为基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。带宽控制电路120可以被配置为通过基于带宽选项信息INF_OP控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC和元信息码COD_MT将被存储在其中的存储区域之间的比率。在这里，例如，可以从模式寄存器集合提供带宽选项信息INF_OP。带宽选项信息INF_OP可以包括用于纠错码COD_EC和元信息码COD_MT中的至少一种码的传输带宽信息。虽然未在图1中示出，但带宽控制电路120可以包括用于利用以上描述的配置来控制存储体电路110的读操作和写操作的配置。
在下文，将描述从带宽控制电路120输出的纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。为了清楚起见，在实施例中定义了：对应于纠错码COD_EC的传输带宽是‘e’，并且对应于元信息码COD_MT的传输带宽是‘m’。在实施例中定义了：从带宽控制电路120输出的纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽的总和是‘n’(其中n是自然数)。因此，传输带宽e的纠错码COD_EC和传输带宽m的元信息码COD_MT的总传输带宽可以是‘n’。在实施例中假定n是48。
当带宽选项信息INF_OP包括用于将纠错码COD_EC的传输带宽设置为48的信息时，带宽控制电路120可以利用48的传输带宽来输出纠错码COD_EC。例如，纠错码COD_EC的传输带宽e可以是48(其是总传输带宽n)，并且元信息码COD_MT的传输带宽m可以是0(零)。在该示例中，纠错码COD_EC可以被存储在第二存储区域110-2和第三存储区域110-3两者中。具体地，第二存储区域110-2可以扩展到第三存储区域110-3，并且因此，第三存储区域110-3的整个存储区域可以变为第二存储区域110-2的一部分。
当带宽选项信息INF_OP包括用于将元信息码COD_MT的传输带宽设置为48的带宽选项信息INF_OP时，带宽控制电路120可以利用48的传输带宽来输出元信息码COD_MT。例如，元信息码COD_MT的传输带宽m可以是48(其是总传输带宽n)，并且纠错码COD_EC的传输带宽e可以是0(零)。在该示例中，元信息码COD_MT可以被存储在第二存储区域110-2和第三存储区域110_3两者中。具体地，第三存储区域110-3可以扩展到第二存储区域110-2，并且因此，第二存储区域110-2的整个存储区域可以变为第三存储区域110-3的一部分。
基于带宽选项信息INF_OP的、纠错码COD_EC的传输带宽与元信息码COD_MT的传输带宽之间的关系可以概括为如下。
当带宽选项信息INF_OP包括用于将纠错码COD_EC的传输带宽设置为‘e’的信息时，带宽控制电路120可以利用‘e’的传输带宽来输出纠错码COD_EC，并且利用‘48-e’的传输带宽来输出元信息码COD_MT。例如，第二存储区域110-2可以包括对应于传输带宽‘e’的存储区域，并且第三存储区域110-3可以包括对应于传输带宽‘48-e’的存储区域。
通过以上描述的配置和操作，带宽控制电路120可以基于带宽选项信息INF_OP来设置纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。可以根据设置的纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC和元信息码COD_MT将被存储在其中的第二存储区域110-2的存储区域和第三存储区域110-3的存储区域之间的比率。
因此，当总传输带宽n用作纠错码COD_EC的传输带宽时，半导体存储装置100可以存储更多的对于正常数据DAT_NR的纠错操作所需要的纠错奇偶校验位信息。当总传输带宽n用作元信息码COD_MT的传输带宽时，半导体存储装置100可以存储更多的关于正常数据DAT_NR的可靠性信息。通过设置第二存储区域110-2的存储区域和第三存储区域110-3的存储区域之间的比率，半导体存储装置100可以在没有用于第二存储区域110-2的存储区域和第三存储区域110-3的存储区域的附加配置的情况下有效地存储纠错码COD_EC和元信息码COD_MT。
根据实施例的半导体存储装置100可以基于带宽选项信息INF_OP来设置纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。半导体存储装置100可以根据设置的传输带宽来有效地存储纠错码COD_EC和元信息码COD_MT。
图2是示出图1的存储体电路110的配置的框图。
参考图2，存储体电路110可以包括多个单元存储矩阵电路210。根据图1所示的存储体电路110，多个单元存储矩阵电路210可以存储正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT。
在下文中，为了清晰，将描述多个单元存储矩阵电路210当中的一个单元存储矩阵电路210作为代表。单元存储矩阵电路210可以包括第一至第三存储区域210_1、210_2和210_3。
第一存储区域210_1可以被配置为存储正常数据DAT_NR。第二存储区域210_2可以被配置为存储纠错码COD_EC。第三存储区域210_3可以被配置为存储元信息码COD_MT。当一个单元存储矩阵电路210根据对于正常数据DAT_NR的读操作和写操作被激活时，上述一个单元存储矩阵电路210可以同时地输出对应于正常数据DAT_NR的纠错码COD_EC以及元信息码COD_MT。
根据实施例，半导体存储装置100可以将具有与正常数据DAT_NR有关的信息的纠错码COD_EC和元信息码COD_MT存储在一个单元存储矩阵电路210中。因此，半导体存储装置100可以对与正常数据DAT_NR有关的纠错码COD_EC和元信息码COD_MT更快速地执行读操作和写操作。
图3是示出根据实施例的半导体存储装置300的配置的框图。
参考图3，根据实施例，半导体存储装置300可以包括存储体电路310、带宽控制电路320以及错误分析电路330。在这里，存储体电路310和带宽控制电路320可以对应于图1的存储体电路110和带宽控制电路120。因此，将省略图3的存储体电路310和带宽控制电路320的详细操作。
在下文，将对错误分析电路330进行详细的描述。
错误分析电路330可以被配置为基于纠错码COD_EC来分析和检测正常数据DAT_NR的错误率。如上所述，纠错码COD_EC可以包括关于正常数据DAT_NR的纠错操作的纠错奇偶校验位信息。因此，当分析纠错码COD_EC时，可以分析和检测正常数据DAT_NR的错误率。错误分析电路330可以生成对应于正常数据DAT_NR的错误率的带宽选项信息INF_OP。
当正常数据DAT_NR的错误率大时，错误分析电路330可以控制带宽选项信息INF_OP，使得可以从带宽控制电路320输出多很多的纠错码COD_EC。为了清楚起见，假定总传输带宽n是48，并且先前从带宽控制电路320输出的纠错码COD_EC的传输带宽是32。因此，先前从带宽控制电路320输出的元信息码COD_MT的传输带宽可以是16。
当正常数据DAT_NR的错误率大时，带宽控制电路320可以基于带宽选项信息INF_OP利用40的传输带宽(该40的传输带宽大于32的先前传输带宽)来输出纠错码COD_EC。因此，纠错码COD_EC的传输带宽可以增加。元信息码COD_MT的传输带宽可以从16减少到8。随后，当正常数据DAT_NR的错误率非常大时，带宽控制电路320可以利用48的最大传输带宽来输出纠错码COD_EC。元信息码COD_MT可以不被输出。因此，带宽控制电路320可以基于正常数据DAT_NR的错误率的增加来控制纠错码COD_EC的传输带宽的增加。
当正常数据DAT_NR的错误率小时，错误分析电路330可以控制带宽选项信息INF_OP，使得可以从带宽控制电路320输出多很多的元信息码COD_MT。为了清楚起见，当假定先前从带宽控制电路320输出的元信息码COD_MT的传输带宽是16时，先前从带宽控制电路320输出的纠错码COD_EC的传输带宽可以是32。
当正常数据DAT_NR的错误率小时，带宽控制电路320可以基于带宽选项信息INF_OP利用20的传输带宽(该20的传输带宽大于16的先前传输带宽)来输出元信息码COD_MT。因此，元信息码COD_MT的传输带宽可以增加。纠错码COD_EC的传输带宽可以从32减少到28。随后，当正常数据DAT_NR的错误率非常小时，带宽控制电路320可以利用48的最大传输带宽来输出元信息码COD_MT。纠错码COD_EC可以不被输出。因此，带宽控制电路320可以基于正常数据DAT_NR的错误率的减小来控制元信息码COD_MT的传输带宽的增加。
根据实施例的半导体存储装置300可以基于正常数据DAT_NR的错误率的增加和减小来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。
图4是示出根据实施例的半导体存储装置400的配置的框图。
参考图4，根据实施例的半导体存储装置400可以包括存储体电路410、错误码生成电路420和带宽控制电路430。
存储体电路410可以被配置为存储正常数据DAT_NR和元信息码COD_MT。存储体电路410可以对应于图1的存储体电路110。例如，纠错码COD_EC可以被存储在稍后将描述的错误码生成电路420中。在另一个示例中，纠错码COD_EC可以被存储在如在图1至图3中所描述的存储体电路410中。
错误码生成电路420可以被配置为通过解码正常数据DAT_NR来生成纠错码COD_EC。错误码生成电路420可以被配置为包括纠错码(ECC)引擎。
带宽控制电路430可以被配置为基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。带宽控制电路430可以被配置为通过控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC的输出带宽和元信息码COD_MT的输出带宽。带宽控制电路430可以包括用于向外部设备输出数据的配置。
带宽控制电路430可以接收正常数据DAT_NR，并且利用传输带宽d来输出正常数据DAT_NR(其中d是自然数)。带宽控制电路430可以接收纠错码COD_EC和元信息码COD_MT，并且可以利用传输带宽n来输出纠错码COD_EC和元信息码COD_MT。例如，可以利用传输带宽n之中的传输带宽e来输出纠错码COD_EC，并且可以利用传输带宽n之中的传输带宽m来输出元信息码COD_MT。带宽控制电路430可以对应于图1的带宽控制电路120，并且因此，将省略带宽控制电路430的详细描述。
在下文，将简单描述带宽控制电路430的操作。
当带宽选项信息INF_OP包括用于将纠错码COD_EC的传输带宽设置为48的信息时，带宽控制电路430可以利用48的输出带宽来输出所述纠错码COD_EC。例如，带宽控制电路430可以通过48条传输线来输出纠错码COD_EC。
当带宽选项信息INF_OP包括用于将元信息码COD_MT的传输带宽设置为48的信息时，带宽控制电路430可以利用48的输出带宽来输出元信息码COD_MT。例如，带宽控制电路430可以通过48条传输线来输出元信息码COD_MT。
通过以上描述的配置和操作，半导体存储装置400可以基于带宽选项信息INF_OP来设置纠错码COD_EC的输出带宽和元信息码COD_MT的输出带宽。因此，半导体存储装置400可以通过所有n条传输线向外部设备提供更多纠错码COD_EC。半导体存储装置400可以通过所有n条传输线向外部设备提供更多元信息码COD_MT。
图5是示出根据实施例的半导体存储装置500的配置的框图。
参考图5，半导体存储装置500可以包括存储体电路510、错误码生成电路520、带宽控制电路530以及错误分析电路540。在这里，存储体电路510、错误码生成电路520和带宽控制电路530可以对应于图4的存储体电路410、错误码生成电路420和带宽控制电路430。错误分析电路540可以对应于图3的错误分析电路330。
在下文中，将简单描述半导体存储装置500的电路操作。
错误分析电路540可以被配置为基于纠错码COD_EC来分析和检测正常数据DAT_NR的错误率。
当正常数据DAT_NR的错误率大时，错误分析电路540可以控制带宽选项信息INF_OP，使得可以从带宽控制电路530输出更多纠错码COD_EC。例如，带宽控制电路530可以基于正常数据DAT_NR的错误率的增加来控制纠错码COD_EC的传输带宽的增加。在该示例中，带宽控制电路530可以基于纠错码COD_EC的传输带宽来控制纠错码COD_EC的输出带宽的增加。
当正常数据DAT_NR的错误率小时，错误分析电路540可以控制带宽选项信息INF_OP，使得可以从带宽控制电路530输出更多元信息码COD_MT。例如，带宽控制电路530可以基于正常数据DAT_NR的错误率的减小来控制元信息码COD_MT的传输带宽的增加。在该示例中，带宽控制电路530可以基于元信息码COD_MT的传输带宽来控制元信息码COD_MT的输出带宽的增加。
半导体存储装置500可以基于正常数据DAT_NR的错误率来设置纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。另外，半导体存储装置500可以在没有附加传输线的情况下，利用对应于正常数据DAT_NR的错误率的输出带宽来有效地输出纠错码COD_EC和元信息码COD_MT。
图6是示出根据实施例的半导体存储系统600的配置的框图。
参考图6，半导体存储系统600可以包括控制器610和半导体存储装置620。
控制器610可以被配置为向半导体存储装置620发送正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT，并且可以向半导体存储装置620提供带宽选项信息INF_OP。控制器610可以向半导体存储装置620提供命令信号CMD和地址信号ADD，并且除半导体存储装置620的读操作和写操作以外，还可以控制半导体存储装置620的各种操作。控制器610可以基于命令信号CMD来控制半导体存储装置620的操作。控制器610可以控制以将正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT存储在半导体存储装置620的对应于地址信号ADD的位置中。
接下来，半导体存储装置620可以被配置为从控制器610接收和存储正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT。半导体存储装置620可以被配置为基于控制器610来向控制器610发送正常数据DAT_NR、纠错码COD_EC和元信息码COD_MT。
例如，控制器610可以包括图4的带宽控制电路430。尽管在图6中未示出，但控制器610中所包括的带宽控制电路可以基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。例如，控制器610可以通过控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC的输出带宽和元信息码COD_MT的输出带宽。在该示例中，控制器610可以基于带宽选项信息INF_OP利用传输带宽e来输出纠错码COD_EC并且利用传输带宽m来输出元信息码COD_MT。
在另一个示例中，类似于控制器610，半导体存储装置620可以包括图4的带宽控制电路430。尽管在图6中未示出，但半导体存储装置620中所包括的带宽控制电路可以基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。例如，半导体存储装置620可以通过控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC的输出带宽和元信息码COD_MT的输出带宽。在该示例中，半导体存储装置620可以基于带宽选项信息INF_OP利用传输带宽e来输出纠错码COD_EC并且利用传输带宽m来输出元信息码COD_MT。
半导体存储系统600可以基于带宽选项信息INF_OP来控制在控制器610和半导体存储装置620之间发送和接收的纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。
在另一个示例中，半导体存储装置620可以包括图1的带宽控制电路120。尽管在图6中未示出，但半导体存储装置620中所包括的带宽控制电路可以基于带宽选项信息INF_OP来控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽。例如，半导体存储装置620可以通过控制纠错码COD_EC的传输带宽和元信息码COD_MT的传输带宽来设置纠错码COD_EC和元信息码COD_MT将被存储在其中的存储区域之间的比率。在该示例中，半导体存储装置620可以基于带宽选项信息INF_OP来控制纠错码COD_EC和元信息码COD_MT将被存储在其中的存储区域之间的比率。
半导体存储系统600可以基于带宽选项信息INF_OP来控制纠错码COD_EC和元信息码COD_MT将被存储在其中的存储区域之间的比率。
以上描述的本发明的实施例旨在进行说明而并不对本发明进行限制。各种替换方式和等同物是可能的。本发明不限于在本文描述的实施例。本发明也不受限于任何特定类型的半导体器件。鉴于本公开，其他添加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (20)

1.一种半导体存储装置，包括：
存储体电路，其存储正常数据、纠错码和元信息码；以及
带宽控制电路，其通过基于带宽选项信息控制所述纠错码的传输带宽和所述元信息码的传输带宽，设置所述存储体电路的所述纠错码将被存储在其中的存储区域与所述存储体电路的所述元信息码将被存储在其中的存储区域之间的比率。
2.根据权利要求1所述的半导体存储装置，其中，所述纠错码包括关于所述正常数据的纠错奇偶校验位信息，以及所述元信息码包括关于所述正常数据的可靠性信息。
3.根据权利要求1所述的半导体存储装置，其中，所述存储体电路包括：
第一存储区域，其存储所述正常数据；
第二存储区域，其存储所述纠错码；以及
第三存储区域，其存储所述元信息码，
其中，所述存储体电路基于所述带宽选项信息进行设置，使得所述第三存储区域的至少一部分变为所述第二存储区域的一部分或者所述第二存储区域的至少一部分变为所述第三存储区域的一部分。
4.根据权利要求3所述的半导体存储装置，其中，所述第一存储区域至所述第三存储区域包括在一个单元存储矩阵电路中。
5.根据权利要求1所述的半导体存储装置，其中，所述带宽选项信息包括用于所述纠错码和所述元信息码中的至少一种码的传输带宽信息。
6.根据权利要求1所述的半导体存储装置，进一步包括错误分析电路，所述错误分析电路：基于所述纠错码来分析和检测所述正常数据的错误率，以及基于所述正常数据的错误率来生成所述带宽选项信息。
7.根据权利要求1所述的半导体存储装置，其中，所述带宽控制电路：基于所述正常数据的错误率的增加来控制所述纠错码的传输带宽，以及基于所述正常数据的错误率的减小来控制所述元信息码的传输带宽。
8.一种半导体存储装置，包括：
存储体电路，其存储正常数据和元信息码；
错误码生成电路，其通过解码所述正常数据来生成纠错码；以及
带宽控制电路，其通过基于带宽选项信息控制所述纠错码的传输带宽和所述元信息码的传输带宽来设置所述纠错码的输出带宽和所述元信息码的输出带宽。
9.根据权利要求8所述的半导体存储装置，其中，所述纠错码包括关于所述正常数据的纠错奇偶校验位信息，以及所述元信息码包括关于所述正常数据的可靠性信息。
10.根据权利要求8所述的半导体存储装置，其中，所述存储体电路：存储从所述错误码生成电路提供的所述纠错码，以及向所述带宽控制电路提供所存储的纠错码。
11.根据权利要求8所述的半导体存储装置，其中，所述存储体电路包括多个单元存储矩阵电路，以及
所述多个单元存储矩阵电路中的每一个包括：
第一存储区域，其存储所述正常数据；
第二存储区域，其存储所述纠错码；以及
第三存储区域，其存储所述元信息码，
其中，所述单元存储矩阵电路基于所述带宽选项信息进行设置，使得所述第三存储区域的至少一部分变为所述第二存储区域的一部分或者所述第二存储区域的至少一部分变为所述第三存储区域的一部分。
12.根据权利要求8所述的半导体存储装置，其中，所述带宽选项信息包括用于所述纠错码和所述元信息码中的至少一种码的传输带宽信息。
13.根据权利要求8所述的半导体存储装置，进一步包括错误分析电路，所述错误分析电路：基于所述纠错码来分析和检测所述正常数据的错误率，以及基于所述正常数据的错误率来生成所述带宽选项信息。
14.根据权利要求8所述的半导体存储装置，其中，所述带宽控制电路：基于所述正常数据的错误率的增加来控制所述纠错码的输出带宽，以及基于所述正常数据的错误率的减小来控制所述元信息码的输出带宽。
15.一种半导体存储系统，包括：
控制器，其发送正常数据、纠错码和元信息码，以及提供带宽选项信息；以及
半导体存储装置，其从所述控制器接收和存储所述正常数据、所述纠错码和所述元信息码，以及基于所述控制器的控制来向所述控制器发送存储于所述半导体存储装置中的所述正常数据、所述纠错码和所述元信息码，
其中，在所述控制器和所述半导体存储装置之间发送和接收的所述纠错码的传输带宽和所述元信息码的传输带宽基于所述带宽选项信息而被控制。
16.根据权利要求15所述的半导体存储系统，其中，所述控制器包括带宽控制电路，所述带宽控制电路通过基于所述带宽选项信息控制所述纠错码的传输带宽和所述元信息码的传输带宽来设置所述纠错码的输出带宽和所述元信息码的输出带宽。
17.根据权利要求15所述的半导体存储系统，其中，所述半导体存储装置包括带宽控制电路，所述带宽控制电路通过基于所述带宽选项信息控制所述纠错码的传输带宽和所述元信息码的传输带宽来设置所述纠错码的输出带宽和所述元信息码的输出带宽。
18.根据权利要求15所述的半导体存储系统，其中，所述半导体存储装置包括带宽控制电路，所述带宽控制电路通过基于所述带宽选项信息控制所述纠错码的传输带宽和所述元信息码的传输带宽，设置所述纠错码将被存储在其中的存储区域与所述元信息码将被存储在其中的存储区域之间的比率。
19.根据权利要求15所述的半导体存储系统，其中，所述纠错码包括关于所述正常数据的纠错奇偶校验位信息，以及所述元信息码包括关于所述正常数据的可靠性信息。
20.根据权利要求15所述的半导体存储系统，其中，所述带宽选项信息包括用于所述纠错码和所述元信息码中的至少一种码的传输带宽信息。
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