CN115632759A - 一种加解密速度控制方法、单元和安全芯片电路 - Google Patents

Abstract

本申请公开了一种加解密速度控制方法、单元和安全芯片电路，该方法首先获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N；再依据参与ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M，及对应并行计算位数M所需MUX的级数的数值P；最后设定级数的数值P的MUX完成乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。由于是采用并行方式进行ghash函数乘法运算，使得ghash函数乘法运算的速度实现可控，进而实现了加解密速度的可控。

Description

一种加解密速度控制方法、单元和安全芯片电路

技术领域

本发明涉及信息安全和集成电路技术领域，具体涉及一种加解密速度控制方法、单元和安全芯片电路。

背景技术

随着安全芯片技术的快速发展，其应用领域也越来广，渐渐融入到人们的日常生活中。如何为用户提供具有差异的个性化需求服务成为安全芯片生产厂商的一个重要研究方向，例如，生产厂商需依据用户等级分别设置不同的安全加解密处理速度，就像移动运营商要依据客户的无线数据的使用量设定不同的数据传输速度一样。

目前的数据加密技术根据加密密钥类型可分私钥加密（对称加密）系统和公钥加密（非对称加密）系统。对称加密算法是较传统的加密体制，通信双方在加／解密过程中使用他们共享的单一密钥，鉴于其算法简单和加密速度快的优点，目前仍然是主流的密码体制之一。对称加密中的分组密码具有速度快、易于标准化和便于软硬件实现等特点，通常是信息与网络安全中实现数据加密、数字签名、认证及密钥管理的核心体制，它在计算机通信和信息系统安全领域有着最广泛的应用。其中，GCM是一种任二元Galois域使用泛散列提供认证加密的分组加密算法，在GCM中包括两个基本的操作就是认证加密和认证解密，这两个操作构成了GCM全部的功能。GCM加密算法实现的关键在于AES算法的设计实现和GHASH函数的实现，因此GHASH函数是GCM加密算法最重要的一部分，如何通过对GHASH函数运算的硬件实现，来达到对数据加解密速度的控制是本申请的主要研究方向。

发明内容

本发明主要解决的技术问题是如何基于ghash函数运算的硬件实现对加解密速度进行控制。

根据第一方面，一种实施例中提供一种加解密速度控制方法，加解密方式基于ghash函数运算实现，所述加解密速度控制方法包括：

获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N；

依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

设定用于所述ghash函数乘法运算的MUX的级数为数值P，并完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

根据第二方面，一种实施例中提供一种计算机可读存储介质，所述介质上存储有程序，所述程序能够被处理器执行以实现如第一方面所述的加解密速度控制方法。

根据第三方面，一种实施例中提供一种加解密速度控制单元，包括：

速度设定模块，用于依据预设的加解密速度设定完成一次ghash函数的乘法运算所需的计算时钟周期数N；

位数获取模块，用于依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

数值设定模块，用于依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

加解密计算模块，用于选取级数为数值P的MUX完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

根据第四方面，一种实施例中提供一种安全芯片电路，包括第三方面所述的加解密速度控制单元，所述加解密速度控制单元用于实现对所述安全芯片电路执行加解密计算的速度的控制。

依据上述实施例的安全芯片电路，由于通过对GHASH函数的乘法运算所需的计算时钟周期的数量的控制，实现了对安全芯片电路加解密计算速度的控制，因此能够实现依据不同的加解密等级信息对应不同的加解密速度，以达到依据用户等级的不同实现安全芯片电路不同性能表现的目的，进而为用户提供具有差异的个性化需求服务成为可能。

附图说明

图1为一种实施例中安全芯片电路的结构框图；

图2为一种实施例中加解密速度控制方法的流程示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。

GHASH函数的乘法运算并不是传统意义上的乘法运算，只是将移位以及异或操作定义成了乘法。

定义GHASH函数的乘法运算为：

Z=X*Y；

初始值：Z=0，V=X；

；

；

其中LSB（Vi）表示Vi的最右端，R是常数，“>>”表示右移，i<128。

根据上述公式可知，若是单bit串行计算，则计算128bit的Ghash函数的乘法运算一次需要128个计算时钟周期。

目前，还没有对GHASH函数的乘法运算进行加速优化的方案。以AES-128为例，在现有技术中完成一次GHASH函数的乘法运算需要128个计算时钟周期，可以理解为一种串行运算方式，即在GHASH函数乘法运算的硬件实现上需要128个计算时钟周期才能完成一次GHASH函数的乘法运算，这样大大限制了安全芯片的加解密速度，进而拉低其性能。

在本申请实施例中，将GHASH函数的乘法运算由串行运算方式实现设计成为可并行运算方式实现，即在少量的计算时钟周期内通过并行方式同时计算多个位数的数据来完成一次GHASH函数的乘法运算。还以AES-128为例，设定在8个计算时钟周期内并行计算16位数据完成一次Ghash函数的乘法运算。采用并行运算方式不但可以大大提高GHASH函数的乘法运算的速度，还能实现完成一次GHASH函数的乘法运算所需的计算时钟周期的数量可调节。基于GHASH函数的乘法运算所需的计算时钟周期的数量可调节的特性，本申请实施例中还公开一种加解密速度控制方法，通过设定完成一次GHASH函数的乘法运算所需的计算时钟周期的数量，来实现安全芯片电路进行加解密速度的可调节。

实施例一：

请参考图1，为一种实施例中安全芯片电路的结构框图，该安全芯片电路包括等级获取单元10、加密速度设定单元20和加解密速度控制单元30。等级获取单元10用于从一预设的云服务器获取加解密等级信息，并将获取的加解密等级信息发送给加密速度设定单元20。加密速度设定单元20用于将获取的加解密等级信息作为预设的加解密等级信息，再依据该预设的加解密等级信息设定加解密计算速度，并将设定的加解密计算速度的值发送给加解密速度控制单元30。其中，不同的加解密等级信息对应的加解密计算速度也不同。加解密速度控制单元30用于依据加密速度设定单元20设定的加解密计算速度实现对安全芯片电路执行加解密计算的速度的控制。

一实施例中，加解密等级信息是从云服务器下载的待加解密数据中获取。

一实施例中，加解密等级信息的获取包括：首先获取安全芯片电路的ID信息，并将该ID信息发送给云服务器；然后接收云服务器发回的加解密等级信息，其中，加解密等级信息是云服务器依据ID信息对应的用户等级信息获取的，用户的等级越高则加解密等级信息的等级越高，加解密等级信息的等级越高则设定的加解密计算速度越快。

在本申请实施例中，加解密速度控制单元30是通过设定完成一次GHASH函数的乘法运算所需的计算时钟周期的数量，来实现对安全芯片电路执行加解密计算的速度的控制。一实施例中，加解密速度控制单元30包括速度设定模块31、位数获取模块32、数值设定模块33和加解密计算模块34。速度设定模块31用于依据预设的加解密速度设定完成一次ghash函数的乘法运算所需的计算时钟周期数N。位数获取模块32用于依据参与ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M。数值设定模块33用于依据乘数X和被乘数Y的数据长度L及并行计算位数M，获取完成ghash函数乘法运算的MUX的级数的数值P。加解密计算模块34用于选取级数为数值P的MUX完成乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。其中，预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关，即预设的加解密速度越快，则设定的所需的计算时钟周期数N越小。一实施例中，MUX是集成在安全芯片上，通过安全芯片上的与非门的形式构成。涉及ghash函数的乘法运算所需的计算时钟周期也可根据并行计算方式时的并行计算位数来反向向获取，即通过设定并行计算位数来限定一次乘法运算所需的计算时钟周期的数量。并行计算位数可以同通过设定参数和宏定义在安全芯片电路上实现MUX级数已达到并行计算位数的目的，具体是可通过安全芯片的逻辑与非门电路构成。

请参考图2，为一种实施例中加解密速度控制方法的流程示意图，本申请还公开了一种解密速度控制方法应用于如上所述的安全芯片电路，安全芯片电路的加解密方式基于ghash函数运算实现，该加解密速度控制方法包括：

步骤101，获取计算时钟周期数N。

获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N。该预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关。

步骤102，获取并行计算位数M。

依据参与ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M。一实施例中，依据计算时钟周期与并行需求位数对照表获取并行计算位数M，其中，计算时钟周期与并行需求位数对照表是依据在预设计算时钟周期数N内采用并行方式完成一次ghash函数的乘法运算时，乘数X和被乘数Y的数据长度L与并行计算位数M的对应关系获取。

一实施例中，计算时钟周期与并行需求位数对照表为：

计算时钟周期数N	并行计算位数M
		128	1
64	2
		32	4
16	8
		8	16
4	32
		2	64
1	128

步骤103，获取MUX的级数的数值P。

依据乘数X和被乘数Y的数据长度L及并行计算位数M，获取完成ghash函数乘法运算的MUX的级数的数值P。一实施例中，依据并行计算位数与级数对照表获取完成ghash函数乘法运算的MUX的级数的数值P，其中，并行计算位数与级数对照表是依据在预设计算时钟周期数N内采用并行方式完成一次ghash函数的乘法运算时，并行计算位数M与完成该次ghash函数乘法运算所需的MUX的级数的对应关系获取。

一实施例中，并行计算位数与级数对照表为：

并行计算位数M	MUX的级数的数值P
		1	2
2	4
		4	8
8	16
		16	32
32	64
		64	128
128	256

步骤104，完成ghash函数的乘法运算。

设定用于ghash函数乘法运算的MUX的级数为数值P，并完成乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

本申请实施例中公开的安全芯片电路，包括等级获取单元、加密速度设定单元和加解密速度控制单元。等级获取单元用于获取加解密等级信息，加密速度设定单元用于依据加解密等级信息设定加解密计算速度，加解密速度控制单元用于通过设定完成一次GHASH函数的乘法运算所需的计算时钟周期的数量，来实现安全芯片电路按设定的加解密计算速度执行加解密计算。通过对GHASH函数的乘法运算所需的计算时钟周期的数量的控制，实现了对安全芯片电路加解密计算速度的控制，进而能够实现依据不同的加解密等级信息对应不同的加解密速度，以达到依据用户等级的不同实现安全芯片电路不同性能表现的目的。

本申请实施例中还公开了一种加解密速度控制方法，首先获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N；再依据参与ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M，及对应并行计算位数M所需MUX的级数的数值P；最后设定级数的数值P的MUX完成乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。由于是采用并行方式进行ghash函数乘法运算，使得ghash函数乘法运算的速度实现可控，进而实现了加解密速度的可控。

本领域技术人员可以理解，上述实施方式中各种方法的全部或部分功能可以通过硬件的方式实现，也可以通过计算机程序的方式实现。当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器、随机存储器、磁盘、光盘、硬盘等，通过计算机执行该程序以实现上述功能。例如，将程序存储在设备的存储器中，当通过处理器执行存储器中程序，即可实现上述全部或部分功能。另外，当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序也可以存储在服务器、另一计算机、磁盘、光盘、闪存盘或移动硬盘等存储介质中，通过下载或复制保存到本地设备的存储器中，或对本地设备的系统进行版本更新，当通过处理器执行存储器中的程序时，即可实现上述实施方式中全部或部分功能。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种加解密速度控制方法，其特征在于，加解密方式基于ghash函数运算实现，所述加解密速度控制方法包括：

获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N；

依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

设定用于所述ghash函数乘法运算的MUX的级数为数值P，并完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

2.权利要求1所述的加解密速度控制方法，其特征在于，所述获取预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N，包括：

预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关。

3.权利要求1所述的加解密速度控制方法，其特征在于，所述依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M，包括：

依据计算时钟周期与并行需求位数对照表获取所述并行计算位数M；其中，所述计算时钟周期与并行需求位数对照表是依据在所述预设计算时钟周期数N内采用并行方式完成一次所述ghash函数的乘法运算时，所述乘数X和所述被乘数Y的数据长度L与所述并行计算位数M的对应关系获取。

4.权利要求1所述的加解密速度控制方法，其特征在于，所述依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P，包括：

依据并行计算位数与级数对照表获取完成所述ghash函数乘法运算的MUX的级数的数值P；其中，所述并行计算位数与级数对照表是依据在所述预设计算时钟周期数N内采用并行方式完成一次所述ghash函数的乘法运算时，所述并行计算位数M与完成该次所述ghash函数乘法运算所需的MUX的级数的对应关系获取。

5.一种计算机可读存储介质，其特征在于，所述介质上存储有程序，所述程序能够被处理器执行以实现如权利要求1至4中任一项所述的加解密速度控制方法。

6.一种加解密速度控制单元，其特征在于，包括：

速度设定模块，用于依据预设的加解密速度设定完成一次ghash函数的乘法运算所需的计算时钟周期数N；

位数获取模块，用于依据参与所述ghash函数的乘法运算的乘数X和被乘数Y的数据长度L及所述计算时钟周期数N，获取采用并行方式进行ghash函数乘法运算时所需的并行计算位数M；

数值设定模块，用于依据所述乘数X和被乘数Y的数据长度L及所述并行计算位数M，获取完成所述ghash函数乘法运算的MUX的级数的数值P；

加解密计算模块，用于选取级数为数值P的MUX完成所述乘数X和被乘数Y的ghash函数的乘法运算，以获取积Z。

7.权利要求1所述的加解密速度控制单元，其特征在于，预设的完成一次ghash函数的乘法运算所需的计算时钟周期数N与加解密速度负相关。

8.一种安全芯片电路，其特征在于，包括如权利要求6至7任一项所述的加解密速度控制单元，所述加解密速度控制单元用于实现对所述安全芯片电路执行加解密计算的速度的控制。

9.权利要求8所述的安全芯片电路，其特征在于，还包括：

加密速度设定单元，用于依据预设的加解密等级信息设定加解密计算速度；其中，不同的加解密等级信息对应的加解密计算速度也不同。

10.权利要求9所述的安全芯片电路，其特征在于，还包括：

等级查询单元，用于从一预设的云服务器获取所述加解密等级信息。

Images