CN115579351A - 具有背侧自对准导电穿通触点的集成电路结构 - Google Patents

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S·叶梅尼乔格鲁
K·C·科柳鲁
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C·H·华莱士
T·加尼
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Abstract

描述了具有背侧自对准导电穿通触点的集成电路结构以及制造具有背侧自对准导电穿通触点的集成电路结构的方法。例如，一种集成电路结构包括在纳米线的第一堆叠体上方的第一子鳍状物结构。第二子鳍状物结构在纳米线的第二堆叠体上方。虚设栅极电极横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。

Description

具有背侧自对准导电穿通触点的集成电路结构
技术领域
本公开内容的实施例属于集成电路结构和处理的领域，并且特别地，属于具有背侧自对准导电穿通触点的集成电路结构以及制造具有背侧自对准导电穿通触点的集成电路结构的方法。
背景技术
在过去的几十年里，集成电路中特征的缩小已经成为不断增长的半导体工业背后的驱动力。缩小到越来越小的特征使得能够在半导体芯片的有限基板面积(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
在集成电路器件的制造中，随着器件尺寸持续按比例缩小，多栅极晶体管(例如，三栅极晶体管)已经变得更加普遍。在常规工艺中，三栅极晶体管一般地制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为其成本较低，并且因为其能够实现较不复杂的三栅极制造工艺。另一方面，当微电子器件尺寸缩小到小于10纳米(nm)节点时，保持迁移率提高和短沟道控制在器件制造中提出了挑战。
然而，缩小多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束已变得难以承受。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在折衷。
附图说明
图1A-1E示出了根据本公开内容的实施例的表示制造具有背侧自对准导电穿通触点的集成电路结构的方法中的各种操作的成角度的截面图。
图2示出了根据本公开内容的实施例的图1E的集成电路结构的成角度的截面图和平面截面图。
图3示出了根据本公开内容的实施例的非平面集成电路结构沿栅极线截取的截面图。
图4A-4H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。
图5A-5H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
图6示出了根据本公开内容的实施例的穿过用于非端部帽盖架构的纳米线和鳍状物截取的截面图。
图7示出了根据本公开内容的实施例的穿过用于自对准栅极端部帽盖(SAGE)架构的纳米线和鳍状物截取的截面图。
图8A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。
图8B示出了根据本公开内容的实施例的图8A的基于纳米线的集成电路结构沿a-a'轴截取的截面源极或漏极图。
图8C示出了根据本公开内容的实施例的图8A的基于纳米线的集成电路结构沿b-b'轴截取的截面沟道图。
图9示出了根据本公开内容的实施例的一个实施方式的计算设备。
图10示出了包括本公开内容的一个或多个实施例的中介层。
具体实施方式
描述了具有背侧自对准导电穿通触点的集成电路结构，以及制造具有背侧自对准导电穿通触点的集成电路结构的方法。在下面的描述中，阐述了许多具体细节，例如具体集成及材料体系，以便提供对本公开内容的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开内容的实施例难以理解。此外，应当理解，在附图中示出的各种实施例是说明性的表示并且未必按比例绘制。
某些术语也可以用于以下描述中，仅用于参考的目的，并且因此不旨在限制。例如，诸如“上部”、“下部”、“之上”和“下方”等术语是指附图中提供参考的方向。诸如“正”、“背”、“后”和“侧”等术语描述在一致但任意的参照系内部件的部分的取向和/或位置，其通过参考描述所讨论部件的文字和相关联附图而被清楚地了解。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前段工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般地覆盖了直到(但不包括)金属互连层的沉积的每项内容。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶圆。
本文描述的实施例可以涉及后段工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中利用晶圆上的例如一个或多个金属化层的线路将各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括触点、绝缘层(电介质)、金属级(metal level)、以及用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理情形示出示例性处理方案，但这样的方法也可以适用于BEOL处理。同样，尽管可以使用BEOL处理情形示出示例性处理方案，但这样的方法也可以适用于FEOL处理。
根据本公开内容的实施例，描述了导电背侧无掩模穿通触点。本文描述的一个或多个实施例涉及全环栅器件和相关联的背侧穿通触点。应当理解，除非另外指出，本文中对纳米线的提及可以表示纳米线或纳米带。本文描述的一个或多个实施例涉及FinFET结构和相关联的背侧穿通触点。
为了提供上下文，使用场景跨模拟和数字域存在，其中背侧金属连接不被限制用于向器件“源极”端子输送功率。另外，馈通是用于实现正侧到背侧金属堆叠体之间的连接的机构。
可以实施本文描述的实施例以提供相对便宜的方法来生成用于所需器件的背侧到正侧的通路。根据本公开内容的实施例，在晶圆的背侧上，使用完全自对准无掩模工艺来在背侧和正侧之间生成背侧互连。在一个实施例中，子鳍状物与引导间隔体对准一起使用，以用于从晶圆背侧的导电穿通触点图案化。在一个这样的实施例中，从晶圆背侧执行所有导电穿通触点处理，并且可以消除浸没式光刻工序。
在示例性处理方案中，图1A-1E示出了根据本公开内容的实施例的表示制造具有背侧自对准导电穿通触点的集成电路结构的方法中的各种操作的成角度的截面图。
参考图1A，起始结构100包括在执行背侧显露工艺以去除衬底并且形成显露的子鳍状物之后的例如在载体上面朝下支撑的集成电路结构。起始结构100包括平坦化的子鳍状物104(例如，在平坦化之前从衬底体衬底突出)，例如先前从硅衬底突出的硅子鳍状物。子鳍状物104突出穿过浅沟槽隔离(STI)结构106，例如氧化硅STI结构。如图所示，诸如氮化硅衬层的衬层103可以将子鳍状物104与STI结构106分离。每个子鳍状物104在对应的纳米线108的一个或多个堆叠体上方，该对应的纳米线108的一个或多个堆叠体可以在对应的绝缘体帽盖109上方。栅极电极112，例如金属栅极电极，围绕纳米线108。栅极电极112通过栅极电介质层110(例如高k栅极电介质层)与纳米线108和子鳍状物104分离。导电沟槽触点结构116可以与栅极结构110/112相邻，并且可以耦接到上覆外延源极或漏极结构118，如图所示。在一个实施例中，如图所示，相邻导电沟槽触点结构116和栅极结构110/112通过电介质间隔体114(例如，氮化硅间隔体)彼此分离。
再次参考图1A，包括虚设或切割区域120以代替一个或多个纳米线堆叠体。例如，所示的虚设或切割区域120包括虚设金属栅极电极112A和相邻的虚设导电沟槽触点结构116A。可以制造源极或漏极电介质插塞122来代替外延源极或漏极结构。
再次参考图1A，上述特征可以形成在包括图案化的电介质层126中的局部导电触点124的结构上方。在特定实施例中，局部导电触点124中的一个局部导电触点耦接到虚设金属栅极电极112A和虚设导电沟槽触点结构116A。
参考图1B，使STI结构106凹陷以形成凹陷的STI结构106A，从而形成修改的虚设或切割区域120A。在所得结构上方形成间隔体形成层128，例如包括氮化硅的层。间隔体形成层128可以为用于穿通触点制造的引导间隔体的前体。在一个实施例中，如图所示，间隔体形成层128中的凹入位于虚设金属栅极电极112A上方。
参考图1C，蚀刻间隔体形成层128以形成其中具有开口121的间隔体128A。开口121可以暴露修改的虚设或切割区域120A的一部分，如图所示。应当理解，开口121与和子鳍状物104共形的间隔体形成层128(和所得间隔体128A)的特征对准。因此，最终形成在开口121中的导电穿通触点可以被称为与子鳍状物104自对准。再次参考图1C，开口121可达的凹陷的STI结构106A的一部分、电介质间隔体114的一部分以及栅极电介质层110的一部分穿过开口121，以形成图案化的STI结构106B、蚀刻的电介质间隔体114A和蚀刻的栅极电介质层110A。
参考图1D，在图1C的结构上方形成导电材料。然后可以将所得结构平坦化以形成导电穿通触点130。在一个实施例中，在背侧处，导电穿通触点130与子鳍状物104共面，如图所示。在一个实施例中，导电穿通触点130电耦接到虚设金属栅极电极112A，并且可能电耦接到虚设导电沟槽触点结构116A，如图所示。
再次参考图1D，根据本公开内容的实施例，集成电路结构包括在纳米线108的第一堆叠体上方的第一子鳍状物结构104。第二子鳍状物结构104在纳米线108的第二堆叠体上方。虚设栅极电极112A横向地在纳米线108的第一堆叠体与纳米线108的第二堆叠体之间。导电穿通触点130横向地在纳米线108的第一堆叠体与纳米线108的第二堆叠体之间，并且在虚设栅极电极112A上。
在一个实施例中，导电穿通触点130具有与第一子鳍状物结构和第二子鳍状物结构104的背侧表面共面的背侧表面，如图1D中所示的。在一个实施例中，导电穿通触点130与第一子鳍状物104横向间隔开第一距离，并且与第二子鳍状物104横向间隔开第二距离，第二距离与第一距离相同，如图1D中所示的。在一个实施例中，第一子鳍状物结构和第二子鳍状物结构104是半导体子鳍状物结构，例如硅子鳍状物结构。在另一实施例中，第一子鳍状物结构和第二子鳍状物结构是绝缘体子鳍状物结构，例如以下结合图1E和2描述的。
应当理解，可以以图1D的结构完成背侧处理。然而，可以执行进一步的处理以将导电穿通触点130限制到虚设或切割区域，同时保留半导体子鳍状物104。
然而，在其他实施例中，执行实质上进一步的背侧处理。例如，参考图1E，平坦化的间隔体128A、子鳍状物104和衬层103被去除被电介质材料132替换。在该工艺中，导电穿通触点130被进一步限制到虚设或切割区域，形成受限的导电穿通触点130A。在一个实施例中，如图所示，电介质材料132是与凹陷的STI结构106A的材料相同的材料。纳米线堆叠体上方的电介质材料132的区域可以被称为绝缘体子鳍状物结构，其代替半导体凹陷的STI结构106A和子鳍状物结构104。
图2示出了根据本公开内容的实施例的图1E的集成电路结构的成角度的截面图和平面截面图。参考图2，透视图200和202突出了包括导电穿通触点204、虚设栅极电极206和虚设导电沟槽触点结构208的导电结构。
无论以图1D的结构结束还是以图1E和图2的结构结束，进一步的处理可以包括从正侧(底侧)去除载体，通过另一载体支撑背侧(顶侧)，并且在正侧上执行进一步的处理，例如在栅极电极112和导电沟槽触点结构116上方的互连金属化形成。还应当理解，可以将类似的工艺和结构应用于半导体鳍状物而不是纳米线的堆叠体。
应当理解，如在本公开内容中通篇所用，本文所描述的子鳍状物、纳米线、纳米带或鳍状物可以是硅子鳍状物、硅纳米线、硅纳米带或硅鳍状物。如本文通篇所用，硅层或结构可以用于描述由相当大量(如果非全部的话)的硅构成的硅材料。然而，应当理解，实际上，100％的纯Si可能难以形成，并且因此，可能包括微小百分比的碳、锗或锡。这些杂质可能作为Si沉积期间不可避免的杂质或组分而被包括，或者可能在沉积后处理期间的扩散时“污染”Si。因此，本文描述的涉及硅层或结构的实施例可以包括包含相对少量(例如，“杂质”水平)的非Si原子或物质(例如，Ge、C或Sn)的硅层或结构。应当理解，本文描述的硅层或结构可以是非掺杂的，或者可以掺杂有例如硼、磷或砷的掺杂剂原子。
应当理解，如在本公开内容中通篇所用，本文所描述的子鳍状物、纳米线、纳米带或鳍状物可以是硅锗子鳍状物、硅锗纳米线、硅锗纳米带或硅锗鳍状物。如本文通篇所用，硅锗层或结构可以用于描述由硅和锗两者的相当大的部分(例如，两者的至少5％)构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层或结构包括大约60％的锗和大约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层或结构包括大约30％的锗和大约70％的硅(Si70Ge30)。应当理解，实际上，100％的纯硅锗(一般地称为SiGe)可能难以形成，并且因此，可能包括微小百分比的碳或锡。这些杂质可能作为SiGe沉积期间不可避免的杂质或组分而被包括，或者可能在沉积后处理期间的扩散时“污染”SiGe。因此，本文描述的涉及硅锗层或结构的实施例可以包括包含相对少量(例如，“杂质”水平)的非Ge和非Si原子或物质(例如，碳或锡)的硅锗层或结构。应当理解，本文描述的硅锗层或结构可以是非掺杂的，或者可以掺杂有例如硼、磷或砷的掺杂剂原子。
应当理解，上文结合图1A-1E和/或图2描述的集成电路结构可以与其他背侧显露的集成电路结构共同集成。另外或替代地，可以使用结合图1A-1E和/或图2描述的工艺来制造其他集成电路结构。作为背侧显露器件的示例，图3示出了根据本公开内容的实施例的非平面集成电路结构沿栅极线截取的截面图。
参考图3，半导体结构或器件300包括在沟槽隔离区域306内的非平面有源区域(例如，包括突出鳍状物部分304和子鳍状物区域305的实心鳍状物结构)。在另一实施例中，代替实心鳍状物，非平面有源区域在子鳍状物区域305之上被分离成纳米线(例如，纳米线304A和304B)，如虚线所示。在任一种情况下，为了便于描述非平面集成电路结构300，非平面有源区域304在下面被称为突出鳍状物部分。应当理解，在一个实施例中，没有体衬底耦接到子鳍状物区域305。
栅极线308设置在非平面有源区域(如果适用，包括周围的纳米线304A和304B)的突出部分304上方以及沟槽隔离区域306的一部分上方。如图所示，栅极线308包括栅极电极350和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质帽盖层354。从这个视角还可以看出，栅极触点314和上覆栅极触点过孔316、连同上覆金属互连360，所有这些都设置在层间电介质堆叠体或层370中。从图3的视角还可以看出，在一个实施例中，栅极触点314设置在沟槽隔离区域306上方，但不在非平面有源区域上方。
在实施例中，半导体结构或器件300是非平面器件，例如但不限于fin-FET器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区域由三维体(three-dimensional body)构成或形成在三维体中。在一个这样的实施例中，栅极线308的栅极电极堆叠体至少围绕三维体的顶表面和一对侧壁。
还如图3中所示，在实施例中，界面380存在于突出鳍状物部分304与子鳍状物区域305之间。界面380可以是在掺杂的子鳍状物区域305与轻掺杂或未掺杂的上部鳍状物部分304之间的转变区域。在一个这样的实施例中，每个鳍状物为大约10纳米宽或更小，并且从在子鳍状物位置处的相邻固态掺杂层供应子鳍状物掺杂剂。在特定的这种实施例中，每个鳍状物都小于10纳米宽。在另一实施例中，子鳍状物区域是电介质材料，其通过经由湿法或干法蚀刻使鳍状物凹陷并且用共形的或可流动的电介质填充凹陷的腔来形成。
尽管图3中未示出，但是应当理解，突出鳍状物部分304的源极或漏极区域或与突出鳍状物部分304相邻的源极或漏极区域在栅极线308的任一侧上，即，进出页面。在一个实施例中，源极或漏极区域是突出鳍状物部分304的初始材料的掺杂部分。在另一实施例中，突出鳍状物部分304的材料被去除并且例如通过外延沉积用另一半导体材料替换，以形成分立外延小块(nub)或非分立外延结构。在任一实施例中，源极或漏极区域可以在沟槽隔离区域306的电介质层的高度下方延伸，即到子鳍状物区域305中。根据本公开内容的实施例，更重掺杂的子鳍状物区域(即，界面380下方的鳍状物的掺杂部分)抑制了通过体半导体鳍状物的这个部分的源极到漏极的泄漏。
再次参考图3，在实施例中，鳍状物304/305(以及可能的纳米线304A和304B)由掺杂有电荷载流子的晶体硅、硅/锗、或锗层构成，所述电荷载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，硅原子的浓度大于93％。在另一实施例中，鳍状物340/305由III-V族材料构成，所述III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。沟槽隔离区域306由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极线308可以由栅极电极堆叠体构成，所述栅极电极堆叠体包括栅极电介质层352和栅极电极层350。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底鳍状物304的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部的高k部分和半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，该U形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由形成在金属功函数设置层之上的非功函数设置填充材料构成。取决于晶体管为PMOS或NMOS晶体管，栅极电极层可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将使得能够形成具有在大约4.9eV与大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，所述碳化物例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有在大约3.9eV与大约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构组成，该U形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本垂直上于衬底的顶表面的侧壁部分。在本公开内容的其他实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层顶部的一个或多个U形金属层组成。
与栅极电极堆叠体相关联的间隔体可以由合适于最终将永久栅极结构与相邻的导电触点(例如，自对准触点)电隔离或对该隔离有贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极触点314和上覆栅极触点过孔316可以由导电材料构成。在实施例中，触点或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属(例如，钨、镍或钴)、或者可以是合金(例如，金属-金属合金或金属-半导体合金(例如，硅化物材料))。
在实施例中(虽然未示出)，形成了实质上完美对准到现有栅极图案308的触点图案，同时消除使用具有非常严格的配准预算的光刻步骤。在一个这样的实施例中，自对准方法使得能够使用固有高选择性的湿法蚀刻(例如，相比于常规实施的干法或等离子体蚀刻)以生成触点开口。在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的用于生成触点图案的其他关键光刻操作的需要。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
在实施例中，提供结构300涉及通过替换栅极工艺制造栅极堆叠体结构308。在这样的方案中，虚设栅极材料(例如多晶硅或氮化硅柱材料)可以被去除，并且用永久栅极电极材料替换。在一个这样的实施例中，与从较早处理进行的相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用SF6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用含水NH4OH或氢氧化四甲铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除。
再次参考图3，半导体结构或器件300的布置将栅极触点置于隔离区域上方。这种布置可以被视为布局空间的低效使用。然而，在另一实施例中，半导体器件具有触点结构，该触点结构接触形成在有源区域上方(例如，在子鳍状物505上方)并且与沟槽触点过孔在同一层中的栅极电极的部分。
应当理解，并非上述工艺的所有方面都需要被实践以落入本公开内容的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠体的有源部分上方制造栅极触点之前，不需要形成虚设栅极。上述栅极堆叠体实际上可以是初始形成的永久栅极堆叠体。此外，本文中所述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体(MOS)晶体管、或者是双极型晶体管。此外，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立存取的双栅极器件、全环栅(GAA)器件、纳米线器件、纳米带器件或FIN-FET。一个或多个实施例对于以亚10纳米(10nm)技术节点制造半导体器件可能是特别有用的。
在实施例中，如本说明书通篇所用，层间电介质(ILD)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(CVD)、物理气相沉(PVD)的常规技术形成，或通过其他沉积方法形成。
在实施例中，如本说明书通篇所用，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜线和结构，铜线和结构可以包括或不包括在铜与周围的ILD材料之间的阻挡层。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层、或者可以由包括导电衬层和填充层的若干层形成。可以使用任何合适的沉积工艺(例如，电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，所述导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本领域中，互连线有时也被称为迹线、导线、线路、金属，或简称地称为互连。
在实施例中，也如本说明书通篇所用，硬掩模材料、帽盖层或插塞由与层间电介质材料不同的电介质材料构成。在一个实施例中，不同的硬掩模、帽盖或插塞材料可以用在不同的区域中，以便相对于彼此以及相对于下覆电介质和金属层提供不同生长或蚀刻选择性。在一些实施例中，硬掩模层、帽盖或插塞层包括硅的氮化物(例如，氮化硅)层、或硅的氧化物层、或两者、或其组合。其他合适材料可以包括基于碳的材料。根据特定的实施方式，可以使用本领域已知的其他硬掩模、帽盖或插塞层。硬掩模、帽盖或插塞层可以通过CVD、PVD或通过其他沉积方法来形成。
在实施例中，也如本说明书通篇所用，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层(ARC)和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一方面中，可以使用正侧结构的背侧显露制造方法来制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或者其他器件结构的背侧显露需要晶圆级背侧处理。与常规TSV类型的技术对比，可以以器件单元的密度执行如本文所述的晶体管的背侧显露，并且甚至在器件的子区域域内执行显露。此外，可以执行晶体管的这种背侧显露，以基本上去除在正侧器件处理期间器件层设置在其上的所有施主衬底。这样，在晶体管的背侧显露之后的器件单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文描述的显露技术可以实现从“自底向上”器件制造到“中心向外”制造的范例转变，其中，“中心”是用于正侧制造、从背侧显露、并且再次用于背侧制造的任何层。当主要依赖于正侧处理时，对器件结构的正侧和显露背侧的处理可以解决与制造3D IC相关联的许多挑战。
可以采用晶体管的背侧显露方法，例如，以去除施主-寄主(donor-host)衬底组件的载体层和中间层的至少一部分，例如，如下所述的图4A-4H和图5A-5H所示。工艺流程开始于输入施主-寄主衬底组件。施主-寄主衬底中的载体层的厚度被抛光(例如，CMP)和/或用湿法或干法(例如，等离子体)蚀刻工艺蚀刻。可以采用已知合适于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知合适于减薄半导体的CMP浆料。同样，也可以采用已知合适于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在以上之前，沿着基本上平行于中间层的断裂平面来解理(cleave)载体层。可以利用解理或断裂工艺来去除作为大块物质的载体层的相当大的部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶圆级断裂的任何毯式注入(blanket implant)来解理掉100-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层内期望断裂平面的均匀目标深度。在这种解理工艺之后，然后，可以对施主-寄主衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
接下来，检测中间层的暴露。检测用于识别在施主衬底的背侧表面已经前进到接近器件层时的点。可以实践已知合适于检测用于载体层和中间层的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在执行抛光或蚀刻期间检测施主衬底的背侧表面的光吸收或发射的改变。在一些其他实施例中，终点标准与在施主衬底背侧表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层与中间层的不同成分的函数而改变。在其他实施例中，终点标准与抛光或蚀刻施主衬底的背侧表面的副产物中的物质的质量的改变相关联。例如，处理的副产品可以通过四极质量分析器进行采样，并且物质质量的改变可以与载体层和中间层的不同成分相关。在另一示例性实施例中，终点标准与施主衬底的背侧表面和与施主衬底的背侧表面接触的抛光表面之间的摩擦力的改变相关联。
在去除工艺相对于中间层对载体层具有选择性的情况下，中间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与中间层之间的蚀刻速率差异(δ)来减轻。如果研磨、抛光、和/或蚀刻操作以充分低于去除载体层的速率的速率去除中间层，则检测甚至可以被跳过。如果不采用终点标准，则如果中间层的厚度足以用于蚀刻的选择性，则预定固定持续时间的研磨、抛光、和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率：中间层蚀刻速率是3:1-10:1或更大。
在暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层中的一个或多个组分层。例如，可以通过抛光均匀地去除的中间层的厚度。替代地，可以用掩模或毯式蚀刻工艺去除中间层的厚度。该工艺可以采用与用于减薄载体相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止部的情况下，后一操作可以采用不同的抛光或蚀刻工艺，该不同的抛光或蚀刻工艺相比于器件层的去除更有利于中间层的去除。在要去除小于几百纳米的中间层的厚度的情况下，去除工艺可以相对较慢，可以针对整个晶圆的均匀性被优化，并且可以比用于去除载体层的控制更精确。所采用的CMP工艺可以例如采用浆料，该浆料在半导体(例如，硅)与围绕器件层并且嵌入在中间层内的电介质材料(例如，SiO)(例如，作为相邻器件区域之间的电隔离)之间提供非常高的选择性(例如，100：1-300：1或更高)。
对于通过完全去除中间层而显露器件层的实施例，可以在器件层的暴露背侧或其中的特定器件区域上开始背侧处理。在一些实施例中，背侧器件层处理包括穿过设置在中间层与先前在器件层中制造的器件区域(例如，源极或漏极区域)之间的器件层的厚度的进一步抛光、或湿法/干法蚀刻。
在一些实施例中，其中用湿法和/或等离子体蚀刻使载体层、中间层或器件层背侧凹陷，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其赋予器件层背侧表面显著的非平面性或形貌。如下文进一步所述，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨越器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用中间层的至少部分厚度作为用于背侧器件层图案化的硬掩模。因此，掩模蚀刻工艺可以在对应的掩模器件层蚀刻之前。
上文描述的处理方案可以产生施主-寄主衬底组件，该施主-寄主衬底组件包括IC器件，该IC器件具有中间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区域的背侧、和/或显露的正侧金属化。然后在下游处理期间，可以对这些显露区域域中的任何区域执行附加的背侧处理。
根据本公开内容的一个或多个实施例，为了实现对分区源极或漏极触点结构的背侧接入，可以在晶圆级实践双侧器件处理方案。在一些示例性实施例中，可以处理大的合规衬底(例如，300或450mm直径)晶圆。在示例性处理方案中，提供了包括器件层的施主衬底。在一些实施例中，器件层是IC器件所采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)的晶体管器件中，沟道半导体由半导体器件层形成。作为另一示例，对于诸如光电二极管的光学器件，漂移和/或增益半导体由器件层形成。该器件层也可以用于IC器件的无源结构中。例如，光波导可以采用从器件层图案化的半导体。
在一些实施例中，施主衬底包括材料层的堆叠体。这样的材料堆叠体可以促进包括器件层但是缺少施主衬底的其他层的IC器件层级(stratum)的后续形成。在示例性实施例中，施主衬底包括通过一个或多个中间材料层与器件层分离的载体层。载体层在器件层的正侧处理期间提供机械支撑。载体还可以提供半导体器件层中的结晶度的基础。(一个或多个)中间层可以促进载体层的去除和/或器件层背侧的显露。
然后执行正侧制造操作，以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的正侧处理技术来形成任何已知的IC器件，并且在本文其他部分进一步描述示例性实施例。然后将施主衬底的正侧接合到寄主衬底，以形成器件-寄主组件。寄主衬底在器件层的背侧处理期间提供正侧机械支撑。寄主衬底还可能需要集成电路，在施主衬底上制造的IC器件与该集成电路互连。对于这样的实施例，寄主衬底和施主衬底的接合可能还需要通过混合(电介质/金属)键合形成3D互连结构。可以采用任何已知的寄主衬底和晶圆级接合技术。
工艺流程继续，其中通过去除载体层的至少一部分来显露器件层级的背侧。在一些另外的实施例中，在显露操作期间，还可以去除沉积在器件层上方的任何中间层和/或正侧材料的部分。如本文在一些示例性实施例的上下文中的其他部分所述，(一个或多个)中间层可以促进器件层级背侧的高度均匀暴露，例如用作在晶圆级背侧显露工艺中采用的蚀刻标记或蚀刻停止部中的一个或多个。处理从背侧暴露的器件层级表面以形成双侧器件层级。然后，可以用一种或多种非原生材料替换与器件区域界面连接的原生材料，例如施主衬底的那些材料中的任何一种。例如，半导体器件层或中间层的部分可以用一种或多种其他半导体、金属或电介质材料替换。在一些另外的实施例中，也可以替换在显露操作期间去除的正侧材料的部分。例如，在正侧器件制造期间形成的电介质间隔体、栅极堆叠体或触点金属化的部分可以在正侧器件的背侧去处理/再处理期间被一个或多个其他半导体、金属或电介质材料替换。在另外其他实施例中，第二器件层级或金属中介层键合到显露背侧。
上述工艺流程提供了器件层级-寄主衬底组件。然后可以进一步处理器件层级-寄主组件。例如，可以采用任何已知的技术来单切和封装器件层级-寄主衬底组件。在寄主衬底是完全牺牲性的情况下，器件层级-寄主衬底的封装可能需要将寄主衬底与器件层级分离。在寄主衬底不完全是牺牲性的情况下(例如，在寄主衬底还包括器件层级的情况下)，可以在以上工艺流程的后续重复期间将器件层级-寄主组件输出反馈作为寄主衬底输入。因此，上述方法的重复可以形成任意数量的双侧器件层级的晶圆级组装，例如，每层级的厚度仅为几十或几百纳米。在一些实施例中，并且如本文其他部分进一步描述的，对器件层级内的一个或多个器件单元进行电测试，例如作为双侧器件层级的晶圆级组装的制造中的成品率控制点。在一些实施例中，电测试需要背侧器件探测。
图4A-4H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的平面图。图5A-5H示出了根据一些实施例的利用双侧器件处理方法处理的衬底的截面图。
如图4A和图5A所示，施主衬底401包括在正侧晶圆表面上方任意空间布局中的多个IC管芯411。可以按照形成任何器件结构的任何技术执行IC管芯411的正侧处理。在示例性实施例中，管芯411包括器件层415内的一个或多个半导体区域。中间层410将器件层415与载体层405分离。在示例性实施例中，中间层410与载体层405和器件层415两者直接接触。替代地，一个或多个间隔体层可以设置在中间层410与器件层415和/或载体层405之间。施主衬底401还可以包括其他层，例如，设置在器件层415上方和/或载体层405下方的其他层。
器件层415可以包括已知适合于特定IC器件(例如但不限于晶体管、二极管和电阻器)的任何器件材料成分的一个或多个层。在一些示例性实施例中，器件层415包括一个或多个IV族(即IUPAC第14族)半导体材料层(例如Si、Ge、SiGe)、III-V族半导体材料层(例如GaAs、InGaAs、InAs、InP)或III-N族半导体材料层(例如GaN、AlGaN、InGaN)。器件层415还可以包括一个或多个半导体过渡金属二硫属化物(TMD或TMDC)层。在其他实施方式中，器件层415包括一个或多个石墨烯层，或具有半导体特性的石墨烯材料层。在另外其他实施例中，器件层415包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC第4-10族)或后过渡金属(例如，IUPAC第11-14族)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低氧化物(A2O)、一氧化物(AO)、二氧化物(AO2)、三氧化物(ABO3)及其混合物。在其他实施例中，器件层415包括一个或多个磁性、铁磁、铁电材料层。例如，器件层415可以包括已知适合于隧穿结器件(例如但不限于磁隧穿结(MTJ)器件)的任何材料的一个或多个层。
在一些实施例中，器件层415基本上是单晶的。尽管是单晶，但是仍然可能存在大量的晶体缺陷。在其他实施例中，器件层415是非晶的或纳米晶的。器件层415可以是任何厚度(例如，图5A中的z维度)。在一些示例性实施例中，器件层415具有大于由管芯411用作构建在器件层415上和/或嵌入器件层415中而不需要延伸穿过器件层415的整个厚度的管芯411的功能半导体区域的至少一些半导体区域的z厚度的厚度。在一些实施例中，管芯411的半导体区域仅被设置在器件层415的顶侧厚度内，该顶侧厚度在图5A中由虚线412划界。例如，管芯411的半导体区域可以具有200-300nm或更小的z厚度，而器件层可以具有700-1000nm或更大的z厚度。这样，大约600nm的器件层厚度可以将管芯411的半导体区域与中间层410分离。
载体层405可以具有与器件层415相同的材料成分，或者可以具有与器件层415不同的材料成分。对于载体层405和器件层415具有相同成分的实施例，这两层可以通过它们相对于中间层410的位置来标识。在器件层415是晶体IV族、III-V族或III-N族半导体的一些实施例中，载体层405是与器件层415相同的晶体IV族、III-V族或III-N族半导体。在器件层415是晶体IV族、III-V族或III-N族半导体的替代实施例中，载体层405是与器件层415不同的晶体IV族、III-V族或III-N族半导体。在另外其他实施例中，载体层405可以包括或者可以是器件层415转移到或者生长在其上的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)、聚合物片、或构建或层压到结构支撑体中的任何(一种或多种)材料，该结构支撑体已知在IC器件处理期间适合作为载体。载体层405可以是根据载体材料特性和衬底直径的任何厚度(例如，图5A中的z维度)。例如，在载体层405是大规格(例如，300-450mm)半导体衬底的情况下，载体层厚度可以是700-1000μm或更大。
在一些实施例中，一个或多个中间层410设置在载体层405与器件层415之间。在一些示例性实施例中，中间层410在成分上不同于载体层405，使得中间层410可以用作在后续去除载体层405期间可检测的标记。在一些这样的实施例中，中间层410具有这样的成分，即，当暴露于载体层405的蚀刻剂时，该成分将以比载体层405显著更慢的速率蚀刻(即，中间层410用作载体层蚀刻工艺的蚀刻停止部)。在另外的实施例中，中间层410具有与器件层415的成分不同的成分。例如，中间层410可以是金属、半导体或电介质材料。
在载体层405和器件层415中的至少一个是晶体半导体的一些示例性实施例中，中间层410也是晶体半导体层。中间层410还可以具有与载体层405和/或器件层415相同的结晶度和晶体取向。相对于中间层410是需要将中间层410键合(例如，热压键合)到中间层410和/或载体层405的材料的替代实施例，此类实施例可以具有降低施主衬底成本的优点。
对于中间层410是半导体的实施例，主要半导体晶格元素、合金成分或杂质浓度中的一个或多个可以至少在载体层405与中间层410之间变化。在至少载体层405是IV族半导体的一些实施例中，中间层410也可以是IV族半导体，但是是不同的IV族元素或合金和/或掺杂有杂质水平与载体层405的不同的杂质物质。例如，中间层410可以是在硅载体上外延生长的硅锗合金。对于这样的实施例，赝晶中间层可以异质外延生长到低于临界厚度的任何厚度。替代地，中间层410可以是厚度大于临界厚度的弛豫缓冲层。
在至少载体层405是III-V族半导体的其他实施例中，中间层410也可以是III-V族半导体，但是是不同的III-V族合金和/或掺杂有杂质水平与载体层405的不同的杂质物质。例如，中间层410可以是在GaAs载体上外延生长的AlGaAs合金。在载体层405和器件层415都是晶体半导体的一些其他实施例中，中间层410也是晶体半导体层，其还可以具有与载体层405和/或器件层415相同的结晶度和晶体取向。
在载体层405和中间层410两者是相同或不同主要半导体晶格元素的实施例中，杂质掺杂剂可以区分载体与中间层。例如，中间层410和载体层405都可以是硅晶体，其中中间层410没有存在于载体层405中的杂质，或者掺杂有不存在于载体层405中的杂质，或者掺杂到与存在于载体层405中的杂质不同的水平。杂质差异可以在载体与中间层之间赋予蚀刻选择性，或者仅仅引入可检测的物质。
中间层410可以掺杂有电活性的杂质(即，使其成为n型或p型半导体)或不掺杂，因为杂质可以在随后的载体去除期间提供用于检测中间层410的任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如B)、IV族元素(例如P)。任何其他元素可以用作非电活性物质。中间层410内的杂质掺杂剂浓度仅需与载体层405的杂质掺杂剂浓度相差足以用于检测的量，该量可以根据检测技术和检测器灵敏度预先确定。
如本文其他部分进一部描述的，中间层410可以具有不同于器件层415的成分。在一些这样的实施例中，中间层410可以具有与器件层415的带隙不同的带隙。例如，中间层410可以具有比器件层415更宽的带隙。
在中间层410包括电介质材料的实施例中，电介质材料可以是无机材料(例如SiO、SiN、SiON、SiOC、氢硅倍半氧烷、甲基硅倍半氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，中间层410可以形成为嵌入层(例如，通过将氧注入到硅器件和/或载体层中的SiOx)。电介质中间层的其他实施例可能需要将载体层405键合(例如，热压键合)到器件层415。例如，在施主衬底401是氧化物上半导体(SOI)衬底的情况下，可以氧化载体层405和器件层415之一或两者并且将它们键合在一起以形成SiO中间层410。对于其他无机或有机电介质材料，可以采用类似的键合技术。
在一些其他实施例中，中间层410包括在层内横向间隔开的两种或更多种材料。两种或更多种材料可以包括电介质与半导体、电介质与金属、半导体与金属、电介质与金属、两种不同电介质、两种不同半导体或两种不同金属。在这样的中间层内，第一材料可以围绕第二材料的岛，所述岛延伸穿过中间层的厚度。例如，中间层可以包括围绕半导体的岛的场隔离电介质，所述岛延伸穿过中间层的厚度。半导体可以在图案化的电介质的开口内外延生长，或者电介质材料可以沉积在图案化的半导体的开口内。
在一些示例性实施例中，半导体特征，例如鳍状物或台面，被蚀刻到半导体器件层的正侧表面中。围绕这些特征的沟槽随后可以用隔离电介质回填，例如在任何已知的浅沟槽隔离(STI)工艺之后。可以采用一个或多个半导体特征或隔离电介质来终止背侧载体去除工艺，例如作为背侧显露蚀刻停止部。在一些实施例中，沟槽隔离电介质的显露可以停止、显著地延迟、或引起用于终止背侧载体抛光的可检测信号。例如，在暴露围绕包括器件层的半导体特征的沟槽隔离电介质的(底部)表面时，采用具有高选择性的浆料的载体半导体的CMP抛光可能显著减慢，该高选择性相对于去除隔离电介质(例如SiO)更有利于去除载体半导体(例如Si)。因为器件层设置在中间层的正侧上，所以器件层不需要直接暴露于背侧显露工艺。
值得注意的是，对于中间层包括半导体和电介质两者的实施例，中间层厚度可以显著大于与中间层和载体的晶格失配相关联的临界厚度。鉴于临界厚度以下的中间层可能厚度不足以适应晶圆级背侧显露工艺的不均匀性，具有较大厚度的实施例可以有利地增加背侧显露工艺窗口。具有针孔电介质的实施例可以另外促进载体层和器件层的后续分离，以及提高器件层内的晶体质量。
在包括半导体和电介质的中间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，硅外延器件层通过设置在硅载体层上方的针孔电介质生长。
继续图4A和图5A的描述，中间层410也可以是金属。对于这样的实施例，金属可以是已知适合于键合到载体层405或器件层415的任何成分。例如，载体层405和器件层415中的任一个或两者可以用金属(例如但不限于Au或Pt)来涂保护层(finished)，并且随后被键合在一起，例如以形成Au或Pt中间层410。这种金属也可以是中间层的一部分，该中间层还包括围绕金属特征的图案化电介质。
中间层410可以是任何厚度(例如，图5A中的z高度)。中间层应该足够厚，以确保在暴露器件区域和/或器件层415之前可以可靠地终止载体去除操作。中间层410的示例性厚度范围从几百纳米到几微米，并且可以根据例如要去除的载体材料的量、载体去除工艺的均匀性和载体去除工艺的选择性而变化。对于中间层具有与载体层405相同的结晶度和晶体取向的实施例，载体层厚度可以被减小中间层410的厚度。即，中间层410可以是700-1000μm厚的IV族晶体半导体衬底的顶部部分，该IV族晶体半导体衬底也用作载体层。在赝晶异质外延实施例中，中间层厚度可以被限制到临界厚度。对于采用纵横比捕获(ART)或另一种完全弛豫缓冲架构的异质外延中间层实施例，中间层可以具有任何厚度。
如图4B和图5B进一步所示，施主衬底401可以接合到寄主衬底402，以形成施主-寄主衬底组件403。在一些示例性实施例中，施主衬底401的正侧表面接合到寄主衬底402的表面，使得器件层415靠近寄主衬底402，并且载体层405远离寄主衬底402。寄主衬底402可以是已知适合于接合到器件层415和/或在器件层415上方制造的正侧堆叠体的任何衬底。在一些实施例中，寄主衬底402包括一个或多个附加器件层级。例如，寄主衬底402还可以包括一个或多个器件层(未示出)。寄主衬底402可以包括集成电路，在寄主衬底402的器件层中制造的IC器件与该集成电路互连，在这种情况下，器件层415与寄主衬底402的接合可能还需要通过晶圆级键合形成3D互连结构。
虽然图5B没有详细示出，但是在器件层415与寄主衬底402之间可以存在任何数量的正侧层，例如互连金属化级和层间电介质(ILD)层。可以采用任何技术来接合寄主衬底402和施主衬底401。在本文其他部分进一步描述的一些示例性实施例中，施主衬底401与寄主衬底402的接合通过金属-金属、氧化物-氧化物或混合(金属/氧化物-金属/氧化物)热压键合。
在寄主衬底402面向在与载体层405相对的一侧上的器件层415的情况下，如图4C和图5C进一步所示，可以去除载体层405的至少一部分。在去除整个载体层405的情况下，施主-寄主衬底组件403保持高度均匀的厚度，具有平坦的背侧和正侧表面。替代体，可以掩蔽载体层405，并且中间层410仅在未掩蔽的子区域中暴露，以形成非平面背侧表面。在图4C和图5C所示的示例性实施例中，从施主-寄主衬底组件403的整个背侧表面去除载体层405。载体层405可以通过例如解理、研磨和/或抛光(例如化学机械抛光)和/或湿法化学蚀刻和/或等离子蚀刻穿过载体层的厚度而被去除，以暴露中间层410。可以采用一个或多个操作来去除载体层405。有利地，可以基于对中间层410的暴露敏感的持续时间或终点信号来终止(一个或多个)去除操作。
在另外的实施例中，例如如图4D和图5D所示，也至少部分地蚀刻中间层410以暴露器件层415的背侧。中间层410的至少一部分可以在其用作载体层蚀刻停止部和/或载体层蚀刻终点触发部之后被去除。在去除整个中间层410的情况下，施主-寄主衬底组件403维持高度均匀的器件层厚度，其中由中间层提供的平坦背侧和正侧表面比载体层薄得多。替代地，可以掩蔽中间层410，并且仅在未被掩蔽的子区域中暴露器件层415，从而形成非平坦的背侧表面。在图4D和图5D所示的示例性实施例中，从施主-寄主衬底组件403的整个背侧表面去除中间层410。可以这样去除中间层410，例如，通过抛光(例如，化学机械抛光)、和/或毯式湿法化学蚀刻、和/或毯式等离子体蚀刻穿过中间层的厚度，以暴露器件层415。可以采用一个或多个操作来去除中间层410。有利地，可以基于对器件层415的暴露敏感的持续时间或终点信号来终止(一个或多个)去除操作。
在一些另外的实施例中，例如如图4E和图5E所示，部分蚀刻器件层415，以暴露先前在正侧处理期间形成的器件结构的背侧。在器件层415用于制造一个或多个器件半导体区域和/或其用作中间层蚀刻停止部或终点触发部之后，可以去除器件层415的至少一部分。在器件层415在整个衬底区域上方被减薄的情况下，施主-寄主衬底组件403保持高度均匀减小的厚度，并且具有平坦的背表面和正表面。替代地，可以掩蔽器件层415，并且仅在未被掩蔽的子区域中选择性地显露器件结构(例如，器件半导体区域)，从而形成非平坦的背侧表面。在图4E和图5E所示的示例性实施例中，器件层415在施主-寄主衬底组件403的整个背侧表面上方被减薄。例如，可以通过抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻穿过器件层的厚度来减薄器件层415，以暴露一个或多个器件半导体区域和/或先前在正侧处理期间形成一个或多个的其他器件结构(例如，正侧器件端子触点金属化、间隔体电介质等)。可以采用一个或多个操作来减薄器件层415。有利地，可以基于对器件层415内的图案化特征的暴露敏感的持续时间或终点信号来终止器件层减薄。例如，在正侧处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，可以在暴露隔离电介质材料时终止器件层415的背侧减薄。
非原生材料层可以沉积在中间层的背侧表面、器件层和/或器件层415内的特定器件区域上方，和/或沉积在一个或多个其他器件结构(例如，正侧器件端子触点金属化、间隔体电介质等)上方。从背侧暴露(显露)的一种或多种材料可以覆盖有非原生材料层或用这个材料替换。在图4F和图5F所示的一些实施例中，非原生材料层420沉积在器件层415上。非原生材料层420可以是具有与被去除以显露器件层级的背侧的材料的成分和/或微结构不同的成分和/或微结构的任何材料。例如，在去除中间层410以暴露器件层415的情况下，非原生材料层420可以是与中间层410的成分或微结构不同的另一半导体。在器件层415是III-N族半导体的一些这样的实施例中，非原生材料层420也可以是在III-N族器件区域的显露的背侧表面上再生长的相同或不同成分的III-N族半导体。该材料可以从显露的III-N族器件区域外延地再生长，例如，以具有比去除的材料的晶体质量更好的晶体质量，和/或在器件层内和/或器件层内的器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的垂直(例如，z维度)堆叠体。
在器件层415是III-V族半导体的一些其他实施例中，非原生材料层420也可以是在III-V族器件区域的显露的背侧表面上再生长的相同或不同成分的III-V族半导体。该材料可以从显露的III-V族器件区域外延地再生长，例如，以具有比去除的材料的晶体质量相对更好的晶体质量，和/或在器件层内或器件层内的特定器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的垂直堆叠体。
在器件层415是IV族半导体的一些其他实施例中，非原生材料层420也可以是在IV族器件区域的显露的背侧表面上再生长的相同或不同成分的IV族半导体。该材料可以从显露的IV族器件区域外延地再生长，例如，以具有比去除的材料的晶体质量相对更好的晶体质量，和/或在器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的堆叠体。
在一些其他实施例中，非原生材料层420是电介质材料，例如但不限于SiO、SiON、SiOC、氢硅倍半氧烷、甲基硅倍半氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用于电隔离各种器件结构，例如半导体器件区域，各种器件结构可以在施主衬底401的正侧处理期间预先形成。
在一些其他实施例中，非原生材料层420是导电材料，例如已知适合于接触从背侧显露的器件区域的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层420是适合于接触从背侧显露的器件区域(例如，晶体管源极或漏极区域)的金属化部。在实施例中，可以形成金属间触点例如NixSiy、TixSiy、Ni:Si:Pt、TiSi、CoSi等。另外，可以使用注入物(例如，P、Ge、B等)来实现鲁棒的触点。
在一些实施例中，非原生材料层420是材料的堆叠体，例如包括栅极电介质层和栅极电极层两者的FET栅极堆叠体。作为一个示例，非原生材料层420可以是适合于接触从背侧显露的半导体器件区域(例如，晶体管沟道区域)的栅极电介质堆叠体。描述为用于器件层415的选项的任何其他材料也可以沉积在器件层415的背侧上方和/或形成在器件层415内的器件区域上方。例如，非原生材料层420可以是上述氧化物半导体、TMDC或隧穿材料中的任何一种，其可以沉积在背侧上，例如以递增地制造垂直堆叠的器件层级。
背侧晶圆级处理可以以任何已知的适合于正侧处理的方式继续。例如，可以使用任何已知的光刻和蚀刻技术将非原生材料层420图案化为有源器件区域、器件隔离区域、器件触点金属化或器件互连。背侧晶圆级处理还可以制造将不同器件的端子耦接到IC中的一个或多个互连金属化级。在本文其他部分进一步描述的一些实施例中，可以采用背侧处理将电源总线互连到IC内的各种器件端子。
在一些实施例中，背侧处理包括键合到次级寄主衬底。这种键合可以采用任何层转移工艺来将背侧(例如，非原生)材料层接合到另一衬底。在这种接合之后，可以去除之前的寄主衬底作为牺牲施主以重新暴露器件层的正侧堆叠体和/或正侧。这样的实施例可以使得能够重复地进行器件层级的侧面对侧面的层压，其中第一器件层用作组件的核心。在图4G和图5G中所示的一些实施例中，接合到非原生材料层420的次级寄主衬底440在去除寄主衬底402时至少提供机械支撑。
可以采用任何键合，例如但不限于热压键合，以将次级寄主衬底440接合到非原生材料层420。在一些实施例中，次级寄主衬底440的表面层和非原生材料层420两者是热压键合的连续电介质层(例如，SiO)。在一些其他实施例中，次级寄主衬底440的表面层和非原生材料层420两者包括热压键合的金属层(例如，Au、Pt等)。在其他实施例中，次级寄主衬底440的表面层和非原生材料层420中的至少一个被图案化，包括经图案化的金属表面(即，迹线)和周围电介质(例如，隔离)两者，它们被热压键合以形成混合(例如，金属/氧化物)接合部。对于这样的些实施例，在键合工艺期间，对准(例如，光学地)次级寄主衬底440和经图案化的非原生材料层420中的结构特征。在一些实施例中，非原生材料层420包括耦接到在器件层415中制造的晶体管的端子的一个或多个导电背侧迹线。导电背侧迹线可以例如键合到次级寄主衬底440上的金属化部。
器件层级的键合可以在完成器件层的正侧处理之前或之后从器件层的正侧和/或背侧进行。可以在基本完成器件(例如晶体管)的正侧制造之后执行背侧键合工艺。替代地，可以在完成器件(例如，晶体管)的正侧制造之前执行背侧键合工艺，在这种情况下，器件层的正侧可以在背侧键合工艺之后接受附加的处理。如图4H和图5H中进一步所示，例如，正侧处理包括去除寄主衬底402(作为第二施主衬底)以重新暴露器件层415的正侧。此时，施主-寄主衬底组件403包括通过非原生材料层420接合到器件层415的次级寄主440。
在另一方面中，上面结合图1A-1E和/或图2描述的集成电路结构可以与其他背侧显露的集成电路结构共同集成，例如由自对准栅极端部帽盖(SAGE)结构分离的相邻半导体结构或器件。特定实施例可以涉及在SAGE架构中集成多宽度(多Wsi)纳米线和纳米带，并且通过SAGE壁分离。在实施例中，在前端工艺流程的SAGE架构部分中将纳米线/纳米带与多Wsi集成。这种工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能。相关联的外延源极或漏极区域可以被嵌入(例如，纳米线的部分被去除，并且然后执行源极或漏极(S/D)生长)。
为了提供进一步的上下文，自对准栅极端部帽盖(SAGE)架构的优点可以包括实现更高的布局密度，并且特别地，缩小扩散至扩散间隔。为了提供说明性比较，图6示出了根据本公开内容的实施例的穿过用于非端部帽盖架构的纳米线和鳍状物截取的截面图。图7示出了根据本公开内容的实施例的穿过用于自对准栅极端部帽盖(SAGE)架构的纳米线和鳍状物截取的截面图。
参考图6，集成电路结构600包括衬底602，衬底602具有在横向围绕鳍状物604的下部部分的隔离结构608之上从其突出一定量606的鳍状物604。鳍状物的上部部分可以包括局部隔离结构622和生长增强层620，如图所示。对应的纳米线605在鳍状物604上方。可以在集成电路结构600上方形成栅极结构以制造器件。然而，可以通过增加鳍状物604/纳米线605对之间的间隔来适应这种栅极结构中的中断。
参考图6，在实施例中，在栅极形成之后，结构600的下部部分可以被平坦化和/或蚀刻到水平面634，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背侧表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背侧(底部)触点。还应当理解，平坦化和/或蚀刻可以进行到其他水平面，例如630或632。
相比之下，参考图7，集成电路结构750包括衬底752，衬底752具有在横向围绕鳍状物754的下部部分的隔离结构758之上从其突出一定量756的鳍状物754。鳍状物的上部部分可以包括局部隔离结构772和生长增强层770，如图所示。对应的纳米线755在鳍状物754上方。隔离SAGE壁760(如图所示，其可以包括其上的硬掩模)被包括在隔离结构758内和相邻的鳍状物754/纳米线755对之间。隔离SAGE壁760和最近的鳍状物754/纳米线755对之间的距离限定了栅极端部帽盖间隔762。栅极结构可以形成在集成电路结构750上方，在隔离SAGE壁之间以制造器件。在这种栅极结构中的中断是由隔离SAGE壁造成的。由于隔离SAGE壁760是自对准的，因此可以使来自常规方法的限制降到最低，以使得扩散至扩散间隔能够更为积极。此外，由于栅极结构在所有位置处都包括中断，因此各个栅极结构部分可以通过形成在隔离SAGE壁760上方的局部互连来层连接。在实施例中，如图所示，隔离SAGE壁760各自包括下部电介质电部分和下部电介质部分上的电介质帽盖。
参考图7，在实施例中，在栅极形成之后，结构700的下部部分可以被平坦化和/或蚀刻到水平面784，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背侧表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背侧(底部)触点。还应当理解，平坦化和/或蚀刻可以进行到其他水平面，例如780或782。
自对准栅极端部帽盖(SAGE)处理方案涉及形成自对准到鳍状物的栅极/沟槽触点端部帽盖，而不需要额外的长度来解决掩模未对准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文描述的实施例可以涉及栅极端部帽盖隔离结构的制造，栅极端部帽盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端部帽盖(SAGE)壁。
在实施例中，如通篇所述，自对准栅极端部帽盖(SAGE)隔离结构可以由合适于最终将永久栅极结构的部分彼此电隔离或对该隔离有贡献的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料组合包括多层堆叠体，所述多层堆叠体具有下部部分二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上方部分更高介电常数材料(例如，氧化铪)。
应当理解，上面结合图1A-1E和/或图2描述的集成电路结构可以与其他背侧显露的集成电路结构(例如基于纳米线或纳米带的器件)共同集成。另外或替代地，可以使用结合图1A-1E和/或图2描述的工艺来制造其他集成电路结构。为了突出显示具有三个垂直布置的纳米线的示例性集成电路结构，图8A示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。图8B示出了图8A的基于纳米线的集成电路结构沿a-a’轴截取的截面源极或漏极图。图8C示出了图8A的基于纳米线的集成电路结构沿b-b’轴截取的截面沟道图。
参考图8A，集成电路结构800包括在衬底802之上的一个或多个垂直堆叠的纳米线(804组)。在实施例中，如图所示，局部隔离结构802C、生长增强层802B和下部衬底部分802A被包括在衬底802中，如图所示。为了说明性目的，为了强调纳米线部分，没有示出在最底部纳米线下方并且从衬底802形成的可选鳍状物。本文的实施例涉及单线器件和多线器件两者。例如，为了说明性目的，示出了具有纳米线804A、804B和804C的三个基于纳米线的器件。为了方便描述，纳米线804A被用作示例，其中描述集中于纳米线中的一个。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以具有对于纳米线中的每一个纳米线相同或基本上相同的属性。
纳米线804中的每一个都包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周边(Pc)。参考图8A和图8C两者，栅极电极堆叠体808围绕沟道区域806中的每个沟道的整个周边(Pc)。栅极电极堆叠体808包括栅极电极、以及在沟道区域806与栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为沟道区域完全被栅极电极堆叠体808围绕，而没有任何中间材料(例如下覆衬底材料或上覆沟道制造材料)。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806也是相对彼此分立的。
参考图8A和图8B两者，集成电路结构800包括一对非分立源极或漏极区域810/812。该对非分立源极或漏极区域810/812在多个垂直堆叠的纳米线804的沟道区域806的任一侧上。此外，该对非分立源极或漏极区域810/812邻接多个垂直堆叠的纳米线804的沟道区域806。在未示出的一个这样的实施例中，该对非分立源极或漏极区域810/812直接垂直邻接沟道区域806，因为外延生长在延伸超过沟道区域806的纳米线部分上并且在延伸超过沟道区域806的纳米线部分之间，其中纳米线端部被示为在源极或漏极结构内。在另一实施例中，如图8A中所示，该对非分立源极或漏极区域810/812间接垂直邻接沟道区域806，因为它们形成在纳米线的端部处而非在纳米线之间。
在实施例中，如图所示，源极或漏极区域810/812是非分立的，因为对于纳米线804的每个沟道区域806不存在单独的且分立的源极或漏极区域。因此，在具有多个纳米线804的实施例中，与对于每个纳米线是分立的相反，纳米线的源极或漏极区域810/812是全局的或统一的源极或漏极区域。即，在单个统一特征用作多个(在这种情况下，3个)纳米线804的源极或漏极区域，并且更具体地，用作多于一个的分立沟道区域806的源极或漏极区域的意义上，非分立源极或漏极区域810/812是全局的。在一个实施例中，从与分立沟道区域806的长度正交的截面角度，该对非分立源极或漏极区域810/812中的每一个在形状上都近似为矩形，该矩形具有底部锥形部分和顶部顶点部分，如图8B所示。然而，在其他实施例中，纳米线的源极或漏极区域810/812是相对较大的但是分立的非垂直合并的外延结构，例如小凸块。
根据本公开内容的实施例，如图8A和图8B中所示，集成电路结构800还包括一对触点814，每个触点814都在该对非分立源极或漏极区域810/812中的一个上。在一个这样的实施例中，在垂直的意义上，每个触点814都完全围绕相应的非分立源极或漏极区域810/812。在另一方面中，非分立源极或漏极区域810/812的整个周边可能不能被接入以用于与触点814接触，并且触点814因此仅部分地围绕非分立源极或漏极区域810/812，如图8B中所示。在未示出的对比实施例中，如沿a-a’轴所截取的那样，非分立源极或漏极区域810/812的整个周边被触点814围绕。
再次参考图8A，在实施例中，集成电路结构800还包括一对间隔体816。如图所示，该对间隔体816的外部部分可以与非分立源极或漏极区域810/812的部分重叠，从而在该对间隔体816之下提供非分立源极或漏极区域810/812的“嵌入”部分。还如图所示，非分立源极或漏极区域810/812的嵌入部分可以不在该对间隔体816的整体之下延伸。
衬底802可以由合适于集成电路结构制造的材料构成。在一个实施例中，衬底802包括由单晶材料构成的下部体衬底，所述单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或III-V族化合物半导体材料。上部绝缘体层在下部体衬底上，上部绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。因此，结构800可以由起始绝缘体上半导体衬底制造。替代地，结构800直接由体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述上部绝缘体层。在另一替代的实施例中，衬底800直接由体衬底形成，并且使用掺杂来在其上形成电隔离有源区域(例如纳米线)。在一个这样的实施例中，第一纳米线(即，靠近衬底)是omega-FET型结构的形式。
在实施例中，纳米线804的尺寸可以被确定为线或带，如下文所述，并且纳米线804可以具有方形或圆形的拐角。在实施例中，纳米线804由例如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下文所述，也可以考虑其他取向。在实施例中，从截面角度来看，纳米线804的尺寸是纳米级的。例如，在具体实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，纳米线804由应变材料构成，特别由在沟道区806中的应变材料构成。
参考图8C，在实施例中，沟道区域806中的每个都具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大约相同。即，在两种情况下，沟道区域806的截面轮廓是方形的，或者如果是圆角，则沟道区域806的截面轮廓是圆形的。在另一方面中，沟道区域的宽度和高度不需要相同，例如，如本文通篇所述的纳米带的情况。
再次参考图8A、8B和8C，在实施例中，结构800的下部部分可以被平坦化和/或蚀刻到水平面899，以便留下包括栅极结构和外延源极或漏极结构的暴露的底表面的背侧表面。应当理解，可以在外延源极或漏极结构的暴露的底表面上形成背侧(底部)触点。
在实施例中，如通篇所述，集成电路结构包括非平面器件，例如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅极结构，以及finFET或三栅极结构与对应的一个或多个上覆纳米线结构之间的隔离结构。在一些实施例中，保留finFET或三栅极结构。在其他实施例中，finFET或三栅极结构可以最终在衬底去除工艺中被去除。
本文公开的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围的电子设备中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦接。例如，处理器可以由一个或多个总线耦接到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
图9示出了根据本公开内容的实施例的一个实施方式的计算设备900。计算设备900容纳板902。板902可以包括若干部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电气耦接到板902。在一些实施方式中，至少一个通信芯片906也物理和电气耦接到板902。在另外的实施方式中，通信芯片906是处理器904的部分。
取决于其应用，计算设备900可以包括可以或可以不物理和电气耦接到板902的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信芯片906能够实现用于向和从计算设备900传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片906可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他的较长距离无线通信。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片906也包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的集成电路结构。
在另外的实施方式中，容纳在计算设备900内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的集成电路结构。
在各种实施方式中，计算设备900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，计算设备900可以是处理数据的任何其他电子设备。
图10示出了包括本公开内容的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004例如可以是存储器模块、计算机主板或另一集成电路管芯。一般地，中介层1000的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，中介层1000可以将集成电路管芯耦接到球栅阵列(BGA)1006，球栅阵列1006随后可以耦接到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到中介层1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到中介层1000的同一侧。并且在另外的实施例中，利用中介层1000互连三个或更多衬底。
中介层1000可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，中介层1000可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其他III-V族和IV族材料。
中介层1000可以包括金属互连1008和过孔1010，包括但不限于穿硅过孔(TSV)1012。中介层1000还可以包括嵌入式器件1014，包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在中介层1000上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开内容的实施例，本文公开的装置或工艺可以用于中介层1000的制造中或用于中介层1000中包括的部件的制造中。
因此，本公开内容的实施例包括具有背侧自对准导电穿通触点的集成电路结构，以及制造具有背侧自对准导电穿通触点的集成电路结构的方法。
以上对本公开内容的实施例的所示实施方式的描述(包括摘要中所描述的内容)，不是旨在是穷举的或者将本公开内容限制为所公开的精确形式。虽然本文出于说明性目的描述了本公开内容的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内各种等效修改是可能的。
根据以上具体实施方式，可以对本公开内容进行这些修改。在所附权利要求中使用的术语不应被解释为将本公开内容限制为在说明书和权利要求中公开的具体实施方式。相反，本公开内容的范围完全由所附权利要求确定，所附权利要求将根据权利要求解释的既定原则来解释。
示例实施例1：一种集成电路结构包括在纳米线的第一堆叠体上方的第一子鳍状物结构。第二子鳍状物结构在纳米线的第二堆叠体上方。虚设栅极电极横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。
示例实施例2：示例实施例1的集成电路结构，其中，导电穿通触点与第一子鳍状物横向间隔开第一距离，并且与第二子鳍状物横向间隔开第二距离，第二距离与第一距离相同。
示例实施例3：示例实施例1或2的集成电路结构，其中，导电穿通触点具有与第一子鳍状物结构和第二子鳍状物结构的背侧表面共面的背侧表面。
示例实施例4：示例实施例1、2或3的集成电路结构，其中，第一子鳍状物结构和第二子鳍状物结构是半导体子鳍状物结构。
示例实施例5：示例实施例1、2或3的集成电路结构，其中，第一子鳍状物结构和第二子鳍状物结构是绝缘体子鳍状物结构。
示例实施例6：一种计算设备，包括板和耦接到板的部件。该部件包括集成电路结构，该集成电路结构包括在纳米线的第一堆叠体上方的第一子鳍状物结构。第二子鳍状物结构在纳米线的第二堆叠体上方。虚设栅极电极横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点横向位于纳米线的第一堆叠体与纳米线的第二堆叠体之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。
示例实施例7：示例实施例6的计算设备，还包括耦接到板的存储器。
示例实施例8：示例实施例6或7的计算设备，还包括耦接到板的通信芯片。
示例实施例9：示例实施例6、7或8的计算设备，其中，部件是封装集成电路管芯。
示例实施例10：示例实施例6、7、8或9的计算设备，其中，部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
示例实施例11：一种集成电路结构包括在第一鳍状物上方的第一子鳍状物结构。第二子鳍状物结构在第二鳍状物上方。虚设栅极电极横向位于第一鳍状物与第二鳍状物之间。导电穿通触点横向位于第一鳍状物与第二鳍状物之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。
示例实施例12：示例实施例11的集成电路结构，其中，导电穿通触点与第一子鳍状物横向间隔开第一距离，并且与第二子鳍状物横向间隔开第二距离，第二距离与第一距离相同。
示例实施例13：示例实施例11或12的集成电路结构，其中，导电穿通触点具有与第一子鳍状物结构和第二子鳍状物结构的背侧表面共面的背侧表面。
示例实施例14：示例实施例11、12或13的集成电路结构，其中，第一子鳍状物结构和第二子鳍状物结构是半导体子鳍状物结构。
示例实施例15：示例实施例11、12或13的集成电路结构，其中，第一子鳍状物结构和第二子鳍状物结构是绝缘体子鳍状物结构。
示例实施例16：一种计算设备，包括板和耦接到板的部件。该部件包括集成电路结构，该集成电路结构包括在第一鳍状物上方的第一子鳍状物结构。第二子鳍状物结构在第二鳍状物上方。虚设栅极电极横向位于第一鳍状物与第二鳍状物之间。导电穿通触点横向位于第一鳍状物与第二鳍状物之间。导电穿通触点在虚设栅极电极上并且与虚设栅极电极接触。
示例实施例17：示例实施例16的计算设备，还包括耦接到板的存储器。
示例实施例18：示例实施例16或17的计算设备，还包括耦接到板的通信芯片。
示例实施例19：示例实施例16、17或18的计算设备，其中，部件是封装集成电路管芯。
示例实施例20：示例实施例16、17、18或19的计算设备，其中，部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。

Claims (20)

1.一种集成电路结构，包括：
第一子鳍状物结构，在纳米线的第一堆叠体上方；
第二子鳍状物结构，在纳米线的第二堆叠体上方；
虚设栅极电极，横向位于所述纳米线的第一堆叠体与所述纳米线的第二堆叠体之间；以及
导电穿通触点，横向位于所述纳米线的第一堆叠体与所述纳米线的第二堆叠体之间，所述导电穿通触点在所述虚设栅极电极上并且与所述虚设栅极电极接触。
2.根据权利要求1所述的集成电路结构，其中，所述导电穿通触点与所述第一子鳍状物横向间隔开第一距离，并且与所述第二子鳍状物横向间隔开第二距离，所述第二距离与所述第一距离相同。
3.根据权利要求1或2所述的集成电路结构，其中，所述导电穿通触点具有与所述第一子鳍状物结构和所述第二子鳍状物结构的背侧表面共面的背侧表面。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一子鳍状物结构和所述第二子鳍状物结构是半导体子鳍状物结构。
5.根据权利要求1或2所述的集成电路结构，其中，所述第一子鳍状物结构和所述第二子鳍状物结构是绝缘体子鳍状物结构。
6.一种计算设备，包括：
板；以及
耦接到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
第一子鳍状物结构，在纳米线的第一堆叠体上方；
第二子鳍状物结构，在纳米线的第二堆叠体上方；
虚设栅极电极，横向位于所述纳米线的第一堆叠体与所述纳米线的第二堆叠体之间；以及
导电穿通触点，横向位于所述纳米线的第一堆叠体与所述纳米线的第二堆叠体之间，所述导电穿通触点在所述虚设栅极电极上并且与所述虚设栅极电极接触。
7.根据权利要求6所述的计算设备，还包括：
耦接到所述板的存储器。
8.根据权利要求6或7所述的计算设备，还包括：
耦接到所述板的通信芯片。
9.根据权利要求6或7所述的计算设备，其中，所述部件是封装集成电路管芯。
10.根据权利要求6或7所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
11.一种集成电路结构，包括：
第一子鳍状物结构，在第一鳍状物上方；
第二子鳍状物结构，在第二鳍状物上方；
虚设栅极电极，横向位于所述第一鳍状物与所述第二鳍状物之间；以及
导电穿通触点，横向位于所述第一鳍状物与所述第二鳍状物之间，所述导电穿通触点在所述虚设栅极电极上并且与所述虚设栅极电极接触。
12.根据权利要求11所述的集成电路结构，其中，所述导电穿通触点与所述第一子鳍状物横向间隔开第一距离，并且与所述第二子鳍状物横向间隔开第二距离，所述第二距离与所述第一距离相同。
13.根据权利要求11或12所述的集成电路结构，其中，所述导电穿通触点具有与所述第一子鳍状物结构和所述第二子鳍状物结构的背侧表面共面的背侧表面。
14.根据权利要求11或12所述的集成电路结构，其中，所述第一子鳍状物结构和所述第二子鳍状物结构是半导体子鳍状物结构。
15.根据权利要求11或12所述的集成电路结构，其中，所述第一子鳍状物结构和所述第二子鳍状物结构是绝缘体子鳍状物结构。
16.一种计算设备，包括：
板；以及
耦接到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
第一子鳍状物结构，在第一鳍状物上方；
第二子鳍状物结构，在第二鳍状物上方；
虚设栅极电极，横向位于所述第一鳍状物与所述第二鳍状物之间；以及
导电穿通触点，横向位于所述第一鳍状物与所述第二鳍状物之间，所述导电穿通触点在所述虚设栅极电极上并且与所述虚设栅极电极接触。
17.根据权利要求16所述的计算设备，还包括：
耦接到所述板的存储器。
18.根据权利要求16或17所述的计算设备，还包括：
耦接到所述板的通信芯片。
19.根据权利要求16或17所述的计算设备，其中，所述部件是封装集成电路管芯。
20.根据权利要求16或17所述的计算设备，其中，所述部件是从由处理器、通信芯片和数字信号处理器组成的组中选择的。
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