CN115544069B - 一种可重构数据库查询加速处理器及系统 - Google Patents

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Abstract

本发明涉及数据库设计领域，具体提供了一种可重构数据库查询加速处理器，包括主机服务器和FPGA,所述主机服务器分析用户需求并控制加速器,所述FPGA进行加速器处理；FPGA包括控制器、内存和数据路径，所述控制器接收来自主机服务器的请求并管理内存访问数据，还控制所述数据路径保证数据按照正确的方向流动；数据路径用于数据处理和计算，用于TPC‑DS进行查询。与现有技术相比，本发明可重构数据库查询加速处理器不仅支持不同的查询操作，而且可以通过共享FPGA上的通用模块来提高资源的利用率。

Description

一种可重构数据库查询加速处理器及系统
技术领域
本发明涉及数据库设计领域，具体提供一种可重构数据库查询加速处理器及系统。
背景技术
数据库是一种记录保存系统，它支持数据的存储、搜索和分析。它被广泛应用于工业、商业、智能家居、个人助理和医疗保健等领域。用户可以通过查询数据库来发现隐藏在数据集中的信息。通过对数据库的查询会触发各种数据操作，比如排序、连接和数据选择等。
随着传感器网络技术的发展和信息化社会的不断推进，数据库中大量数据的产生和收集，对快速查询响应提出了很大的挑战。
现有的大多数研究对查询进行了分解，只在FPGA上实现排序、选择等关键操作。但是，中间处理结果需要在主机和FPGA之间通信，这将导致过多的数据传输开销。在FPGA上进行高吞吐量处理的优势被大量的数据运转严重削弱。
此外，各种类型的数据库查询也需要具备不同的数据处理操作和分析。为此，一种全新的基于FPGA的可重构数据库查询加速处理器亟待相关领域研究者的设计和研发。
发明内容
本发明是针对上述现有技术的不足，提供一种实用性强的可重构数据库查询加速处理器。
本发明进一步的技术任务是提供一种设计合理，安全适用的可重构数据库查询加速系统。
本发明解决其技术问题所采用的技术方案是：
一种可重构数据库查询加速处理器，包括主机服务器和FPGA,所述主机服务器分析用户需求并控制加速器,所述FPGA进行加速器处理；
所述FPGA包括控制器、内存和数据路径，所述控制器接收来自主机服务器的请求并管理内存访问数据，还控制所述数据路径保证数据按照正确的方向流动；
所述数据路径用于数据处理和计算，用于TPC-DS进行查询。
进一步的，需要在所述FPGA内进行排序时，所述控制器包括一个数据块存储器，所述数据块存储器具备分离功能；
将数据分成块可以加快排序速度，数据分发到存储器的过程中需要记录数据块存储器的使用情况，防止数据块存储器溢出。
进一步的，所述FPGA包括DRAM、比较器Equi-checker、比较器Range checker、分类器Bitonic sorter、BRAM以及控制器，所述DRAM连接Flash插件；
在选择阶段，所述FPGA从父数据中筛选所需数据，将数据移动到DRAM中，使逻辑电路可以直接获取数据，然后，开始选择阶段的计算，数据开始从DRAM流到比较器Equi-checker和比较器Range checker，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
进一步的，如果比较结构显示数据符合用户请求，则向控制器发送命中信号，所述控制器决定将数据存储在具体的数据块存储器中，然后将数据存储在BRAM中，当遇到数据块存储器溢出问题时，数据会写回DRAM，以确保数据能被正确保留。
进一步的，数据选择过后，首先对数据进行排序，然后进行比较和合并，在所述选择阶段已经在数据块存储器之间进行了排序，仅需处理一个数据块存储器内的数据即可；
首先确保要联接的数据块存储器中的表是相关的，然后对存储数据块存储器中的数据通过分类器Bitonic sorter进行排序，最后通过比较器Equi-checker、比较器Rangechecker以及分类器Bitonic sorter比较并合并两个表的数据。
进一步的，所述比较器Equi-checker进行确认两个数据是否相关，所述比较器Range-checker决定接下来读取具体表，
从BRAM分配一个小空间BRAM_join来临时存储合并的数据；开始时，数据从BRAM流到比较器Equi-checker和比较器Range-checker进行比较，如果数据是相关的，那么数据将被合并，然后存储在BRAM_join中。
进一步的，TPC-DS进行查询时，从父数据中筛选所有合格的数据都存储在BRAM中，下一步连接需要应用的不同表，为了排序合并连接，体系结构中会有排序器Sort engine和合并器Merge engine，在这个阶段，使用排序器来组织数据，然后使用合并来组合不同表的数据，随后，RDP聚合Aggregation表中的数据，并对相关数据再次进行合并；
最后，对表进行排序Sort engine并输出结果。
一种可重构数据库查询加速系统，包括主机服务器和FPGA,所述主机服务器分析用户需求并控制加速器,所述FPGA进行加速器处理；
所述FPGA包括DRAM控制模块、比较器Equi-checker模块、比较器Range checker模块、分类器Bitonic sorter模块、BRAM控制模块以及控制器，所述DRAM控制模块连接Flash插件；
从父数据中筛选所需的数据，首先，将数据移动到DRAM控制模块中，使逻辑电路以直接获取数据，数据开始从DRAM控制模块流到比较器Equi-checker和比较器Rangechecker，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
本发明的一种可重构数据库查询加速处理器及系统和现有技术相比，具有以下突出的有益效果：
本发明可重构数据库查询加速处理器不仅支持不同的查询操作，而且可以通过共享FPGA上的通用模块来提高资源的利用率。
数据搜索引擎也可以根据需求重新配置，并能支持不同的设计参数。在TPC-DS上的实验表明，本发明提出的RDP方案在CPU上比传统方案提高了56.5％的吞吐量。与此前的FPGA设计相比，RDP在整体性能上有23.8％的优势，同时节省了13.6％的FPGA资源。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1是一种可重构数据库查询加速处理器的流程示意图；
附图2是一种可重构数据库查询加速处理器中TPC-DS查询流程示意图。
具体实施方式
为了使本技术领域的人员更好的理解本发明的方案，下面结合具体的实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例都属于本发明保护的范围。
下面给出一个最佳实施例：
如图1所示，本实施例中的一种可重构数据库查询加速处理器，包括主机服务器和FPGA，主机服务器分析用户需求并控制加速器,FPGA进行加速器处理，主机服务器通过PCIe(PCI-Express)控制FPGA板卡。
FPGA包括控制器、内存和数据路径，控制器接收来自主机服务器的请求并管理内存访问数据，还控制数据路径保证数据按照正确的方向流动；
数据路径用于数据处理和计算，用于TPC-DS进行查询。
需要在所述FPGA内进行排序时，所述控制器包括一个数据块存储器，所述数据块存储器具备分离功能；
将数据分成块可以加快排序速度，数据分发到存储器的过程中需要记录数据块存储器的使用情况，防止数据块存储器溢出。
FPGA包括DRAM、比较器Equi-checker、比较器Range checker、分类器Bitonicsorter、BRAM以及控制器，所述DRAM连接Flash插件；
在选择阶段，FPGA从父数据中筛选所需数据，因此需要使用比较器来选择匹配的数据。将数据移动到DRAM中，使逻辑电路可以直接获取数据，然后，开始选择阶段的计算，数据开始从DRAM流到比较器Equi-checker和比较器Range checker(步骤①和②)，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
然后将数据存储在BRAM中(步骤③和④)。当遇到数据块存储器溢出问题时，数据会写回DRAM，以确保数据能被正确保留(步骤⑤)。其中，还将BRAM分为两部分，以存储不同选择的结果，以便稍后在联接阶段使用。
数据选择过后，本发明采用了一种“排序-合并”完成数据连接，它首先对数据进行排序，然后进行比较和合并。因此，连接阶段可以进一步分为两个子阶段，排序阶段和合并阶段。因为在选择阶段数据已经在数据块存储器之间进行了排序，所以我们只需要处理一个数据块存储器内的数据。我们首先确保要联接的数据块存储器中的表是相关的，然后对存储数据块存储器中的数据进行排序(步骤⑥)，最后比较并合并两个表的数据(步骤⑦)。
比较器Equi-checker用于确认两个数据是否相关，而比较器Range-checker用于决定接下来读取哪个表。因为合并的数据包含两个表，所以它比原始数据大。因此，它不能直接写回BRAM。我们从BRAM分配一个小空间BRAM_join来临时存储合并的数据。开始时，数据从BRAM流到比较器进行比较(步骤③和④)。如果数据是相关的，那么数据将被合并，然后存储在BRAM_join中。
如图2所示，TPC-DS进行查询时，从DRAM开始。由于数据量大，首先对数据进行过滤可以减轻后端负担，因此第一步是做选择阶段。在选择阶段之后，所有合格的数据都存储在BRAM中。下一步连接需要应用的不同表，为了排序合并连接，体系结构中会有排序器“Sortengine”和合并器“Merge engine”。在这个阶段，使用排序器来组织数据，然后使用合并来组合不同表的数据。随后，RDP聚合“Aggregation”表中的数据，并对相关数据再次进行合并。最后，对表进行排序“Sort engine”并输出结果。
本发明将不同类型的查询重新配置方式过程分为三个阶段，生成初始解，并行化，并进行时间和资源重新分配。
在第一阶段，为查询请求生成初始解决方案。在这个阶段，我们调整一些静态变量(如数据特征和查询请求)的整体架构。
首先确定数据列的数量、列的大小，并生成相应的内存和数据路径的大小。确定列大小之后，我们调整数据分布的数据块存储器大小。然后，为查询请求生成适当的数据路径。
对于第二阶段，如果仍然有足够的资源，可以直接通过并行化来加快整体架构的速度。如果在选择阶段受阻，则通过同时在不同的表上进行选择来并行处理。如果它落在连接阶段，我们通过同时连接不同的数据块存储器来并行化。
对于第三阶段，执行计时和资源重新分配。初始执行后，根据资源和执行时间调整参数。由于数据块存储器溢出会增加内存访问的负担，并且对执行时间有较大的影响，所以我们首先调整数据块存储器的大小。最后，为了在资源和速度之间取得良好的平衡，需要确定FPGA资源利用率是否超过80％。如果资源不足或剩余，我们将返回并调整排序器和数据块存储器的大小，以确保最终的计算资源得到适当的利用。
一种可重构数据库查询加速系统，包括主机服务器和FPGA,主机服务器分析用户需求并控制加速器,FPGA进行加速器处理；
FPGA包括DRAM控制模块、比较器Equi-checker模块、比较器Range checker模块、分类器Bitonic sorter模块、BRAM控制模块以及控制器，DRAM控制模块连接Flash插件。
从父数据中筛选所需的数据，首先，将数据移动到DRAM控制模块中，使逻辑电路以直接获取数据，数据开始从DRAM控制模块流到比较器Equi-checker和比较器Rangechecker，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
为了验证本发明基于FPGA的可重构数据库查询加速处理器的可靠性。选择XilinxVC707 FPGA开发板作为我们的仿真平台，并使用SystemC作为主要的仿真环境来评估架构模型。现在针对不同的查询请求有很多加速器，选择TPC-DS作为验证基准(TPC-DS拥有行业中常用的99种不同数据库查询)。
首先对不同数据库查询加速处理器的查询性能进行比较，使用CPU，数据库查询加速器A，数据库查询加速器B以及本发明分别对TPC-DS的Query55进行查询。查询性能结果如下表所示：
Figure BDA0003863163570000071
通过结果对比显示，在查询相同的内容时，本发明提出的基于FPGA的可重构数据库查询加速处理器速度比CPU快56.5％，比同类FPGA数据库查询加速处理器快23.8％。
随后，使用本发明基于FPGA的可重构数据库查询加速处理器查询不同的TPC-DS目标数据，查询性能结果如下表所示。
Figure BDA0003863163570000072
通过查询结果可以看出，本发明提出的基于FPGA的可重构数据库查询加速处理器可适用于多种不同的目标信息查询，满足多重目标查询需要。
本发明提出了一种支持端到端查询处理的可重构数据库处理器(RDP)，在TPC-DS上的实验表明，RDP方案在CPU上比传统方案提高了56.5％的吞吐量。与此前的FPGA设计相比，RDP在整体性能上有23.8％的优势，同时节省了13.6％的FPGA资源。实验结果还表明，与固定设计相比，可重构设计可以更有效地适应查询特性，并获得高达30.1％的性能增益。
上述具体的实施方式仅是本发明具体的个案，本发明的专利保护范围包括但不限于上述具体的实施方式，任何符合本发明的一种可重构数据库查询加速处理器及系统权利要求书的且任何所述技术领域普通技术人员对其做出的适当变化或者替换，皆应落入本发明的专利保护范围。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (6)

1.一种可重构数据库查询加速处理器，其特征在于,包括主机服务器和FPGA,所述主机服务器分析用户需求并控制加速器,所述FPGA进行加速器处理；
所述FPGA包括控制器、内存和数据路径，所述控制器接收来自主机服务器的请求并管理内存访问数据，还控制所述数据路径保证数据按照正确的方向流动；
所述数据路径用于数据处理和计算，用于TPC-DS进行查询；
需要在所述FPGA内进行排序时，所述控制器包括一个数据块存储器，所述数据块存储器具备分离功能；
将数据分成块可以加快排序速度，数据分发到存储器的过程中需要记录数据块存储器的使用情况，防止数据块存储器溢出；
所述FPGA包括DRAM、比较器Equi-checker、比较器Range checker、分类器Bitonicsorter、BRAM以及控制器，所述DRAM连接Flash插件；
在选择阶段，所述FPGA从父数据中筛选所需数据，将数据移动到DRAM中，使逻辑电路可以直接获取数据，然后，开始选择阶段的计算，数据开始从DRAM流到比较器Equi-checker和比较器Range checker，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
2.根据权利要求1所述的一种可重构数据库查询加速处理器，其特征在于，如果比较结构显示数据符合用户请求，则向控制器发送命中信号，所述控制器决定将数据存储在具体的数据块存储器中，然后将数据存储在BRAM中，当遇到数据块存储器溢出问题时，数据会写回DRAM，以确保数据能被正确保留。
3.根据权利要求2所述的一种可重构数据库查询加速处理器，其特征在于，数据选择过后，首先对数据进行排序，然后进行比较和合并，在所述选择阶段已经在数据块存储器之间进行了排序，仅需处理一个数据块存储器内的数据即可；
首先确保要联接的数据块存储器中的表是相关的，然后对存储数据块存储器中的数据通过分类器Bitonic sorter进行排序，最后通过比较器Equi-checker、比较器Rangechecker以及分类器Bitonic sorter比较并合并两个表的数据。
4.根据权利要求3所述的一种可重构数据库查询加速处理器，其特征在于，所述比较器Equi-checker进行确认两个数据是否相关，所述比较器Range-checker决定接下来读取具体表，
从BRAM分配一个小空间BRAM_join来临时存储合并的数据；开始时，数据从BRAM流到比较器Equi-checker和比较器Range-checker进行比较，如果数据是相关的，那么数据将被合并，然后存储在BRAM_join中。
5.根据权利要求4所述的一种可重构数据库查询加速处理器，其特征在于，TPC-DS进行查询时，从父数据中筛选所有合格的数据都存储在BRAM中，下一步连接需要应用的不同表，为了排序合并连接，体系结构中会有排序器Sort engine和合并器Merge engine，在这个阶段，使用排序器来组织数据，然后使用合并来组合不同表的数据，随后，RDP聚合Aggregation表中的数据，并对相关数据再次进行合并；
最后，对表进行排序Sort engine并输出结果。
6.一种可重构数据库查询加速系统，其特征在于，包括主机服务器和FPGA,所述主机服务器分析用户需求并控制加速器,所述FPGA进行加速器处理；
所述FPGA包括DRAM控制模块、比较器Equi-checker模块、比较器Range checker模块、分类器Bitonic sorter模块、BRAM控制模块以及控制器，所述DRAM控制模块连接Flash插件；
从父数据中筛选所需的数据，首先，将数据移动到DRAM控制模块中，使逻辑电路以直接获取数据，数据开始从DRAM控制模块流到比较器Equi-checker和比较器Range checker，如果比较结果显示数据符合用户请求，则向控制器发送命中信号，然后将数据存储在BRAM中。
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