CN115528102A - 自对准双槽屏蔽栅igbt结构及其制造方法 - Google Patents

自对准双槽屏蔽栅igbt结构及其制造方法 Download PDF

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Abstract

本发明公开了一种自对准双槽屏蔽栅IGBT结构及其制造方法，在衬底正面上形成第二种导电类型的体区层和第一种导电类型的源区层后，利用第一硬掩模至第四硬掩模之间的不同刻蚀选择比，与侧墙工艺相结合，在衬底中以交替方式形成自对准的多个栅沟槽和源沟槽的阵列，栅沟槽中形成有屏蔽栅和栅极，源沟槽中形成有第二种导电类型的半导体层，在栅沟槽和源沟槽之间的衬底正面上形成有侧墙结构，侧墙之间形成有粘合层，在衬底背面上还形成有集电区层和缓冲区层。本发明可节省光罩，缩小器件面积，并能进一步减小电阻和寄生电容，增加电流量和开关速度，改善了器件性能。

Description

自对准双槽屏蔽栅IGBT结构及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种自对准双槽屏蔽栅IGBT(绝缘栅双极型晶体管)结构及其制造方法。
背景技术
沟槽MOSFET相对于平面结构的MOSFET，可以提供较短的源-漏之间电流路径，从而可以减小导通阻抗，允许更多的电流行进通过开关，进而显著降低功率损耗。利用沟槽MOSFET结构，可以进一步形成沟槽型的IGBT器件。降低IGBT器件中结构之间的间距，使IGBT器件具有更小的管芯面积，可以实现每平方面积的电阻的进一步降低，并增加电流密度。然而，随着器件面积的不断缩小，也带来制造过程中的处理步骤的数量和光罩的数量的增加，这无疑增加了制造成本。另外，由于套刻误差的存在，也造成了短路电阻的增加。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种自对准双槽屏蔽栅IGBT结构及其制造方法。
为实现上述目的，本发明的技术方案如下：
本发明提供一种自对准双槽屏蔽栅IGBT结构，包括：
形成于第一种导电类型的衬底正面表面上的第一种导电类型的源区层，和位于所述源区层下层的第二种导电类型的体区层；
自所述衬底正面表面并列进入所述衬底中且以交替方式形成的多个栅沟槽和源沟槽的阵列，所述栅沟槽中自下而上形成有屏蔽栅、隔离层和栅极，所述屏蔽栅与所述栅沟槽的内壁之间和所述栅极与所述栅沟槽的内壁之间形成有栅氧层，所述源沟槽中形成有第二种导电类型的半导体层；
突出形成于所述衬底的正面表面上且位于每两个相邻的所述栅沟槽和所述源沟槽之间的多个侧墙结构，和形成于所述侧墙之间的粘合层；
形成于所述衬底背面表面上的第二种导电类型的集电区层，和位于所述集电区层下层的第一种导电类型的缓冲区层；
其中，所述源沟槽通过每两个相邻的所述侧墙之间的开口自对准地形成于每两个相邻的所述栅沟槽之间。
进一步地，所述栅沟槽的底端位于所述体区层下方的所述衬底中，所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐。
进一步地，所述栅极的顶端突出于所述衬底的正面表面上，且位于所述侧墙之间，所述栅极的底端位于所述体区层下方的所述衬底中。
进一步地，所述侧墙包括相连的第一侧墙和第二侧墙；其中，所述第一侧墙紧邻所述栅沟槽的两侧设置，所述第二侧墙形成于所述第一侧墙的外侧，并紧邻所述源沟槽的两侧设置，位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度由所述第二侧墙的水平宽度决定。
进一步地，还包括：形成于所述集电区层的上表面上的集电极层。
本发明还提供一种自对准双槽屏蔽栅IGBT结构的制造方法，包括：
提供一第一种导电类型的衬底，在所述衬底的正面表面上形成位于所述衬底的正面表面以内的第一种导电类型的源区层，以及形成位于所述源区层下层的第二种导电类型的体区层；
在所述衬底的正面表面上形成多个第一硬掩膜层图形；
在所述第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在所述第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出所述第一硬掩膜层图形的顶部和位于相邻侧的两个所述第二硬掩膜层图形之间的所述衬底的正面表面；
在露出的所述衬底的正面表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个所述第二硬掩膜层图形之间形成第三硬掩膜层图形；
去除所述第二硬掩膜层图形，然后，在所述第一硬掩膜层图形两侧和所述第三硬掩膜层图形两侧分别形成第一侧墙结构；
以所述第一侧墙为掩膜，在露出的所述衬底的正面表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中自下而上形成屏蔽栅、隔离层和栅极；
在所述栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个所述第一侧墙之间形成第四硬掩膜层图形；
去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层；
去除所述第四硬掩膜层图形，在露出的所述栅沟槽和所述源沟槽上覆盖形成位于所述第一侧墙之间的粘合层；
对所述衬底的背面进行减薄，并在减薄后的所述衬底的背面表面上形成第二种导电类型的集电区层，以及形成位于所述集电区层下层的第一种导电类型的缓冲区层。
进一步地，所述以所述第一侧墙为掩膜，在露出的所述衬底的正面表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中自下而上形成屏蔽栅、隔离层和栅极，具体包括：
以所述第一侧墙和所述第一硬掩膜层图形及所述第三硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述衬底的正面表面上向下刻蚀形成栅沟槽，并使所述栅沟槽的底端位于所述体区层下方的所述衬底中；
在所述栅沟槽的内壁上沉积第一栅氧层材料，在所述第一栅氧层以内的所述栅沟槽中填充屏蔽栅材料，并进行回刻，形成屏蔽栅；然后，在所述栅沟槽中继续填充隔离层材料，并进行回刻，形成隔离层；接着，在所述隔离层以上的所述栅沟槽的内壁上沉积第二栅氧层材料，以及在所述第二栅氧层以内的所述栅沟槽中填充栅极材料，并进行回刻，形成栅极，且使所述栅极的顶端突出于所述衬底的正面表面上，并位于所述第一侧墙之间，同时使所述栅极的底端位于所述体区层下方的所述衬底中，所述栅氧层包括所述第一栅氧层和所述第二栅氧层。
进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层，具体包括：
通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后，以所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
之后，在所述源沟槽中填充半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的半导体层，并使所述半导体层的顶端与所述衬底的正面表面平齐。
进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层，具体包括：
通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，在位于所述第四硬掩膜层图形两侧的所述第一侧墙外侧上形成第二侧墙结构；
然后，以所述第二侧墙、所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第二侧墙之间露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
之后，在所述源沟槽中填充半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的半导体层，并使所述半导体层的顶端与所述衬底的正面表面平齐；
其中，在形成所述第二侧墙时，通过对所述第二侧墙的水平宽度进行调节，来调整位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度。
进一步地，还包括：在所述集电区层的上表面上形成集电极层。
由上述技术方案可以看出，本发明通过在第一硬掩膜层图形上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形两侧形成第二硬掩膜层图形，可在第二硬掩膜层图形之间自对准形成第三硬掩膜层图形，在节省了一道光罩的情况下，实现了节距的缩小，使IGBT器件具有更小的管芯面积，从而实现每平方面积的电阻的进一步降低，增加了电流密度，并带来成本的明显降低；同时，由于不存在套刻误差，能有效减小短路电阻；这样，通过分步去除第二硬掩膜层图形和第一硬掩膜层图形、第三硬掩膜层图形，即可精确地在栅沟槽之间自对准形成源沟槽，可有效降低电阻，减小寄生电容，并增加开关速度；另外，在形成源沟槽时，还可利用在第一侧墙外侧增加形成宽度可调的第二侧墙，来调整源沟槽的形成宽度，以对位于源沟槽与栅沟槽之间的源区层的水平宽度进行调整，从而进一步改善了器件性能。
附图说明
图1为本发明一较佳实施例的一种自对准双槽屏蔽栅IGBT结构的示意图；
图2为本发明一较佳实施例的一种自对准双槽屏蔽栅IGBT结构的制造方法的流程图；
图3-图9为本发明一较佳实施例的一种根据图2的方法制造一种自对准双槽屏蔽栅IGBT结构时的工艺步骤示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
除非在下文中特别指出，IGBT器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如可包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合等。栅极电介质可以由SiO2或介电常数大于SiO2的材料等构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐等。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
第一种导电类型可以是N型和P型中的一种，第二种导电类型可以是N型和P型中的另一种。N型可通过向半导体材料中注入N型掺杂剂(例如P、As等)形成。P型可通过向半导体材料中注入P型掺杂剂(例如B等)形成。以上可参考公知技术加以理解。
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
请参阅图1，图1是本发明一较佳实施例的一种自对准双槽屏蔽栅IGBT结构的示意图。如图1所示，本发明的一种自对准双槽屏蔽栅IGBT结构，包括：
形成于第一种导电类型的衬底11正面表面111上的第一种导电类型的源区层14，和位于源区层14下层的第二种导电类型的体区层13；自衬底11正面表面111并列进入衬底11中且以交替方式形成的多个栅沟槽12和源沟槽19的阵列，栅沟槽12中自下而上形成有屏蔽栅122、隔离层123和栅极124，屏蔽栅122与栅沟槽12的内壁之间和栅极124与栅沟槽12的内壁之间形成有栅氧层121，源沟槽19中形成有第二种导电类型的半导体层191；突出形成于衬底11的正面表面111上且位于每两个相邻的栅沟槽12和源沟槽19之间的多个侧墙15结构，和形成于侧墙15之间的粘合层18；以及形成于衬底11背面表面112上的第二种导电类型的集电区层21，和位于集电区层21下层的第一种导电类型的缓冲区层20。
其中，源沟槽19通过每两个相邻的侧墙15之间的开口自对准地形成于每两个相邻的栅沟槽12之间。
其中，栅氧层121可包括形成于屏蔽栅122与栅沟槽12的内壁之间的第一栅氧层1211，和形成于栅极124与栅沟槽12的内壁(侧壁)之间的第二栅氧层1212。
请参阅图1。在一较佳实施例中，衬底11可以采用轻掺杂N-型的第一种导电类型的硅衬底11(N-substrate)。
体区层13可以是在衬底11的正面中采用P-型轻掺杂的第二种导电类型的体区层13(P-body)。
源区层14位于衬底11的正面表面111以内，并位于体区层13的上层；源区层14可以是以注入方式在衬底11中采用N+型重掺杂的第一种导电类型的源区层14。
在一较佳实施例中，栅极124可采用N+型重掺杂的第一种导电类型的多晶硅栅极124(Gate poly 2)。
在一较佳实施例中，屏蔽栅122可采用N+型重掺杂的第一种导电类型的多晶硅屏蔽栅122(poly 1)。
半导体层191作为源极接触导体，可采用P型掺杂的第二种导电类型的半导体层191。
在一较佳实施例中，半导体层191可采用在源沟槽19中生长的外延单晶硅层，并进行了P型掺杂，即半导体层191可采用P型掺杂的外延单晶硅层(P EPI)。
在一较佳实施例中，粘合层18可采用例如Ti、TiN和TaN中的至少一种材料制备而成。
侧墙15可采用侧墙工艺中使用的常规材料制备而成。
缓冲区层20可以是在衬底11的背面中采用N+型重掺杂的第一种导电类型的缓冲区层20。例如，缓冲区层20可以是在衬底11的背面中采用H注入形成的N+型重掺杂的第一种导电类型的缓冲区层20(N+H)。
集电区层21位于衬底11的背面表面112以内，并位于缓冲区层20的上层；集电区层21可以是以注入方式在衬底11中采用P+型重掺杂的第二种导电类型的集电区层21。例如，集电区层21可以是以B注入方式形成的P+型重掺杂的第二种导电类型的集电区层21。
在一较佳实施例中，在集电区层21的上表面上还形成有集电极层22。集电极层22例如可采用Al、Ti、NiV、Ag等的至少一种制备而成。
在一较佳实施例中，在侧墙15和粘合层18的正面表面上还可形成有器件的其他结构，可参考现有技术加以理解。
请参阅图1。在一较佳实施例中，栅沟槽12的底端和源沟槽19的底端设置位于体区层13下方的衬底11中。其中，源沟槽19的底端与栅沟槽12的底端在水平方向上可相平齐。或者，源沟槽19的底端与栅沟槽12的底端在水平方向上也可不相平齐。
栅极124和屏蔽栅122与衬底11之间通过栅氧层121进行隔离，栅极124与屏蔽栅122之间通过隔离层123进行隔离，作为源极接触导体的第二种导电类型的半导体层191与衬底11相连，以增进电阻和寄生电容的减小。本发明的上述结构可缩小器件面积，提供较短的源-漏之间电流路径，实现每平方面积的电阻的进一步降低，并增加电流密度，从而可以减小导通阻抗，允许更多的电流行进通过开关，进而显著降低功率损耗。
在一较佳实施例中，栅极124的顶端可突出于衬底11的正面表面111上，且位于侧墙15之间。
在一较佳实施例中，栅极124的底端可位于体区层13下方的衬底11中。
在一较佳实施例中，侧墙15可包括在水平方向上相连的第一侧墙16和第二侧墙17。其中，第一侧墙16紧邻栅沟槽12的两侧设置；第二侧墙17位于第一侧墙16的外侧，并紧邻源沟槽19的两侧设置。如此，位于源沟槽19与栅沟槽12之间的源区层14的水平宽度即可由第二侧墙17的水平宽度决定。可根据设计需要决定是否设置第二侧墙17结构，以及设置第二侧墙17的宽度。
下面结合附图，对本发明的一种自对准双槽屏蔽栅IGBT结构的制造方法进行详细说明。
本发明的一种自对准双槽屏蔽栅IGBT结构的制造方法，可用于制造上述图1的一种自对准双槽屏蔽栅IGBT结构，方法可包括以下步骤：
步骤S1：提供一第一种导电类型的衬底，在衬底的正面表面上形成位于衬底的正面表面以内的第一种导电类型的源区层，以及形成位于源区层下层的第二种导电类型的体区层。
请参阅图3。在一较佳实施例中，可采用N-型轻掺杂的第一种导电类型的硅衬底11。硅衬底11例如可以通过离子注入工艺进行N-型轻掺杂。
在一较佳实施例中，可采用离子注入工艺，由衬底11的正面表面111向衬底11中进行P-型轻掺杂，形成第二种导电类型的体区层13。
接着，可采用离子注入工艺，由衬底11的正面表面111向衬底11中进行N+型重掺杂，在体区层13以上的衬底11的正面表面111上形成第一种导电类型的源区层14。
步骤S2：在衬底的正面表面上形成多个第一硬掩膜层图形。
请参阅图3。在一较佳实施例中，在衬底11的正面表面111上全面沉积第一硬掩膜层材料。然后，在第一硬掩膜层上形成光刻胶层。接着，通过光刻和刻蚀，在衬底11的正面表面111上形成多个第一硬掩膜层图形23(HM1)。之后，去除第一硬掩膜层图形23上残留的光刻胶。
第一硬掩膜层材料可采用常规的硬掩膜层材料。例如，第一硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
步骤S3：在第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出第一硬掩膜层图形的顶部和位于相邻侧的两个第二硬掩膜层图形之间的衬底的正面表面。
请参阅图4。在一较佳实施例中，可采用保形的CVD工艺，在第一硬掩膜层图形23上和露出的衬底11的正面表面111上保形沉积第二硬掩膜层材料。然后，对第二硬掩膜层进行回刻，在每个第一硬掩膜层图形23的两侧形成第二硬掩膜层图形24(HM2)，并露出第一硬掩膜层图形23的顶部和位于相邻侧的两个第二硬掩膜层图形24，即位于两个相邻第一硬掩膜层图形23内侧的两个第二硬掩膜层图形24之间的衬底11的正面表面111。
在进行第二硬掩膜层沉积时，可通过沉积时的厚度控制，预留出后续需要沉积第三硬掩膜层时的宽度。
第二硬掩膜层材料可采用常规的硬掩膜层材料。例如，第二硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
步骤S4：在露出的衬底的正面表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个第二硬掩膜层图形之间形成第三硬掩膜层图形。
请参阅图4。在一较佳实施例中，可采用常规工艺，在相邻侧的两个第二硬掩膜层图形24之间的露出的衬底11的正面表面111上全面沉积第三硬掩膜层材料，将相邻侧的两个第二硬掩膜层图形24之间的空隙完全填充，形成覆盖在第一硬掩膜层图形23、第二硬掩膜层图形24和衬底11的正面表面111上的第三硬掩膜层。然后，可通过对第三硬掩膜层材料进行回刻，在位于相邻侧的两个第二硬掩膜层图形24之间形成第三硬掩膜层图形25(HM3)。通过在第一硬掩膜层图形23上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形23两侧形成第二硬掩膜层图形24，可在第二硬掩膜层图形24之间自对准形成第三硬掩膜层图形25，在节省了一道光罩的情况下，实现了节距的缩小。
第三硬掩膜层材料可采用常规的硬掩膜层材料。例如，第三硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
步骤S5：去除第二硬掩膜层图形，然后，在第一硬掩膜层图形两侧和第三硬掩膜层图形两侧分别形成第一侧墙结构。
请参阅图5。在一较佳实施例中，可利用第二硬掩膜层材料与第一硬掩膜层材料和第三硬掩膜层材料之间的不同刻蚀选择比，对位于第一硬掩膜层图形23和第三硬掩膜层图形25之间的第二硬掩膜层图形24进行去除，露出位于第一硬掩膜层图形23和第三硬掩膜层图形25之间的衬底11的正面表面111。
然后，可采用侧墙工艺，在第一硬掩膜层图形23、第三硬掩膜层图形25和露出的衬底11的正面表面111上全面沉积侧墙材料，并进行回刻，在每个第一硬掩膜层图形23两侧和每个第三硬掩膜层图形25两侧分别形成第一侧墙16结构。
在形成第一侧墙16时，可通过对第一侧墙材料的沉积厚度进行控制，来对回刻形成的第一侧墙16的水平宽度进行调节，以调节位于两个相邻的第一硬掩膜层图形23、第三硬掩膜层图形25内侧的两个第一侧墙16之间的间距，从而可实现对之后刻蚀形成的栅沟槽12的水平宽度的调整。
侧墙15材料可以采用与第一硬掩膜层材料和第三硬掩膜层材料之间具有不同刻蚀选择比的常规侧墙材料。
步骤S6：以第一侧墙为掩膜，在露出的衬底的正面表面上向下形成栅沟槽，在栅沟槽的内壁上形成栅氧层，以及在栅氧层以内的栅沟槽中自下而上形成屏蔽栅、隔离层和栅极。
请参阅图5。在一较佳实施例中，形成第一侧墙16后，即可以第一侧墙16为掩膜，也即是以第一侧墙16与第一硬掩膜层图形23的组合图形、第一侧墙16与第三硬掩膜层图形25的组合图形为共同掩膜，在每两个相邻的第一侧墙16之间露出的衬底11的正面表面111上向下刻蚀，在衬底11中形成并列的多个作为栅沟槽12的深沟槽，并使栅沟槽12的底端位于体区层13下方的衬底11中。
然后，在栅沟槽12的内壁表面上及第一侧墙16与第一硬掩膜层图形23、第三硬掩膜层图形25结构的表面上全面沉积第一栅氧层材料，并进一步在第一栅氧层材料以内的栅沟槽12中填充屏蔽栅材料，可一直将第一侧墙16之间的空隙填满，使屏蔽栅材料覆盖在第一栅氧层材料上。
接着，可通过对屏蔽栅材料进行回刻，在栅沟槽12的内壁上形成第一栅氧层1211，以及在第一栅氧层1211以内的栅沟槽12的下部中形成屏蔽栅122(poly1)。
对屏蔽栅122材料进行回刻时，可通过控制回刻时间，使屏蔽栅122的顶端处于体区层13下方的衬底11中。
然后，在栅沟槽12中继续填充隔离层材料，并进行回刻，在屏蔽栅122的顶端表面上形成隔离层123。
对隔离层123材料进行回刻时，可通过控制回刻时间，使隔离层123的顶面处于体区层13下方的衬底11中。
请参阅图6。接着，在隔离层123以上的栅沟槽12的内壁上沉积第二栅氧层材料，然后在第二栅氧层材料以内的栅沟槽12剩余的上部中继续填充栅极材料，并进行回刻，在隔离层123以上的栅沟槽12的侧壁上形成第二栅氧层1212，以及在隔离层123上的栅沟槽12剩余的上部中形成栅极124(Gate poly 2)。
对栅极材料进行回刻时，可通过控制回刻时间，使栅极124和第二栅氧层1212的顶端突出于衬底11的正面表面111上，且位于第一侧墙16之间，即使栅极124和第二栅氧层1212的顶端位于第一侧墙16的上端以下的位置上。例如，可使栅极124和第二栅氧层1212的顶端位于第一侧墙16高度的中部位置上。但不限于此。
同时，可通过控制隔离层123材料的沉积厚度，使形成的栅极124的底端位于体区层13下方的衬底11中。
栅沟槽12中的栅氧层121可包括第一栅氧层1211和第二栅氧层1212。
栅极124材料例如可采用N+重掺杂的多晶硅。
步骤S7：在栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个第一侧墙之间形成第四硬掩膜层图形。
请参阅图6。在一较佳实施例中，在上步形成的器件结构的表面上全面沉积第四硬掩膜层材料，将栅沟槽12上方两个相邻第一侧墙16之间的空隙填满，从而对栅沟槽12上露出的栅极124和栅氧层121的顶端进行完全覆盖。
然后，对第四硬掩膜层材料进行回刻，在位于相邻侧的两个第一侧墙16之间，即位于两个相邻的第一硬掩膜层图形23和第三硬掩膜层图形25内侧的两个第一侧墙16之间形成第四硬掩膜层图形26(HM4)。
第四硬掩膜层材料可采用TEOS氧化物(四乙氧基硅烷氧化物)。
步骤S8：去除第一硬掩膜层图形和第三硬掩膜层图形，然后在露出的衬底的正面表面上向下形成自对准于栅沟槽之间的源沟槽，以及在源沟槽中形成第二种导电类型的半导体层。
请参阅图7。在一较佳实施例中，可利用第一硬掩膜层材料和第三硬掩膜层材料与第一侧墙16和第四硬掩膜层材料之间的不同刻蚀选择比，通过回刻，去除第一硬掩膜层图形23和第三硬掩膜层图形25。
然后，可采用侧墙工艺，在位于每个第四硬掩膜层图形26两侧，即位于每个栅沟槽12两侧的两个第一侧墙16外侧上进一步形成第二侧墙17结构。第一侧墙16和第二侧墙17一起形成侧墙15结构。
接着，以第二侧墙17、第一侧墙16和第四硬掩膜层图形26为共同掩膜，在每两个相邻的第二侧墙17之间露出的衬底11的正面表面111上向下形成自对准于栅沟槽12之间的多个深沟槽，形成源沟槽19，并使源沟槽19的底端与栅沟槽12的底端相平齐或不相平齐。
之后，在源沟槽19中填充半导体层材料。接着，对半导体层材料进行回刻，在源沟槽19中形成半导体层191，并使半导体层191的顶端与衬底11的正面表面111平齐或基本平齐。
在一较佳实施例中，半导体层191可采用在源沟槽19中生长外延单晶硅层进行填充，并进行P型掺杂，以具有第二种导电类型。
本发明在形成第一种导电类型的衬底11、第二种导电类型的体区层13和第一种导电类型的源区层14后，利用第一硬掩模至第四硬掩模之间的不同刻蚀选择比，与侧墙工艺相结合，从而实现在衬底11中以交替方式形成自对准的多个栅沟槽12和源沟槽19的阵列。本发明不仅节省了光罩，减少了制造过程中的处理步骤，明显降低了制造成本，同时还缩小了器件面积，并消除了套刻误差，从而带来导通阻抗的减小，可允许更多的电流行进通过开关，进而显著降低了功率损耗。
其中，在形成第二侧墙17时，通过对第二侧墙材料的沉积厚度进行控制，来对回刻形成的第二侧墙17的水平宽度进行调节，以调节位于两个相邻的第一侧墙16内侧的两个第二侧墙17之间的间距，从而可实现对位于源沟槽19与栅沟槽12之间的源区层14的水平宽度的调整。同时还可实现对器件面积的微调。
作为另一种具体实施方式，根据设计需要，也可以省略形成第二侧墙17的步骤，而仅以第一侧墙16的宽度调节，作为对器件结构的调整手段。此情况下，在去除第一硬掩膜层图形23和第三硬掩膜层图形25后，是以第一侧墙16和第四硬掩膜层图形26为共同掩膜，在第一侧墙16之间露出的衬底11的正面表面111上向下形成自对准于栅沟槽12之间的源沟槽19。
步骤S9：去除第四硬掩膜层图形，在露出的栅沟槽和源沟槽上覆盖形成位于第一侧墙之间的粘合层。
请参阅图7。在一较佳实施例中，可利用第四硬掩膜层材料与第一侧墙材料和第二侧墙材料之间的不同刻蚀选择比，通过回刻去除第四硬掩膜层图形26，将栅极124的顶部暴露出来。
请参阅图8。然后，在上述形成的器件结构的表面上全面沉积粘合层材料，对第二侧墙17之间的空隙进行填充，并进行回刻，在露出的栅沟槽12的栅极124上和源沟槽19的导电半导体层191上覆盖形成位于第一侧墙16之间的粘合层18。
其中，位于栅沟槽12上方的粘合层18与第一侧墙16之间直接接触，位于源沟槽19上方的粘合层18与第二侧墙17之间直接接触。
粘合层18可采用Ti、TiN和TaN中的至少一种材料制备而成。
步骤S10：对衬底的背面进行减薄，并在减薄后的衬底的背面表面上形成第二种导电类型的集电区层，以及形成位于集电区层下层的第一种导电类型的缓冲区层。
请参阅图9。在一较佳实施例中，可将衬底11的正面倒置，使衬底11的背面朝上、正面朝下。然后，可采用现有技术对衬底11的正面进行固定。例如，可采用蓝膜胶带固定(Bluetape)方式，对衬底11的正面进行固定。
接着，可采用现有技术对衬底11的背面进行减薄。例如，可采用化学腐蚀和机械研磨的组合方式，对衬底11的背面进行减薄。
在一较佳实施例中，可将衬底11的背面减薄至使衬底11保留有60～190μm的厚度的程度。
然后，可采用常规注入方式，在衬底11的背面表面112上注入形成P+型重掺杂的第二种导电类型的集电区层21。例如，可在衬底11的背面上采用B注入形成P+型重掺杂的第二种导电类型的集电区层21(P+imp)。
接着，可采用常规注入方式，在集电区层21下方的衬底11的背面中形成由深至浅的N+型重掺杂的第一种导电类型的缓冲区层20。例如，可在衬底11的背面中采用H深注入(Himp deep)与H浅注入(H imp shallow)的多步注入，形成N+型重掺杂的第一种导电类型的缓冲区层20(N+H imp)。之后，进行退火。例如，可采用炉管退火(Furnace anneal)等。
最后，在衬底11背面的集电区层21的上表面上还可继续形成集电极层22。
在一较佳实施例中，可采用常规金属电极制作工艺，在集电区层21上进行电极金属的沉积和图形化，形成集电极层22。例如，可采用Al、Ti、NiV、Ag等的至少一种制备形成集电极层22。最终形成的IGBT器件结构如图1所示。
综上所述，本发明通过在第一硬掩膜层图形23上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形23两侧形成第二硬掩膜层图形24，可在第二硬掩膜层图形24之间自对准形成第三硬掩膜层图形25，在节省了一道光罩的情况下，实现了节距的缩小，使IGBT器件具有更小的管芯面积，从而实现每平方面积的电阻的进一步降低，增加了电流密度，并带来成本的明显降低；同时，由于不存在套刻误差，能有效减小短路电阻；这样，通过分步去除第二硬掩膜层图形24和第一硬掩膜层图形23、第三硬掩膜层图形25，即可精确地在栅沟槽12之间自对准形成源沟槽19，可有效降低电阻，减小寄生电容，并增加开关速度；另外，在形成源沟槽19时，还可利用在第一侧墙16外侧增加形成宽度可调的第二侧墙17，来调整源沟槽19的形成宽度，以对位于源沟槽19与栅沟槽12之间的源区层14的水平宽度进行调整，从而进一步改善了器件性能。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种自对准双槽屏蔽栅IGBT结构，其特征在于，包括：
形成于第一种导电类型的衬底正面表面上的第一种导电类型的源区层，和位于所述源区层下层的第二种导电类型的体区层；
自所述衬底正面表面并列进入所述衬底中且以交替方式形成的多个栅沟槽和源沟槽的阵列，所述栅沟槽中自下而上形成有屏蔽栅、隔离层和栅极，所述屏蔽栅与所述栅沟槽的内壁之间和所述栅极与所述栅沟槽的内壁之间形成有栅氧层，所述源沟槽中形成有第二种导电类型的半导体层；
突出形成于所述衬底的正面表面上且位于每两个相邻的所述栅沟槽和所述源沟槽之间的多个侧墙结构，和形成于所述侧墙之间的粘合层；
形成于所述衬底背面表面上的第二种导电类型的集电区层，和位于所述集电区层下层的第一种导电类型的缓冲区层；
其中，所述源沟槽通过每两个相邻的所述侧墙之间的开口自对准地形成于每两个相邻的所述栅沟槽之间。
2.根据权利要求1所述的自对准双槽屏蔽栅IGBT结构，其特征在于，所述栅沟槽的底端位于所述体区层下方的所述衬底中，所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐。
3.根据权利要求1所述的自对准双槽屏蔽栅IGBT结构，其特征在于，所述栅极的顶端突出于所述衬底的正面表面上，且位于所述侧墙之间，所述栅极的底端位于所述体区层下方的所述衬底中。
4.根据权利要求1所述的自对准双槽屏蔽栅IGBT结构，其特征在于，所述侧墙包括相连的第一侧墙和第二侧墙；其中，所述第一侧墙紧邻所述栅沟槽的两侧设置，所述第二侧墙形成于所述第一侧墙的外侧，并紧邻所述源沟槽的两侧设置，位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度由所述第二侧墙的水平宽度决定。
5.根据权利要求1所述的自对准双槽屏蔽栅IGBT结构，其特征在于，还包括：形成于所述集电区层的上表面上的集电极层。
6.一种自对准双槽屏蔽栅IGBT结构的制造方法，其特征在于，包括：
提供一第一种导电类型的衬底，在所述衬底的正面表面上形成位于所述衬底的正面表面以内的第一种导电类型的源区层，以及形成位于所述源区层下层的第二种导电类型的体区层；
在所述衬底的正面表面上形成多个第一硬掩膜层图形；
在所述第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在所述第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出所述第一硬掩膜层图形的顶部和位于相邻侧的两个所述第二硬掩膜层图形之间的所述衬底的正面表面；
在露出的所述衬底的正面表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个所述第二硬掩膜层图形之间形成第三硬掩膜层图形；
去除所述第二硬掩膜层图形，然后，在所述第一硬掩膜层图形两侧和所述第三硬掩膜层图形两侧分别形成第一侧墙结构；
以所述第一侧墙为掩膜，在露出的所述衬底的正面表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中自下而上形成屏蔽栅、隔离层和栅极；
在所述栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个所述第一侧墙之间形成第四硬掩膜层图形；
去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层；
去除所述第四硬掩膜层图形，在露出的所述栅沟槽和所述源沟槽上覆盖形成位于所述第一侧墙之间的粘合层；
对所述衬底的背面进行减薄，并在减薄后的所述衬底的背面表面上形成第二种导电类型的集电区层，以及形成位于所述集电区层下层的第一种导电类型的缓冲区层。
7.根据权利要求6所述的自对准双槽屏蔽栅IGBT结构的制造方法，其特征在于，所述以所述第一侧墙为掩膜，在露出的所述衬底的正面表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中自下而上形成屏蔽栅、隔离层和栅极，具体包括：
以所述第一侧墙和所述第一硬掩膜层图形及所述第三硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述衬底的正面表面上向下刻蚀形成栅沟槽，并使所述栅沟槽的底端位于所述体区层下方的所述衬底中；
在所述栅沟槽的内壁上沉积第一栅氧层材料，在所述第一栅氧层以内的所述栅沟槽中填充屏蔽栅材料，并进行回刻，形成屏蔽栅；然后，在所述栅沟槽中继续填充隔离层材料，并进行回刻，形成隔离层；接着，在所述隔离层以上的所述栅沟槽的内壁上沉积第二栅氧层材料，以及在所述第二栅氧层以内的所述栅沟槽中填充栅极材料，并进行回刻，形成栅极，且使所述栅极的顶端突出于所述衬底的正面表面上，并位于所述第一侧墙之间，同时使所述栅极的底端位于所述体区层下方的所述衬底中，所述栅氧层包括所述第一栅氧层和所述第二栅氧层。
8.根据权利要求6所述的自对准双槽屏蔽栅IGBT结构的制造方法，其特征在于，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层，具体包括：
通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后，以所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
之后，在所述源沟槽中填充半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的半导体层，并使所述半导体层的顶端与所述衬底的正面表面平齐。
9.根据权利要求6所述的自对准双槽屏蔽栅IGBT结构的制造方法，其特征在于，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的半导体层，具体包括：
通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，在位于所述第四硬掩膜层图形两侧的所述第一侧墙外侧上形成第二侧墙结构；
然后，以所述第二侧墙、所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第二侧墙之间露出的所述衬底的正面表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
之后，在所述源沟槽中填充半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的半导体层，并使所述半导体层的顶端与所述衬底的正面表面平齐；
其中，在形成所述第二侧墙时，通过对所述第二侧墙的水平宽度进行调节，来调整位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度。
10.根据权利要求6所述的自对准双槽屏蔽栅IGBT结构的制造方法，其特征在于，还包括：在所述集电区层的上表面上形成集电极层。
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