CN115481286A - 使用一个或更多个神经网络的视频上采样 - Google Patents
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Abstract
公开了增强视频的装置、系统和技术。在至少一个实施例中，一个或更多个神经网络用于使用从较低分辨率视频中上采样帧创建较高分辨率视频。
Description
本申请是2020年8月26日提出的第202080062960.4号中国专利申请的 分案申请。
相关申请的交叉引用
本申请是于2019年9月9日提交的、题为“使用一个或更多个神经 网络的视频上采样”的美国专利申请号16/565,088的继续申请；该申请的 全部披露内容用于所有目的而通过引用合并于本申请。
技术领域
至少一个实施例涉及用于执行和促进人工智能的处理资源。例如，至 少一个实施例涉及根据本文中描述的各种新技术的、用于训练神经网络的 处理器或计算系统。
背景技术
随着视频内容以越来越多的方式、在不同的设备上和从不同的来源被 消费，在一些情况下，对于用来显示视频内容的设备来说，视频内容的质 量不是最优的。提高内容质量的方法通常会受到人工影响或质量低于预期 的水平，并且很难获得现场视频。
附图说明
将参考附图进行描述根据本公开披露的各个实施例，其中：
图1A和图1B示出了根据至少一个实施例的要被处理或生成的图像数 据；
图2A和图2B示出了根据至少一个实施例的用于上采样视频内容的方 法；
图3示出了根据至少一个实施例的用于时间抗混叠上采样视频内容的 系统的组件；
图4示出了根据至少一个实施例的用于上采样视频内容的过程；
图5示出了根据至少一个实施例的用于从视频帧中推理上采样视频帧 的部分过程；
图6示出了根据至少一个实施例的用于使用一个或更多个神经网络训 练并推理的系统；
图7示出了根据至少一个实施例的用于训练一个或更多个神经网络的 系统；
图8示出了根据至少一个实施例的神经网络的结构；
图9A示出了根据至少一个实施例的推理和/或训练逻辑；
图9B示出了根据至少一个实施例的推理和/或训练逻辑；
图10示出了根据至少一个实施例的示例数据中心系统；
图11示出了根据至少一个实施例的计算机系统；
图12示出了根据至少一个实施例的计算机系统；
图13示出了根据至少一个实施例的计算机系统；
图14示出了根据至少一个实施例的计算机系统；
图15A示出了根据至少一个实施例的计算机系统；
图15B示出了根据至少一个实施例的计算机系统；
图15C示出了根据至少一个实施例的计算机系统；
图15D示出了根据至少一个实施例的计算机系统；
图15E和图15F示出了根据至少一个实施例的共享程序模型；
图16示出了根据至少一个实施例的示例性集成电路和相关联的图形 处理器；
图17A-17B示出了根据至少一个实施例的示例性集成电路和相关联 的图形处理器；
图18A-18B示出了根据至少一个实施例的附加示例性图形处理器逻 辑；
图19示出了根据至少一个实施例的计算机系统；
图20A示出了根据至少一个实施例的并行处理器；
图20B示出了根据至少一个实施例的分区单元；
图20C示出了根据至少一个实施例的处理集群；
图20D示出了根据至少一个实施例的图形多处理器；
图21示出了根据至少一个实施例的多图形处理单元(GPU)系统；
图22示出了根据至少一个实施例的图形处理器；
图23示出了根据至少一个实施例的处理器的微架构；
图24示出了根据至少一个实施例的深度学习应用程序处理器；
图25示出了根据至少一个实施例的示例神经形态的处理器；
图26和图27示出了根据至少一个实施例的图形处理器的至少部分；
图28示出了根据至少一个实施例的图形处理器核心的至少部分；
图29A-29B示出了根据至少一个实施例的图形处理器核心的至少部 分；
图30示出了根据至少一个实施例的并行处理单元(PPU)；
图31示出了根据至少一个实施例的总处理集群(“GPC”)；
图32示出了根据至少一个实施例的并行处理单元(“PPU”)的存储 器分区单元；
图33示出了根据至少一个实施例的流多处理器。
具体实施方式
在至少一个实施例中，如图1A所示，可以在视频流上接收视频帧的 序列100。在至少一个实施例中，来自该序列的视频帧由游戏引擎102生 成，该游戏引擎102在当前游戏会话中为至少一个玩家渲染表示游戏玩法 的视频帧。在至少一个实施例中，视频帧可以从另一个源接收，例如视频 托管站点，并且可以在该视频托管站点托管该视频内容后的任何时间接收。 在至少一个实施例中，由于游戏玩法状态的变化，连续的视频帧可以包括 早期视频帧的变化。在至少一个实施例中，由游戏引擎102生成的序列100 可以具有默认的或指定的分辨率或显示大小。在至少一个实施例中，序列 100的视频帧的分辨率可能低于用于观看序列100的显示器104的可能的、 优选的或当前分辨率设置，例如用于显示由游戏引擎102渲染的游戏玩法 视频的监控器、触摸屏或电视。
在至少一个实施例中，上采样系统152(或服务、模块或设备)可用 于升级序列100的单个帧，如图1B所示的视图150。在至少一个实施例中， 可以将来自游戏引擎102的帧馈送到上采样系统152，以增加单个帧的分 辨率，以生成能够以较高分辨率在显示器104上显示的较高分辨率序列。 在至少一个实施例中，要执行的上采样量可以取决于序列100的初始分辨 率和显示器104的目标分辨率，例如从1080p到4k分辨率。在至少一个实 施例中，附加处理可以作为上采样过程的一部分来执行，因为可以包括抗 混叠和时序平滑。在至少一个实施例中，可以使用任何适当的上采样算法， 例如使用高斯滤波器的算法。在至少一个实施例中，上采样处理考虑到可 以在每帧基础上应用的抖动。
在至少一个实施例中，深度学习可用于推理序列的上采样视频帧。在 至少一个实施例中，不使用机器学习的超级采样算法可用于上采样视频序 列的当前输入帧。在至少一个实施例中，可以使用时间抗混叠上采样 (TAAU)算法，该算法以组合的方式提供初始抗混叠和上采样。在至少 一个实施例中，可以使用来自相应视频帧序列的信息来推理更高质量的上 采样图像。在至少一个实施例中，可以使用基于不需要从数据中学习的渲 染管线的先验知识的一个或更多个启发式方法。在至少一个实施例中，这 可以包括抖动感知的上采样和以上采样分辨率累积样本。在至少一个实施 例中，可以将先验处理数据208与当前输入视频帧202以及先验推理帧206 作为输入提供到包括至少一个神经网络的上采样器系统210，以便推理比 单独通过上采样算法产生的更高质量的上采样输出图像204，如图2A的视图200中所示。
在至少一个实施例中，上采样系统210可以提供用于时序超采样的深 度学习，在图像或视频帧的流(或其他序列或文件)上提供抗混叠和超分 辨率。在至少一个实施例中，可以使用基本的上采样方法，如图2B的视 图250所示。在至少一个实施例中，低分辨率的像素252可以被分割成许 多更高分辨率的(或更小的)像素254。在至少一个实施例中，上采样可 以是如图2B所示的4倍上采样，其中输入图像的每个像素被分割成四个 更高分辨率的像素。在至少一个实施例中，在低分辨率像素252中的样本 256的位置可用于计算一个或更多个对应的高分辨率像素的上采样核。在 至少一个实施例中，该核提供用于模糊、压花、锐化或边缘检测中的至少 一个。
在至少一个实施例中，系统300可以执行如图3中所示的图像帧序列 的上采样。在至少一个实施例中，接收与序列或流的视频帧相对应的输入 图像302。在至少一个实施例中，输入图像302是较低分辨率的密集图像。 在至少一个实施例中，上采样模块304(或系统、组件、设备或服务)可 以应用如上所述和关于图2B示出的上采样算法，它可以提供亚像素偏移 感知的上采样。在至少一个实施例中，可以将该上采样图像馈送到经训练 的神经网络320。在至少一个实施例中，经训练的网络320可以接受附加 输入，以试图推理出更高质量的上采样图像或视频帧。在至少一个实施例 中，经训练的网络320还接受来自先前推理帧的视频帧数据作为输入。在 至少一个实施例中，可以利用为序列中的前一帧推理出的密集的大历史图 像328向经训练的网络320提供历史输入数据。在至少一个实施例中，可以应用运动扭曲模块330或过程来生成双三次扭曲历史图像308。在至少 一个实施例中，运动扭曲可用于对数据应用小的偏移量，以满足一个或更 多个约束。在至少一个实施例中，偏移量至少部分依赖于针对图像部分的 确定或预测的运动。在至少一个实施例中，历史图像308可以使用颜色空 间转换模块310进行处理，例如，在特定颜色空间中生成双三次扭曲图像 312，例如包含亮度值和两个色度值的YCoCg颜色空间。在至少一个实施 例中，双三次扭曲图像312可被馈送到亮度确定模块318，以将亮度特定 的图像数据作为输入提供给经训练的网络320。在至少一个实施例中，亮 度确定模块318还可接受由时间抗混叠模块314产生的抗混叠图像316， 以提供抗混叠的亮度值，以平滑所处理图像的上采样结果。在至少一个实 施例中，作为神经网络320的输入提供的历史图像已经可以在某种程度上 部分基于应用的确定抖动偏移量与当前帧306混合，这会有助于时序收敛 到良好、清晰、高分辨率的图像。
在至少一个实施例中，经训练的神经网络320生成混合因子和一些核 心，这些核心可用于将输入图像302和历史图像328混合在一起，以产生 推理的输出图像326。在至少一个实施例中，输出图像326具有与放大图 像306相同的分辨率。在至少一个实施例中，着色器模块324可用于执行 另一个颜色空间变换，例如，即使是在YCoCg颜色空间中的图像数据上进 行操作的训练好的网络320，也能使输出图像326存在于RGB颜色空间中。 在至少一个实施例中，由训练模型320推理的核心可以帮助提高输出图像 326的感知质量，输出图像326还用作对应序列的下一个输入视频帧的历 史图像328。在至少一个实施例中，可以应用从经训练的网络320输出的 核因子来改进推理的、上采样的图像326的各种质量，这可能包括重影或 处理伪影的锐度和减少。在至少一个实施例中，可以将该核心数据中的至 少一些作为附加输入322提供给经训练的网络320用于后续图像或视频帧， 以试图提高序列的一个或更多个后续处理的帧的质量。
在至少一个实施例中，使用包括注释图像或视频帧的数据集对神经网 络320进行训练。在至少一个实施例中，图像对用于训练，包括要上采样 的图像和相应的抗混叠、上采样、更高分辨率的图像。在至少一个实施例 中，可以训练神经网络320以学习这些图像对之间的适当映射。在至少一 个实施例中，还可以训练神经网络320以确定要应用的适当的混合因子和 一个或更多个核因子。在至少一个实施例中，可以利用多因素损失函数在 训练期间优化神经网络320，例如通过优化网络参数以使相应的损失值最 小化。在至少一个实施例中，使用多因素损失函数，因为对图像质量的人 类感知进行建模可能是复杂的，难以在数学上捕获。在至少一个实施例中， 用于训练网络(例如神经网络298)的损失函数，可以利用风格分量和时 序分量，以及其他损失(诸如L2损失)以最小化误差。在至少一个实施例中，空间分量有助于最小化重影或其他类似伪影的出现，而时序分量有 助于在输出序列的帧之间平滑运动。在至少一个实施例中，这些帧对的序 列用于训练，以提供改进的时序平滑。
在至少一个实施例中，神经网络320为每个像素预测各种因素。在至 少一个实施例中，网络320预测或推理十个因素，包括一个混合因素和要 应用于相应图像输入的核心的九个元素。在至少一个实施例中，当生成预 测时，这九个因素可应用于当前的上采样帧数据。在至少一个实施例中， 可以使用确定的混合因子将该处理过的上采样帧与来自先前推理帧的数据 混合。在至少一个实施例中，只有一个亮度通道用于此处理和混合，它可 以提供与使用全彩图像类似的结果，但需要的数据管理和处理要少得多。
在至少一个实施例中，可以用每像素的加权因子对损失进行加权。在 至少一个实施例中，每像素加权能够将更多注意力集中到可能存在去遮挡 的区域，或以前被遮挡但不再被遮挡的区域，从而使一个或更多个对象突 然变得可见或在序列的视频帧中表示。在至少一个实施例中，成功的去遮 挡管理可有助于减少重影伪影的存在。在至少一个实施例中，通过将当前 参考帧与先前的扭曲参考帧进行比较来计算该权重因子。在至少一个实施例中，如果该先前扭曲的参考帧的像素落在相应当前参考帧的颜色分布的 边界框内，则可以假设在该位置可能没有去遮挡。在至少一个实施例中， 如果确定先前扭曲的参考帧和当前参考帧之间存在颜色显著差异，则可以 将高权重应用于该空间损失。在至少一个实施例中，这种空间损失的高权 重会迫使空间损失更多地受到当前参考帧和先前参考帧之间具有大的颜色 差异的区域的影响。
在至少一个实施例中，仅提供最后的扭曲帧预测作为当前帧的输入， 而不是一组先前的预测。在至少一个实施例中，该最后的预测将基于来自 过去帧的信息，并且将包括更新的信息，以最小化伪影并在推理图像中提 供优越的锐度。在至少一个实施例中，通过使用损失函数对训练过程中的 预测中的错误进行隐式管理，因为坏帧或具有伪影的帧在评估时将具有很 高的损失值，这将导致该预测被丢弃。在至少一个实施例中，由于场景变化或相机摇动而引起的剧烈变化也可能导致最后的预测被丢弃而不用于上 采样，因为颜色值或位置的大的变化可能与当前帧无关，或者至少大体上 不同。
在至少一个实施例中，例如关于图6所描述的，超采样可以在多个位 置执行，例如在客户端设备上、由内容供应商或云资源供应商执行。在至 少一个实施例中，具有至少一个图形处理器的客户端设备将接收或获得较 低分辨率数据，然后在显示或呈现上采样数据之前对该数据进行上采样。 在至少一个实施例中，较低分辨率数据可以包括在流上接收的、由游戏或 渲染引擎生成的、由相机或传感器生成的、或包含在文件中的视频数据。 在至少一个实施例中，上采样可以几乎实时发生，也可以离线进行后续观 看或呈现。在至少一个实施例中，诸如游戏之类的应用程序可能需要快速 上采样，以便使玩家能够接近实时地查看升级后的内容，而没有可感知的 延迟，以便享受游戏体验，并且不会因为显著的延迟而处于劣势。
在至少一个实施例中，一个或更多个其它输入322可以包括在当前帧 和先前预测帧之间确定的差异信息。在至少一个实施例中，这些输入可以 帮助识别在像素值中存在很大差异的像素或像素区域。在至少一个实施例 中，该信息可以有利地用于训练或推理时间，以确定图像的不同区域的某 些像素值的权重。在至少一个实施例中，也可以从网络320生成隐藏的历 史数据并将其用作后续帧的输入，这可以使网络320能够施加可能对后续帧有用的信息，或者可以用作分析或推理后续帧的起点。
在至少一个实施例中，可以使用图4中所示的过程400来执行视频帧 的上采样。在至少一个实施例中，接收402或以其他方式获得较低分辨率 视频流。在至少一个实施例中，当接收时可以分析该流的各个帧以提供该 流的较高分辨率版本以进行显示。在至少一个实施例中，可以使用上采样 算法上采样404该流的当前视频帧。在至少一个实施例中，获得406先前 扭曲视频帧预测，这将以与上采样产生相同的分辨率。在至少一个实施例 中，视情况将这些帧转换408到目标颜色空间，并且该目标空间的单个通 道用于待处理的那些帧的表示。在至少一个实施例中，这些帧被提供410， 在适用的情况下具有至少一些附加信息，作为经训练的神经网络的输入来 确定混合因子和一个或更多个核心因子。在至少一个实施例中，这些推理 因子和输入帧用于生成412具有高图像质量和目标上采样分辨率的相应当 前输入视频帧的输出版本。在至少一个实施例中，可以提供414该输出视 频帧用于作为视频流的一部分显示，以便以第一、较低分辨率接收的视频 流可以以第二、较高分辨率显示，该第二、较高分辨率具有良好的图像质 量和少量来自上采样的伪影。
在至少一个实施例中，可以使用图4中所示的过程400来执行视频帧 的上采样。在至少一个实施例中，接收502视频数据当前帧。在至少一个 实施例中，使用升级过程将该视频数据的当前视频帧上采样504至目标较 高分辨率。在至少一个实施例中，提供506该上采样当前帧，具有该目标 较高分辨率的先前推理帧作为经训练的神经网络的输入。在至少一个实施 例中，至少部分地基于来自该上采样的当前帧和先前推理帧的像素值混合 来推理出508该当前视频帧的输出版本。在至少一个实施例中，可以提供 510该输出版本用于显示，以及用于处理以较低分辨率接收的后续视频帧。
神经网络训练和部署
越来越多的行业和应用正在利用机器学习。在至少一个实施例中，在 处理器上开发的深度神经网络(DNN)已用于各种用例，从无人驾驶汽车 到更快的药物开发，从用于安全系统的自动图像分析到视频聊天应用中的 智能实时语言翻译。在至少一个实施例中，深度学习是一种建模人脑的神 经学习过程，不断学习，不断变得更聪明并随着时间的推移更快地提供更 准确的结果的技术。最初，成年人教孩子正确识别和分类各种形状，最终 无需任何指导即能够识别形状。类似地，在至少一个实施例中，将需要对 被设计为完成类似任务的深度学习或神经学习系统进行训练，以使其在识 别基本对象、被遮挡对象等方面变得更聪明、更高效，同时还为这些对象 分配上下文。
在至少一个实施例中，人脑中的神经元查看接收到的各种输入，将重 要性级别分配给这些输入中的每一个，然后将输出传递给其他神经元以对 其进行操作。人工神经元或感知器是神经网络的最基本模型。在至少一个 实施例中，感知器可以接收表示该感知器正被训练以识别和分类的对象的 各种特征的一个或更多个输入，并且基于在定义对象的形状中的特征的重 要性为这些特征中的每一个分配某一权重。
深度神经网络(DNN)模型包括许多连接的感知器(例如，节点)的 多个层，可以用大量的输入数据对其进行训练，从而以高精度快速解决复 杂的问题。在一个示例中，DNN模型的第一层将汽车的输入图像分解为各 个部分，并寻找诸如线条和角之类的基本图案。第二层组装线条以寻找更 高级别的图案，例如车轮、挡风玻璃和后视镜。下一层识别车辆的类型， 最后几层为输入图像生成标签，识别特定汽车品牌的模型。一旦训练了 DNN，就可以部署该DNN并将其用于在称为推理的过程中识别和分类对 象或图案。推理的示例(DNN从给定输入中提取有用信息的过程)包括识 别存入ATM机的支票上的手写数字，识别照片中朋友的图像，提供电影 推荐，在无人驾驶汽车中识别和分类不同类型的汽车、行人以及道路危险， 或近乎实时地翻译人类语音。
在训练过程中，数据在前向传播阶段流经DNN，直到产生表示对应 于输入的标签的预测为止。如果神经网络没有正确标记输入，则将分析正 确标签和预测标签之间的误差，并在反向传播阶段调整每个特征的权重， 直到DNN正确标记输入和训练数据集中的其他输入。训练复杂的神经网 络需要大量的并行计算性能，包括所支持的浮点乘法和加法。推理比训练 计算量要少，这是一个对延迟敏感的过程，其中将经训练的神经网络应用 于以前从未见过的新输入，以对图像进行分类，翻译语音并推理出新信息。
神经网络在很大程度上依赖于矩阵数学运算，而复杂的多层网络需要 大量的浮点性能和带宽以提高效率和速度。具有数千个处理核心，针对矩 阵数学运算进行了优化，并提供数十至数百TFLOPS的性能，计算平台可 以提供基于深度神经网络的人工智能和机器学习应用所需的性能。
图6示出了在至少一个实施例中可用于训练和利用机器学习的示例系 统600的组件。如将要讨论的，可以由可以在单个实体或多个实体的控制 下的计算设备和资源或单个计算系统的各种组合来提供各种组件。此外， 可以由不同实体触发、发起或请求各方面。在至少一个实施例中，可以由 与供应商环境606相关联的供应商来指导对神经网络的训练，而在至少一 个实施例中，可以由能够通过客户端设备602或其他此类资源访问供应商 环境的顾客或其他用户来请求训练神经网络。在至少一个实施例中，训练 数据(或要由经训练的神经网络分析的数据)可以由供应商、用户或第三 方内容供应商624提供。在至少一个实施例中，客户端设备602可以是车 辆或对象，可以代表用户进行导航，例如，该用户可以提交请求和/或接收 有助于设备导航的指令。
在至少一个实施例中，能够通过至少一个网络604提交请求以将其接 收至供应商环境606。在至少一个实施例中，客户端设备可以是使用户能 够生成和发送这样的请求的任何适当的电子和/或计算设备，如可以包括台 式计算机、笔记本计算机、计算机服务器、智能手机、平板电脑、游戏机 (便携式或其他方式)、计算机处理器、计算逻辑和机顶盒。一个或更多 个网络604可以包括用于发送请求或其他这样的数据的任何适当的网络， 例如可以包括因特网、内联网、以太网、蜂窝网络、局域网(LAN)、在 节点之间进行直接无线连接的网络等等。
在至少一个实施例中，可以将请求接收至接口层608，在该示例中， 该接口层可以将数据转发到训练和推理管理器610。该管理器可以是包括 用于管理与数据或内容相一致的服务和请求的硬件和软件的系统或服务。 在至少一个实施例中，该管理器可以接收训练神经网络的请求，并且可以 将请求的数据提供给训练管理器612。在至少一个实施例中，如果请求未 指定，则训练管理器612可以选择要使用的适当模型或网络，并可以使用 相关的训练数据来训练模型。在至少一个实施例中，训练数据可以是从客 户端设备602接收的或从第三方供应商624获得的，存储到训练数据存储 库614的一批数据。在至少一个实施例中，训练管理器612可以负责训练 数据，例如通过使用本文讨论的基于LARC的方法。网络可以是任何适当 的网络，例如递归神经网络(RNN)或卷积神经网络(CNN)。一旦训练 了网络并成功评估了网络，就可以将训练的网络存储到模型存储库616， 例如，其可以存储用于用户、应用程序或服务等的不同模型或网络。在至 少一个实施例中，针对单个应用程序或实体可能存在多个模型，如可以基 于多个不同因素来利用多个模型。
在至少一个实施例中，在随后的时间点，可以从客户端设备602(或 另一个这样的设备)接收对至少部分地受训练的神经网络确定或影响的内 容(例如，路径确定)或数据的请求。该请求可以包括例如要使用神经网 络处理的输入数据，以获得一个或更多个推理或其他输出值、分类或预测。 在至少一个实施例中，尽管也可以使用不同的系统或服务，但是输入数据 可以被接收至接口层608并且被引导到推理模块618。在至少一个实施例 中，如果尚未本地存储到推理模块618，则推理模块618可以从模型存储 库616中获得适当的训练网络，例如本文所述的训练的深度神经网络 (DNN)。推理模块618可以将数据作为输入提供给训练的网络，然后可 以生成一个或更多个推理作为输出。例如，这可以包括输入数据实例的分 类。在至少一个实施例中，然后可以将推理发送到客户端设备602以向用 户显示或与用户进行其他通信。在至少一个实施例中，用户的上下文数据 也可以存储到用户上下文数据存储库622，该数据库可以包括关于用户的 数据，该数据可以用作生成推理或确定获得实例后返回给用户的数据的网 络输入。在至少一个实施例中，可以包括输入或推理数据中的至少一些的 相关数据，也可以被存储到本地数据库620以用于处理将来的请求。在至少一个实施例中，用户可以使用帐户或其他信息来访问供应商环境的资源 或功能。在至少一个实施例中，如果允许和可用，还可以收集用户数据并 将其用于进一步训练模型，以便为将来的请求提供更准确的推理。在至少 一个实施例中，可以通过用户界面接收对在客户端设备602上执行的机器 学习应用626的请求，并通过相同的界面显示结果。客户端设备可以包括 资源，诸如用于生成请求和处理结果或响应的处理器628和存储器630， 以及用于存储用于机器学习应用626的数据的至少一个数据存储元件632。
在至少一个实施例中，处理器628(或训练管理器612或推理模块618 的处理器)将是中央处理单元(CPU)。但是，如上所述，此类环境中的 资源可以利用GPU来处理用于至少某些类型的请求的数据。GPU具有数 千个核心，旨在处理大量的并行工作负载并，因此在用于训练神经网络和 生成预测的深度学习中变得很流行。虽然使用GPU进行离线构建可以更快 地训练更大、更复杂的模型，但离线生成预测意味着无法使用请求-时间输 入特征，或者必须针对所有特征排列生成预测并将其存储在查找表中以进 行服务实时请求。如果深度学习框架支持CPU模式，并且模型足够小且简 单以至可以合理的延迟在CPU上执行前馈，则CPU实例上的服务可以托 管模型。在这种情况下，可以在GPU上离线进行训练，并在CPU上实时 进行推理。如果CPU方法不是可行的，则服务可以在GPU实例上运行。 但是，由于GPU具有与CPU不同的性能和成本特征，因此运行将运行时 算法卸载到GPU的服务可能要求将其设计成与基于CPU的服务不同。
在至少一个实施例中，可以从客户端设备602提供视频数据，用于在 供应商环境606中的增强。在至少一个实施例中，可以在客户端设备602 中对视频数据进行处理以进行增强。在至少一个实施例中，视频数据可以 是来自第三方内容供应商624的流，并由第三方供应商624、供应商环境 606、或客户端设备602增强。
图7示出了在至少一个实施例中，可用于对数据进行分类或生成推理 的示例系统700。在至少一个实施例中，可以在本文讨论的至少一个实施 例中使用有监督训练和无监督训练。在至少一个实施例中，提供一组训练 数据702(例如，分类或标记的数据)作为输入，以用作训练数据。在至 少一个实施例中，训练数据可以包括针对其要训练神经网络的至少一种类 型的对象的实例，以及识别该类型的对象的信息。在至少一个实施例中， 训练数据可能包括一组图像，每个图像都包含对象类型的表示，其中每个 图像还包含标签、元数据、分类或其他识别在各自的图像中表示的对象类 型的信息片段或与之相关联。各种其他类型的数据也可以用作训练数据， 并且可以包括文本数据、音频数据、视频数据等。在至少一个实施例中， 训练数据702作为训练输入提供给训练管理器704。在至少一个实施例中， 训练管理器704可以是包括硬件和软件的系统或服务，例如执行训练应用 程序的一个或更多个计算设备，用于训练神经网络(或其他模型或算法等)。 在至少一个实施例中，训练管理器704接收指示要用于训练的模型的类型 的指令或请求。在至少一个实施例中，模型可以是可用于此类目的的任何 适当的统计模型、网络或算法，例如可以包括人工神经网络、深度学习算 法、学习分类器、贝叶斯网络等。在至少一个实施例中，训练管理器704 可以从适当的存储库706中选择初始模型或其他未训练的模型，并利用训 练数据702来训练模型生成可以用于对相似类型的数据进行分类的训练的 模型708(例如，训练的深度神经网络)，或生成其他此类推理。在不使 用训练数据的至少一个实施例中，仍然可以根据训练管理器704选择适当 的初始模型来对输入数据进行训练。
在至少一个实施例中，可以以多种不同方式训练模型，这可能部分取 决于所选模型的类型。在至少一个实施例中，可以向机器学习算法提供一 组训练数据，其中模型是通过训练过程创建的模型伪像。在至少一个实施 例中，训练数据的每个实例包含正确答案(例如，分类)，其可以被称为 目标或目标属性。在至少一个实施例中，学习算法在训练数据中找到将输 入数据属性映射到目标的模式，要预测的答案，并输出捕获这些模式的机 器学习模型。在至少一个实施例中，然后可以使用机器学习模型来获得对 未指定目标的新数据的预测。
在至少一个实施例中，训练管理器704可以从一组机器学习模型中进 行选择，所述机器学习模型包括二进制分类、多分类和回归模型。在至少 一个实施例中，要使用的模型的类型可以至少部分取决于要预测的目标的 类型。在至少一个实施例中，用于二进制分类问题的机器学习模型可预测 二进制结果，例如两个可能的类之一。在至少一个实施例中，学习算法(诸 如逻辑回归)可用于训练二进制分类模型。在至少一个实施例中，针对多类别分类问题的机器学习模型允许针对多个类别生成预测，例如预测两个 以上结果中的一个。多项式逻辑回归对于训练多类模型可能很有用。回归 问题的机器学习模型可预测数值。线性回归对于训练回归模型很有用。
在至少一个实施例中，为了训练根据一个实施例的机器学习模型，训 练管理器必须确定输入训练数据源以及其他信息，例如包含要预测的目标 的数据属性的名称、所需的数据转换指令，以及训练参数以控制学习算法。 在至少一个实施例中，在训练过程中，训练管理器704可以基于训练数据 源中指定的目标类型自动选择适当的学习算法。在至少一个实施例中，机 器学习算法可以接受用于控制训练过程和所得机器学习模型的某些属性的参数。这些在本文中称为训练参数。在至少一个实施例中，如果未指定任 何训练参数，则训练管理器可以利用已知的默认值来很好地处理大范围的 机器学习任务。可以为其指定值的训练参数的示例包括最大模型大小、通 过训练数据的最多次数、随机播放类型、正则化类型、学习率和正则化量。 可以指定默认设置，具有用于调整值以微调性能的选项。
在至少一个实施例中，最大模型大小是在训练模型期间创建的模式的 总大小(以字节为单位)。在至少一个实施例中，默认情况下，可以创建 指定大小的模型，例如100MB的模型。如果训练管理器无法确定足够的 图案来填充模型大小，则可以创建较小的模型。如果训练管理器发现图案 数量超出了指定大小所能容纳的数量，则可以通过修整对学习模型的质量 影响最小的图案来强制实施最大截止。选择模型大小可以对模型的预测质 量和使用成本之间的权衡进行控制。在至少一个实施例中，较小的模型可 能会导致训练管理器移除许多模式以适应最大大小限制，从而影响预测的 质量。在至少一个实施例中，较大的模型可能成本比查询实时预测的更高。 在至少一个实施例中，较大的输入数据集不一定会导致较大的模型，因为 模型存储图案而不是输入数据。在至少一个实施例中，如果模式少且简单， 则生成的模型将很小。具有大量原始属性(输入列)或派生特征(数据转 换的输出)的输入数据可能会在训练过程中找到并存储更多图案。
在至少一个实施例中，训练管理器704可以对训练数据进行多次通过 或迭代以尝试发现图案。在至少一个实施例中，可以存在默认的通过次数， 例如十次，而在至少一个实施例中，可以设置最大通过次数，例如高达一 百次通过。在至少一个实施例中，可能没有最大集合，或者可能存在会触 发训练过程结束的收敛准则或其他因素集合。在至少一个实施例中，训练 管理器704可以在训练期间监视图案的质量(例如用于模型收敛)，并且 当没有更多的数据点或图案需要发现时可以自动停止训练。在至少一个实 施例中，仅具有少量观察结果的数据集可能需要更多的数据遍历才能获得 足够高的模型质量。较大的数据集可能包含许多相似的数据点，这可以减 少对大量通过的需求。选择更多通过数据的潜在影响是，模型训练可能需 要更长的时间，并且在资源和系统利用率方面会花费更多。
在至少一个实施例中，在训练之前或在训练的传递之间混洗(shuffle) 训练数据。在至少一个实施例中，混洗是一种随机或伪随机混洗，用于生 成真正的随机排序，尽管可能存在一些约束条件以确保不对某些类型的数 据进行分组，或者如果存在这种分组，则可以对混洗的数据进行重新混洗 等。在至少一个实施例中，混洗改变了将数据用于训练的序列或安排，以 使训练算法不会遇到相似类型的数据的分组或连续太多观察的单一类型数 据。在至少一个实施例中，可以训练模型来预测对象。在至少一个实施例 中，上传之前，数据可能会按对象类型分类。在至少一个实施例中，然后， 算法可以按对象类型按字母序列处理数据，首先仅遇到特定对象类型的数 据。在至少一个实施例中，模型将开始学习该类型对象的图案。在至少一 个实施例中，然后，模型将仅遇到用于第二种对象类型的数据，并将尝试 调整模型以适合该对象类型，这可能会使适合第一种对象类型的图案退化。 对象类型之间的这种突然切换可能会产生无法学习如何准确预测对象类型 的模型。在至少一个实施例中，在将训练数据集划分为训练子集和评估子 集之前，在至少一个实施例中，可以执行混洗，从而对于两个阶段都利用 相对均匀的数据类型分布。在至少一个实施例中，训练管理器704可以使 用例如伪随机混洗技术来自动混洗数据。
在至少一个实施例中，当创建机器学习模型时，在至少一个实施例中， 训练管理器704可以使用户能够指定设置或应用定制选项。在至少一个实 施例中，用户可以指定一个或更多个评估设置，以指示用于评估机器学习 模型的预测质量的输入数据的要保留的一部分。在至少一个实施例中，用 户可以指定策略，其指示哪些属性和属性转换可用于模型训练。在至少一 个实施例中，用户还可以指定控制训练过程和所得模型的某些属性的各种 训练参数。
在至少一个实施例中，一旦训练管理器确定完成了模型的训练，例如 通过使用本文讨论的至少一个最终标准，就可以提供训练的模型708，以 供分类器714用于分类(或以其他方式生成推理以)验证数据712。在至 少一个实施例中，这涉及模型的训练模式和模型的推理模式之间的逻辑转 换。在至少一个实施例中，然而，训练的模型708将首先被传递到评估器 710，该评估器可以包括在用于评估训练的模型的质量(或其他方面)的至 少一个计算资源(例如，至少一个服务器的CPU或GPU)上执行的应用 程序、过程或服务。在至少一个实施例中，对模型进行评估，以确定该模 型在预测新数据和未来数据的目标时是否至少会提供性能的最低的可接受 或阈值水平。如果否，则训练管理器704可以继续训练该模型。在至少一 个实施例中，由于将来的数据实例通常将具有未知的目标值，因此可能希 望在已知目标答案的数据上检查机器学习的精度度量，并将该评估用作未 来数据的预测精度的代理。
在至少一个实施例中，使用被提供用于训练的训练数据702的子集来 评估模型。可以使用如上所述的混洗和拆分方法来确定该子集。在至少一 个实施例中，此评估数据子集将标有目标，并因此可以充当评估地面实况 的资源。使用用于训练的相同数据来评估机器学习模型的预测精度是没有 用的，因为对于记住训练数据而不是对其进行概括的模型可能会产生肯定 的评估。在至少一个实施例中，一旦训练完成，则使用训练的模型708来处理评估数据子集，并且评估器710可以通过将地面实况数据与该模型的 相应输出(或预测/观察)进行比较来确定该模型的精度。在至少一个实施 例中，评估器710在至少一个实施例中可以提供摘要或性能度量，其指示 预测值和真实值的匹配程度。在至少一个实施例中，如果训练的模型不满 足至少最小性能标准或其他这样的精度阈值，则可以指示训练管理器704 进行进一步的训练，或者在某些情况下，尝试训练新的或不同的模型。在 至少一个实施例中，如果训练的模型708满足相关标准，则可以提供训练 的模型以供分类器714使用。
在至少一个实施例中，当创建和训练机器学习模型时，在至少一个实 施例中，可期望指定将导致能够进行准确预测的模型的模型设置或训练参 数。在至少一个实施例中，参数包括要执行(前向和/或反向)的传递数、 正则化或提炼、模型大小和混洗类型。在至少一个实施例中，选择对评估 数据产生最佳预测性能的模型参数设置可能会导致模型过度拟合。在至少 一个实施例中，当模型存储了训练和评估数据源中出现的图案，但未能概 括数据中的图案时，就会发生过度拟合。当训练数据包括评估中使用的所 有数据时，经常会发生过度拟合。在至少一个实施例中，过度拟合的模型 在评估期间可能会表现良好，但可能无法对新数据或其他验证数据做出准 确的预测。在至少一个实施例中，为了避免选择过度拟合的模型作为最佳 模型，训练管理器可以保留额外的数据以验证模型的性能。例如，训练数 据集可分为60％用于训练，40％用于评估或验证，其可分为两个或多个阶 段。在至少一个实施例中，在选择了最适合评估数据的模型参数后，导致 收敛于验证数据的子集(例如该验证数据的一半)之后，可以使用其余的 验证数据执行第二次验证，以确保该模型的性能。如果此模型符合验证数 据的期望，则此模型不会过度拟合数据。在至少一个实施例中，可以将测 试集或保留集用于测试参数。在至少一个实施例中，使用第二个验证或测试步骤有助于选择适当的模型参数以防止过度拟合。但是，从训练过程中 拿出更多数据进行验证会使可用于训练的数据更少。对于较小的数据集， 这可能会出现问题，因为可能没有足够的数据可用于训练。在至少一个实 施例中，在这种情况下的一种方法是执行交叉验证，如本文其他地方所述。
在至少一个实施例中，有许多度量或洞察可用于审查和评估给定模型 的预测精度。在至少一个实施例中，一个评估结果包含用于报告模型总体 成功的预测精度度量，以及帮助探索模型的精度超出预测精度度量的可视 化。结果还可以提供查看设置得分阈值(如二进制分类)的影响的能力， 并可以生成有关用以检查评估的有效性的标准的警报。度量和可视化的选 择可以至少部分取决于要评估的模型的类型。
在至少一个实施例中，一旦经过令人满意的训练和评估后，可以使用 训练的机器学习模型来构建或支持机器学习应用程序。在一个实施例中， 构建机器学习应用程序是涉及一系列步骤的迭代过程。在至少一个实施例 中，一个或更多个核心机器学习问题可以根据观察到的内容以及模型要预 测的答案来构建。在至少一个实施例中，然后可以收集、清理和准备数据， 以使其适合于通过机器学习模型训练算法使用的数据。可以对该数据进行可视化和分析，以进行完整性检查，以验证数据质量和理解数据。这可能 是原始数据(例如输入变量)和答案数据(例如目标)没有以可用于训练 高度预测模型的方式表示的情况。因此，可能希望从原始变量构建更具预 测性的输入表示或特征。可以将结果特征输入到学习算法中，以构建模型 并根据从模型构建中保留的数据评估模型的质量。然后可以使用模型为新 数据实例生成目标答案的预测。
在至少一个实施例中，在图7的系统700中，在评估之后，将经训练 的模型710提供给分类器714或使其可用，该分类器能够使用经训练的模 型来处理验证数据。在至少一个实施例中，这可能包括从用户或未分类的 第三方接收到的数据，例如正在查询有关这些图像中所表示内容的信息的 查询图像。在至少一个实施例中，验证数据可以由分类器使用训练的模型 进行处理，并且可以将产生的结果716(例如分类或预测)发送回相应的 来源，或者进行其他处理或存储。在至少一个实施例中，并且在允许这种 使用的情况下，可以将这些目前分类的数据实例存储到训练数据存储库， 可以由训练管理器将其用于经训练的模型708的进一步训练。在至少一个 实施例中，将在新数据可用时对模型进行连续训练，但是在至少一个实施 例中，将根据诸如数据集的大小或模型复杂度等因素，定期对这些模型进行训练，例如每天或每周一次。
在至少一个实施例中，分类器714可以包括适当的硬件和软件，用于 使用训练的模型来处理验证数据712。在至少一个实施例中，分类器将包 括一个或更多个计算机服务器，每个服务器具有一个或更多个能够处理数 据的图形处理单元(GPU)。在至少一个实施例中，GPU的配置和设计可 能使它们比CPU或其他此类组件更期望用于处理机器学习数据。在至少一 个实施例中，可以将训练的模型在至少一个实施例中加载到GPU内存中， 并且将接收到的数据实例提供给GPU以进行处理。GPU可以具有比CPU 多得多的核心，并且GPU核心可以更不复杂。在至少一个实施例中，给定 的GPU可能能够通过不同的硬件线程同时处理数千个数据实例。在至少一 个实施例中，GPU也可以配置为最大化浮点吞吐量，这可以为大型数据集 提供明显的额外处理优势。
在至少一个实施例中，即使在使用GPU、加速器和其他此类硬件来加 速诸如模型训练或使用此类模型进行数据分类之类的任务时，此类任务仍 可能需要大量时间、资源分配和成本。在至少一个实施例中，如果要使用700次通过来训练机器学习模型，并且数据集包括要用于训练的1,000,000 个数据实例，则每次通过都需要处理所有百万个实例。架构的不同部分也 可以由不同类型的设备支持。在至少一个实施例中，可以在逻辑上集中的位置处使用一组服务器来执行训练，如可以作为服务提供的那样，而原始 数据的分类可以由这种服务或在客户端设备上以及其他这样的选项来执行。 这些设备也可以由同一实体或多个实体拥有、操作或控制。
在至少一个实施例中，图8示出了在至少一个实施例中可以训练的或 以其他方式利用的示例神经网络800。在至少一个实施例中，统计模型是 人工神经网络(ANN)，其包括多个节点层，包括输入层802、输出层806 和中间节点的多个层804，通常称为“隐藏”层，因为内部层和节点通常 在神经网络中不可见或不可访问。在至少一个实施例中，尽管仅出于解释 目的示出了几个中间层，但是应当理解，对可以利用的中间层的数量没有 限制，并且对层的任何限制通常将是使用模型处理所需的资源或时间的因 素。在至少一个实施例中，除了可以包括接点和层的其他数量或选项之外， 还可以使用附加类型的模型、网络、算法或过程。在至少一个实施例中， 验证数据可以由网络的层处理以生成一组推理或推理分数，然后可以将其 馈送到损失函数808。
在至少一个实施例中，给定层的所有节点互连到相邻层的所有节点。 在至少一个实施例中，中间层的节点然后将各自连接到两个相邻层的节点。 在至少一个实施例中，在一些模型中节点也称为神经元或连接的单元，并 且节点之间的连接称为边缘。每个节点都可以为接收到的输入执行一个功 能，例如通过使用指定的功能。在至少一个实施例中，节点和边缘可以在 训练过程中获得不同的权重，并且节点的各个层可以对接收到的输入执行 特定类型的转换，在训练过程中还可以学习或调整这些转换。在至少一个 实施例中，学习可以是有监督的学习或无监督的学习，这可能至少部分取 决于训练数据集中包含的信息类型。在至少一个实施例中，可以利用各种 类型的神经网络，例如可以包括卷积神经网络(CNN)，所述卷积神经网 络(CNN)包括许多卷积层和一组池化层，并已被证明对诸如图像识别的 应用程序是有益的。由于要确定的参数数量相对较少，因此CNN比其他 网络也更易于训练。
在至少一个实施例中，可以使用各种调整参数来训练这种复杂的机器 学习模型。选择参数、拟合模型和评估模型是模型调整过程的一部分，通 常称为超参数优化。在至少一个实施例中，这种调整可以包括对基础模型 或数据进行内省。在训练或生产设置中，稳健的工作流程对于避免超参数 的过度拟合非常重要，如本文其他地方所述。交叉验证和向训练数据集添 加高斯噪声是避免对任何一个数据集过度拟合的有用技术。对于超参数优化，可能需要保持训练集和验证集固定。在至少一个实施例中，可以在某 些类别中调整超参数，例如可以包括数据预处理(例如将单词转换为向量)， CNN架构定义(例如，过滤器尺寸、过滤器数量)，随机梯度下降(SGD) 参数(例如学习率)，以及正则化或提炼(例如丢弃概率)。
在至少一个实施例中，在预处理过程中，可以将数据集的实例嵌入到 特定大小的较低维空间中。在至少一个实施例中，该空间的大小是要调整 的参数。在至少一个实施例中，CNN的架构包含许多可调参数。过滤器尺 寸的参数可以表示信息的解释，该信息与将要分析的实例的大小相对应。 在计算语言学中，这称为n-gram大小。示例CNN使用三种不同的过滤器 尺寸，它们代表了可能不同的n-gram大小。每个过滤器尺寸的过滤器数量 可以对应于过滤器的深度。每个过滤器都尝试学习与实例结构不同的内容， 例如文本数据的句子结构。在卷积层中，激活函数可以是整流线性单位， 并且池类型设置为最大池。然后可以将结果串联到一维向量中，最后一层 完全连接到二维输出上。这对应于可以应用优化功能的二进制分类。一种 这样的功能是梯度下降的均方根(RMS)传播方法的实现，其中示例超参数可以包括学习率、批大小、最大梯度法线和历元。神经网络、正则化可 能是一个非常重要的考虑因素。在至少一个实施例中，输入数据可以是相 对稀疏的。在这种情况下，主要的超参数在倒数第二层处可以被丢弃，这 表示一定比例的节点在每个训练周期不会“触发”。示例训练过程可以基 于对先前配置的性能的反馈来建议不同的超参数配置。可以使用建议的配 置来训练该模型，可以在指定的验证集上进行评估，并可以进行性能报告。 可以重复此过程，例如权衡探索(了解更多有关不同配置的信息)和开发 (利用先前的知识以获得更好的结果)。
由于训练CNN可以并行化并且可以利用GPU支持的计算资源，因此 可以针对不同场景尝试多种优化策略。复杂的场景允许调整模型架构和预 处理以及随机梯度下降参数。这扩展了模型配置空间。在基本情况下，仅 调整预处理和随机梯度下降参数。与基本方案相比，在复杂方案中可以有 更多的配置参数。可以使用线性或指数步数执行关节空间的调整，并通过 模型的优化循环进行迭代。这样的调整过程的成本可以大大低于诸如随机 搜索和网格搜索之类的调整过程，而不会造成任何明显的性能损失。
在至少一个实施例中，可以使用反向传播来计算用于确定神经网络的 权重的梯度。反向传播是微分的一种形式，如上所述，可以使用梯度下降 优化算法来调整应用于各种节点或神经元的权重。可以使用相关损失函数 的梯度来确定权重。反向传播可以利用损失函数对统计模型生成的输出的 导数。如上所述，各个节点可以具有定义各个节点的输出的关联激活功能。 可以适当地使用各种激活函数，如可以包括径向基函数(RBF)和Sigmoid函数，它们可以被各种支持向量机(SVM)用于数据转换。节点的中间层 的激活函数在本文中被称为内部积核心。这些函数可以包括，例如，识别 函数、阶梯函数、Sigmoid函数、斜坡函数等等。激活函数也可以是线性 的或非线性的，以及其他此类选项。
在至少一个实施例中，使用训练数据集来训练未训练的神经网络。在 至少一个实施例中，训练框架是PyTorch框架，Tensorflow，Boost，Caffe， Microsoft CognitiveToolkit/CNTK，MXNet，Chainer，Keras，Deeplearning4j 或其他训练框架。在至少一个实施例中，训练框架训练未训练的神经网络 并使它能够使用本文所述的处理资源来训练，以生成训练的神经网络。在 至少一个实施例中，权重可以被随机选择或通过使用深度信念网络预训练。 在至少一个实施例中，可以以有监督、部分有监督或无监督的方式执行训 练。
在至少一个实施例中，使用有监督学习来训练未训练的神经网络，其 中训练数据集包括与用于输入的期望输出配对的输入，或者其中训练数据 集包括具有已知输出的输入和神经网络是手动分级的输出。在至少一个实 施例中，以有监督的方式来训练未训练的神经网络，以处理来自训练数据 集的输入，并将结果输出与一组期望或想要的输出进行比较。在至少一个 实施例中，然后通过未经训练的神经网络将误差传播回去。在至少一个实施例中，训练框架调整控制未经训练的神经网络的权重。在至少一个实施 例中，训练框架包括用于监视未经训练的神经网络向模型收敛的程度的工 具，例如训练的神经网络，适于基于已知输入数据，例如新数据，生成正 确答案，例如结果。在至少一个实施例中，训练框架反复训练未经训练的 神经网络，同时调整权重以使用损失函数和调整算法，例如随机梯度下降， 来改善未经训练的神经网络的输出。在至少一个实施例中，训练框架训练 未经训练的神经网络，直到未经训练的神经网络达到期望的精度为止。在 至少一个实施例中，然后可以部署经训练的神经网络以实现任何数量的机 器学习操作。
在至少一个实施例中，使用无监督学习来训练未经训练的神经网络， 其中未经训练的神经网络尝试使用未标记的数据来训练自己。在至少一个 实施例中，无监督学习训练数据集将包括输入数据，而没有任何关联的输 出数据或“地面实况”数据。在至少一个实施例中，未经训练的神经网络 可以学习训练数据集内的分组，并且可以确定各个输入如何与未经训练的 数据集相关。在至少一个实施例中，可以使用无监督训练来生成自组织图， 其是一种类型的经训练的神经网络，能够执行对减少新数据的维度有用的 操作。在至少一个实施例中，无监督训练也可以用于执行异常检测，这允 许识别新数据集中偏离新数据集的正常模式的数据点。
在至少一个实施例中，可以使用半监督学习，这是一种技术，其中在 训练数据集中包括标记数据和未标记数据的混合。在至少一个实施例中， 训练框架可以用于例如通过转移的学习技术来执行递增学习。在至少一个 实施例中，递增学习使得经训练的神经网络能够适应新数据，而不会忘记 在初始训练期间注入到网络内的知识。
推理和训练逻辑
图9A中示出了用于执行与一个或更多个实施例相关联的推理和/或训 练操作的推理和/或训练逻辑915。下面结合图9A和/或图9B提供关于推 理和/或训练逻辑915的细节。
在至少一个实施例中，推理和/或训练逻辑915可包括但不限于代码和 /或数据存储901，用于存储正向和/或输出权重和/或输入/输出数据，和/或 其他参数，以配置在一个或更多个实施例的方面中被训练和/或用于推理的 神经网络的神经元或层。在至少一个实施例中，训练逻辑915可包括或耦 合到代码和/或数据存储901，以存储图形代码或其他软件，以控制定时和/ 或顺序，其中要加载权重和/或其他参数信息以配置逻辑，包括整数和/或浮 点单元(统称，算术逻辑单元(ALU))。在至少一个实施例中，诸如图形 代码的代码基于该代码对应的神经网络的架构将权重或其他参数信息加载 到处理器ALU中。在至少一个实施例中，代码和/或数据存储901存储在 使用一个或更多个实施例的方面训练和/或推理期间的输入/输出数据和/或 权重参数的前向传播期间、结合一个或更多个实施例训练或使用的神经网 络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，代码和/或数据存储901的任何部分都可以包括在其他片上或片外数据存储中，包 括处理器的L1、L2或L3缓存或系统内存。
在至少一个实施例中，代码和/或数据存储901的任何部分都可以在一 个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个 实施例中，代码和/或代码和/或数据存储901可以是高速缓存存储器、动态 随机可寻址存储器(“DRAM”)、静态随机可寻址存储器(“SRAM”)、 非易失性存储器(如闪存)，或其他存储器。在至少一个实施例中，代码 和/或代码和/或数据存储901是处理器的内部还是外部，例如，或由DRAM、 SRAM、闪存或某些其他存储类型组成，其选择可以取决于片上和片外的 可用存储空间、正在执行的训练和/或推理功能的延迟要求、用于推理和/ 或训练神经网络的数据的批量大小，或这些因素的某些组合。
在至少一个实施例中，推理和/或训练逻辑915可包括但不限于代码和 /或数据存储905，以存储与在一个或更多个实施例方面中被用于训练和/ 或用于推理的神经网络的神经元或层相对应的反向和/或输出权重和/或输 入/输出数据。在至少一个实施例中，在使用一个或更多个实施例的方面进 行训练和/或推理期间，，代码和/或数据存储905存储在输入/输出数据和/ 或权重参数的反向传播期间结合一个或更多个实施例训练或使用的神经网 络的每层的权重参数和/或输入/输出数据。在至少一个实施例中，训练逻辑 915可包括或耦合到代码和/或数据存储905以存储图形代码或其他软件， 以控制定时和/或顺序，其中要加载权重和/或其他参数信息以配置逻辑，包 括整数和/或浮点单元(统称，算术逻辑单元(ALU))。在至少一个实施 例中，诸如图形代码的代码基于该代码对应的神经网络的架构将权重或其 他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储905的任何部分可以包括在其他片上或片外数据存储中，包括处理器 的L1、L2或L3缓存或系统内存。在至少一个实施例中，代码和/或数据 存储905的任何部分都可以在一个或更多个处理器或其他硬件逻辑设备或 电路上的内部或外部。在至少一个实施例中，代码和/或数据存储905可以 是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如，闪存)， 或其他存储器。在至少一个实施例中，代码和/或数据存储905是在处理器 的内部还是外部的选择，例如，是由DRAM、SRAM、闪存还是某些其他 存储类型组成，可以取决于可用存储是片上还是片外、正在执行的训练和/ 或推理功能的延迟要求、用于推理和/或训练神经网络的数据的批量大小， 或这些因素的某些组合。
在至少一个实施例中，代码和/或数据存储901和代码和/或数据存储 905可以是分离的存储结构。在至少一个实施例中，代码和/或数据存储901 和代码和/或数据存储905可以是相同的存储结构。在至少一个实施例中， 代码和/或数据存储901和代码和/或数据存储905可以是部分相同的存储结 构和部分分离的存储结构。在至少一个实施例中，代码和/或数据存储901 和代码和/或数据存储905的任何部分可以与其他片上或片外数据存储包括 在一起，包括处理器的L1、L2或L3高速缓存或系统内存。
在至少一个实施例中，推理和/或训练逻辑915可包括但不限于一个 或更多个运算逻辑单元(“ALU”)910，包括整数和/或浮点单元，用于 至少部分地基于训练和/或推理代码(例如图形代码)或由训练和/或推理代 码指示来执行逻辑和/或数学运算，其结果可以导致存储在激活存储920中 的激活(例如神经网络层或神经元的输出值)，其是存储在代码和/或数据 存储901和/或代码和/或数据存储905中的输入/输出和/或权重参数数据的 函数。在至少一个实施例中，存储在激活存储920中的激活是根据一个或 更多个ALU 910响应于执行指令或其他代码而执行的线性代数和或基于矩 阵的数学而生成的，其中存储在代码和/或数据存储905和/或代码和/或数 据存储901中的权重值以及其他值一起用作操作数，例如偏差值、梯度信 息、动量值或其他参数或超参数，其中任何或全部可以存储在代码和/或数 据存储905或代码和/或数据存储901或其他片上或片外存储器中。
在至少一个实施例中，一个或更多个ALU 910包括在一个或更多个 处理器或其他硬件逻辑设备或电路中，而在另一个实施例中，一个或更多 个ALU 910可以在处理器或其他硬件逻辑设备或使用它们的电路(例如， 协同处理器)的外部。在至少一个实施例中，一个或更多个ALU 910可以 包括在处理器的执行单元中，或以其他方式包括在由处理器的执行单元可 访问的ALU组中，该处理器的执行单元可以在同一处理器中，或分布在不 同类型的不同处理器(例如，中央处理单元、图形处理单元、固定功能单 元等)之间。在至少一个实施例中，代码和/或数据存储901、代码和/或数 据存储905和激活存储920可以在同一处理器或其他硬件逻辑设备或电路 上，而在另一个实施例中，它们可以在不同的处理器或其他硬件逻辑设备 或电路中，或相同和不同的处理器或其他硬件逻辑设备或电路的某种组合中。在至少一个实施例中，激活存储920的任何部分可以与其他片上或片 外数据存储器包括在一起，包括处理器的L1、L2或L3高速缓存或系统内 存。此外，推理和/或训练代码可以与处理器或其他硬件逻辑或电路可访问 的其他代码一起存储，并可以使用处理器的提取、解码、调度、执行、退 出和/或其他逻辑电路进行提取和/或处理。
在至少一个实施例中，激活存储920可以是高速缓存存储器、DRAM、 SRAM、非易失性存储器(例如，闪存)，或其他存储器。在至少一个实 施例中，激活存储920可以完全地或部分地在一个或更多个处理器或其他 逻辑电路的内部或外部。在至少一个实施例中，可以取决于片上与片外的 可用存储、正在执行的训练和/或推理功能的延迟要求、用于推理和/或训练 神经网络的数据的批量大小或这些因素的某种组合，选择激活存储920是 处理器的内部还是外部，例如，或包含DRAM、SRAM、闪存或某些其他 存储类型。在至少一个实施例中，图9A中所示的推理和/或训练逻辑915 可与专用集成电路(“ASIC”)一起使用，如来自谷歌的
处 理单元、来自GraphcoreTM的推理处理单元(IPU)，或来自英特尔公司的
(如“Lake Crest”)处理器。在至少一个实施例中，图9A中所 示的推理和/或训练逻辑915可与中央处理单元(“CPU”)硬件、图形处 理单元(“GPU”)硬件或其他硬件(如现场可编程门阵列(“FPGA”)) 一起使用。
图9B示出了根据至少一个或更多个实施例的推理和/或训练逻辑915。 在至少一个实施例中，推理和/或训练逻辑915可包括但不限于硬件逻辑， 其中计算资源专用或以其他方式唯一地连同对应于神经网络中一层或更多 层神经元的权重值或其他信息一起使用。在至少一个实施例中，图9B中 所示的推理和/或训练逻辑915可与专用集成电路(ASIC)一起使用，如来 自谷歌的
处理单元、来自GraphcoreTM的推理处理单元(IPU)， 或来自英特尔公司的
(如“Lake Crest”)处理器。在至少一个 实施例中，图9B中所示的推理和/或训练逻辑915可与中央处理单元(CPU) 硬件、图形处理单元(GPU)硬件或其他硬件(如现场可编程门阵列(FPGA)) 一起使用。在至少一个实施例中，推理和/或训练逻辑915包括但不限于代 码和/或数据存储901和代码和/或数据存储905，它们可用于存储代码(例 如图形代码)、权重值和/或其他信息，包括偏置值、梯度信息、动量值和 /或其他参数或超参数信息。在图9B所示的至少一个实施例中，代码和/ 或数据存储901和代码和/或数据存储905中的每一个都分别与专用的计算 资源(例如计算硬件902和计算硬件906)相关联。在至少一个实施例中， 计算硬件902和计算硬件906中的每一个包括一个或更多个ALU，这些 ALU仅分别对存储在代码和/或数据存储901和代码和/或数据存储905中 的信息执行数学函数(例如线性代数函数)，其结果存储在激活存储920 中。
在至少一个实施例中，代码和/或数据存储901和905以及相应的计 算硬件902和906中的每一个分别对应于神经网络的不同层，使得从代码 和/或数据存储901和计算硬件902的一个“存储/计算对901/902”得到的 激活作为输入提供给代码和/或数据存储905和计算硬件906的“存储/计 算对905/906”，以反映神经网络的概念组织。在至少一个实施例中，存储 /计算对901/902和905/906中的每一个都可以对应于一个以上的神经网络 层。在至少一个实施例中，在存储计算对901/902和905/906之后或并行进 行的附加存储/计算对(未示出)可以包括在推理和/或训练逻辑915中。
数据中心
图10示出了示例数据中心1000，其中可以使用至少一个实施例。在 至少一个实施例中，数据中心1000包括数据中心基础设施层1010、框架 层1020、软件层1030和应用层1040。
在至少一个实施例中，如图10所示，数据中心基础设施层1010可以 包括资源协调器1012、分组的计算资源1014和节点计算资源(“节点C.R.”) 1016(1)-1016(N)，其中“N”代表任何完整的正整数。在至少一个实施例 中，节点C.R.1016(1)-1016(N)可以包括但不限于任何数量的中央处理单元 (“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、 图形处理器等)，内存设备(例如动态只读内存)，存储设备(例如固态 硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机， 虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节 点C.R.1016(1)-1016(N)中的一个或更多个节点C.R.可以是具有一个或更多 个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源1014可以包括容纳在一个或 更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位 置的数据中心内的许多机架(也未示出)。分组的计算资源1014内的节点 C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载 的分组的计算、网络、内存或存储资源。在至少一个实施例中，可以将包 括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算 资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个 机架还可以包括任何数量的电源模块、冷却模块和网络交换机，以任意组 合。
在至少一个实施例中，资源协调器1012可以配置或以其他方式控制 一个或更多个节点C.R.1016(1)-1016(N)和/或分组的计算资源1014。在至 少一个实施例中，资源协调器1012可以包括用于数据中心1000的软件设 计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器可 以包括硬件、软件或其某种组合。
在至少一个实施例中，如图10所示，框架层1020包括作业调度器 1022、配置管理器1024、资源管理器1026和分布式文件系统1028。在至 少一个实施例中，框架层1020可以包括支持软件层1030的软件1032和/ 或应用程序层1040的一个或更多个应用程序1042的框架。在至少一个实 施例中，软件1032或一个或更多个应用程序1042可以分别包括基于Web 的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和 MicrosoftAzure提供的服务软件或应用程序。在至少一个实施例中，框架 层1020可以是但不限于一种免费和开放源软件网络应用框架类型，例如可 以利用分布式文件系统1028来进行大范围数据处理(例如“大数据”)的 Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调 度器1022可以包括Spark驱动器，以促进对数据中心1000的各个层所支 持的工作负载进行调度。在至少一个实施例中，配置管理器1024可以能够 配置不同的层，例如软件层1030和包括Spark和用于支持大规模数据处理 的分布式文件系统1028的框架层1020。在至少一个实施例中，资源管理 器1026能够管理映射到或分配用于支持分布式文件系统1028和作业调度 器1022的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层1010上的分组的计算资源1014。在至少 一个实施例中，资源管理器1026可以与资源协调器1012协调以管理这些 映射的或分配的计算资源。
在至少一个实施例中，包括在软件层1030中的软件1032可以包括由 节点C.R.1016(1)-1016(N)的至少一部分，分组计算资源1014和/或框架层 1020的分布式文件系统1028使用的软件。一种或更多种类型的软件可以 包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软 件和流视频内容软件。
在至少一个实施例中，应用层1040中包括的一个或更多个应用程序 1042可以包括由节点C.R.1016(1)-1016(N)的至少一部分、分组的计算资源 1014和/或框架层1020的分布式文件系统1028使用的一种或更多种类型的 应用程序。一种或更多种类型的应用程序可以包括但不限于任何数量的基 因组学应用程序，认知计算和机器学习应用程序，包括训练或推理软件， 机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例一起使用的其他机器学习应用程序。
在至少一个实施例中，配置管理器1024、资源管理器1026和资源协 调器1012中的任何一个可以基于以任何技术上可行的方式获取的任何数 量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施 例中，自我修改动作可以减轻数据中心1000的数据中心操作员做出可能不 好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
在至少一个实施例中，数据中心1000可以包括工具、服务、软件或 其他资源，以根据本文所述的一个或更多个实施例来训练一个或更多个机 器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。例如， 在至少一个实施例中，可以通过使用上文关于数据中心1000描述的软件和 计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在 至少一个实施例中，通过使用通过本文所述的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心1000所描述的资源，使用对 应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。
在至少一个实施例中，数据中心可以使用CPU、专用集成电路(ASIC)、 GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。此外，上 述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训 练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在系统图 10中使用，至少部分地基于使用神经网络训练操作、神经网络功能和/或架 构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，这种组件可用于使用一个或更多个神经网络生 成增强的视频，例如由较低帧率视频帧生成较高帧率视频。
计算机系统
图11是示出根据至少一个实施例示例性计算机系统的框图，该示例 性计算机系统可以是具有互连的设备和组件的系统，片上系统(SOC)或 它们的某种形成有处理器的组合1100，该处理器可以包括执行单元以执行 指令。在至少一个实施例中，根据本公开，例如本文所述的实施例，计算 机系统1100可以包括但不限于组件，例如处理器1102，其执行单元包括 逻辑以执行用于过程数据的算法。在至少一个实施例中，计算机系统1100 可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of SantaClara,California)获得的
处理器家族、 XeonTM、
XScaleTM和/或StrongARMTM，
CoreTM或
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器 的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1100 可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例 如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
实施例可以用在其他设备中，例如手持设备和嵌入式应用。手持设备 的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相 机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式 应用可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络 计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换 机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1100可包括但不限于处理器1102， 该处理器1102可包括但不限于一个或更多个执行单元1108，以根据本文 描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，计算 机系统1100是单处理器台式机或服务器系统，但是在另一实施例中，计算 机系统1100可以是多处理器系统。在至少一个实施例中，处理器1102可 以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计 算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指 令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至 少一个实施例中，处理器1102可以耦合到处理器总线1110，该处理器总 线1110可以在处理器1102与计算机系统1100中的其他组件之间传输数据 信号。
在至少一个实施例中，处理器1102可以包括但不限于一级(“L1”) 内部高速缓存存储器(“cache”)1104。在至少一个实施例中，处理器1102 可以具有单个内部高速缓存存储器或多级内部高速缓存存储器。在至少一 个实施例中，高速缓存存储器可以驻留在处理器1102的外部。根据特定的 实现和需求，其他实施例也可以包括内部和外部高速缓存的组合。在至少 一个实施例中，寄存器文件1106可以在各种寄存器中存储不同类型的数据， 包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执 行单元1108，其也位于处理器1102中。在至少一个实施例中，处理器1102 还可以包括微码(“ucode”)只读内存(“ROM”)，用于存储某些宏 指令的微代码。在至少一个实施例中，执行单元1108可以包括用于处理封 装指令集1109的逻辑。在至少一个实施例中，通过将封装指令集1109包 括在通用处理器1102的指令集中，以及要执行指令的相关电路，可以使用 通用处理器1102中的封装数据来执行许多多媒体应用程序使用的操作。在 一个或更多个实施例中，可以通过使用处理器的数据总线的全宽度来在封 装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能 不需要在处理器的数据总线上传输较小的数据单元来一次执行一个数据元 素的一个或更多个操作。
在至少一个实施例中，执行单元1108也可以用在微控制器、嵌入式 处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中， 计算机系统1100可以包括但不限于内存1120。在至少一个实施例中，内 存1120可以被实现为动态随机存取内存(“DRAM”)设备、静态随机存 取内存(“SRAM”)设备、闪存设备或其他存储设备。在至少一个实施 例中，内存1120可以存储由处理器1102可以执行的由数据信号表示的一 个或更多个指令1119和/或数据1121。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1110和 内存1120。在至少一个实施例中，系统逻辑芯片可以包括但不限于内存控 制器集线器(“MCH”)1116，并且处理器1102可以经由处理器总线1110 与MCH 1116通信。在至少一个实施例中，MCH 1116可以提供到内存1120 的高带宽内存路径1118以用于指令和数据存储以及用于图形命令、数据和 纹理的存储。在至少一个实施例中，MCH 1116可以在处理器1102、内存1120和计算机系统1100中的其他组件之间启动数据信号，并且在处理器 总线1110、内存1120和系统I/O 1122之间桥接数据信号。在至少一个实 施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至 少一个实施例中，MCH 1116可以通过高带宽内存路径1118耦合到内存 1120，并且图形/视频卡1112可以通过加速图形端口(Accelerated Graphics Port)(“AGP”)互连1114耦合到MCH 1116。
在至少一个实施例中，计算机系统1100可以使用系统I/O 1122作为 专有集线器接口总线来将MCH 1116耦合到I/O控制器集线器(“ICH”) 1130。在至少一个实施例中，ICH1130可以通过本地I/O总线提供与某些 I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限 于用于将外围设备连接到内存1120、芯片组和处理器1102的高速I/O总 线。示例可以包括但不限于音频控制器1129、固件集线器(“Flash BIOS”) 1128、无线收发器1126、数据存储1124、包含用户输入的传统I/O控制器 1123和键盘接口1125、串行扩展端口1127(例如通用串行总线(USB)) 和网络控制器1134。数据存储1124可以包括硬盘驱动器、软盘驱动器、 CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图11示出了包括互连的硬件设备或“芯片” 的系统，而在其他实施例中，图11可以示出示例性片上系统(“SoC”)。 在至少一个实施例中，设备可以与专有互连、标准化互连(例如，PCIe) 或其某种组合互连。在至少一个实施例中，计算机系统1100的一个或更多 个组件使用计算快速链路(CXL)互连来互连。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关的推理 和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑915 的细节。在至少一个实施例中，推理和/或训练逻辑915可以在图11的系 统中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/ 或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图12是示出根据至少一个实施例的用于利用处理器1210的电子设备 1200的框图。在至少一个实施例中，电子设备1200可以是，例如但不限 于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、 台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电 子设备。
在至少一个实施例中，系统1200可以包括但不限于通信地耦合到任 何合适数量或种类的组件、外围设备、模块或设备的处理器1210。在至少 一个实施例中，处理器1210使用总线或接口耦合，诸如1℃总线、系统管 理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、 高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通 用串行总线(“USB”)(1、2、3版)或通用异步接收器/发送器(“UART”) 总线。在至少一个实施例中，图12示出了系统，该系统包括互连的硬件设 备或“芯片”，而在其他实施例中，图12可以示出示例性片上系统(“SoC”)。 在至少一个实施例中，图12中所示的设备可以与专有互连线、标准化互连 (例如，PCIe)或其某种组合互连。在至少一个实施例中，图12的一个或 更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图12可以包括显示器1224、触摸屏1225、触 摸板1230、近场通信单元(“NFC”)1245、传感器集线器1240、热传感 器1246、快速芯片组(“EC”)1235、可信平台模块(“TPM”)1238、 BIOS/固件/闪存(“BIOS，FW Flash”)1222、DSP1260、驱动器(“SSD”或“HDD”)1220(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、 无线局域网单元(“WLAN”)1250、蓝牙单元1252、无线广域网单元 (“WWAN”)1256、全球定位系统(GPS)1255、相机(“USB3.0相 机”)1254(例如USB 3.0相机)和/或以例如LPDDR3标准实现的低功耗 双倍数据速率(“LPDDR”)内存单元(“LPDDR3”)1215。这些组件 可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上讨论的组件通信地耦合 到处理器1210。在至少一个实施例中，加速度计1241、环境光传感器 (“ALS”)1242、罗盘1243和陀螺仪1244可以可通信地耦合到传感器 集线器1240。在至少一个实施例中，热传感器1239、风扇1237、键盘1246 和触摸板1230可以通信地耦合到EC1235。在至少一个实施例中，扬声器1263、耳机1264和麦克风(“mic”)1265可以通信地耦合到音频单元(“音 频编解码器和D类放大器”)1262，其又可以通信地耦合到DSP1260。 在至少一个实施例中，音频单元1264可以包括例如但不限于音频编码器/ 解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”) 1257可以通信地耦合到WWAN单元1256。在至少一个实施例中，组件诸 如WLAN单元1250和蓝牙单元1252以及WWAN单元1256可以被实现 为下一代形式因素(NGFF)。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在系统图 12中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和 /或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如由较低帧频率视频帧生成较高帧率视频。
图13示出了根据至少一个实施例的计算机系统1300。在至少一个实 施例中，计算机系统1300配置为实现贯穿本公开描述的各种过程和方法。
在至少一个实施例中，计算机系统1300包括但不限于至少一个中央 处理单元(“CPU”)1302，该中央处理单元(“CPU”)1302连接到使 用任何合适协议实现的通信总线1310，诸如PCI(“外围组件互联”)、 外围组件互连Express(“PCI-Express”)、AGP(“加速图形端口”)、 超传输或任何其他总线或一个或更多个点对点通信协议。在至少一个实施 例中，计算机系统1300包括但不限于主存储器1304和控制逻辑(例如， 实现为硬件、软件或其组合)，并且数据可以采取随机存取内存(“RAM”) 的形式存储在主存储器1304中。在至少一个实施例中，网络接口子系统 (“网络接口”)1322提供到其他计算设备和网络的接口，用于从计算机 系统1300接收数据并将数据传输到其他系统。
在至少一个实施例中，计算机系统1300在至少一个实施例中包括但 不限于输入设备1308、并行处理系统1312和显示设备1306，它们可以使 用常规的阴极视线管(“CRT”)、液晶显示器(“LCD”)、发光二极 管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个 实施例中，从输入设备1308(诸如键盘、鼠标、触摸板、麦克风等)接收 用户输入。在至少一个实施例中，前述模块中的每一个可以位于单个半导 体平台上以形成处理系统。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在系统图 13中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/ 或架构或本文所述的神经网络用例计算出的权重参数来进行推理或预测操 作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图14示出了根据至少一个实施例的计算机系统1400。在至少一个实 施例中，计算机系统1400包括但不限于计算机1410和USB盘1420。在 至少一个实施例中，计算机1410可以包括但不限于任何数量和类型的一个 或更多个处理器(未示出)和内存(未示出)。在至少一个实施例中，计 算机1410包括但不限于服务器、云实例、膝上型计算机和台式计算机。
在至少一个实施例中，USB棒1420包括但不限于处理单元1430、 USB接口1440和USB接口逻辑1450。在至少一个实施例中，处理单元 1430可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个 实施例中，处理单元1430可以包括但不限于任何数量和类型的处理核心 (未示出)。在至少一个实施例中，处理单元1430包括专用集成电路(“ASIC”)，该专用集成电路被优化为执行与机器学习相关联的任何数 量和类型的操作。例如，在至少一个实施例中，处理核心1430是张量处理 单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施 例中，处理核心1430是视觉处理单元(“VPU”)，其被优化以执行机器 视觉和机器学习推理操作。
在至少一个实施例中，USB接口1440可以是任何类型的USB连接 器或USB插座。例如，在至少一个实施例中，USB接口1440是用于数据 和电源的USB 3.0C型插座。在至少一个实施例中，USB接口1440是USB 3.0A型连接器。在至少一个实施例中，USB接口逻辑1450可以包括使处 理单元1430能够经由USB连接器1440与设备(例如计算机1410)相连 接的任何数量和类型的逻辑。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在系统图 14中使用，至少部分地基于使用神经网络训练操作、神经网络功能和/或架 构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图15A示出了一种示例性架构，其中多个GPU1510-1513通过高速链 路1540-1543(例如，总线，点到点互连线等)通信地耦合到多个多核处 理器1505-1506。在一个实施例中，高速链路1540-1543支持4GB/s、30GB/s、 80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于 PCIe4.0或5.0和NVLink2.0。
此外，在一个实施例中，两个或更多个GPU1510-1513通过高速链路 1529-1530互连，这可以使用与用于高速链路1540-1543的那些相同或不同 的协议/链路来实现。类似地，两个或更多个多核处理器1505-1506可以通 过高速链路1528连接，而高速链路1528可以是以20GB/s、30GB/s、120GB/s 或更高速度运行的对称多处理器(SMP)总线。或者，在图15A中所示的 各个系统组件之间的所有通信可以使用相同的协议/链路(例如，通过共同的互连结构)来完成。
在一个实施例中，多核处理器1505-1506中的每一个分别通过存储器 互连1526-1527通信耦合到处理器内存1501-1502，并且GPU 1510-1513 中的每一个分别通过GPU内存互连1550-1553通信地耦合到GPU内存 1520-1523。存储器互连1526-1527和1550-1553可以使用相同或不同的存 储器访问技术。例如，而不是限制，处理器内存1501-1502和GPU内存1520-1523可以是易失性存储器，例如动态随机存取存储器(DRAM)(包 括堆叠DRAM)、图形DDR SDRAM(GDDR)(例如GDDR5、GDDR6) 或高带宽存储器(HBM)，和/或可以是非易失性存储器，例如3DXPoint 或Nano-Ram。在一个实施例中，处理器内存1501-1502的某些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储 器(2LM)层次结构)。
如下所述，尽管各种处理器1505-1506和GPU 1510-1513可以分别物 理耦合到特定存储器1501-1502、1520-1523，但可以实现统一的存储器架 构，其中同一虚拟系统地址空间(也称为“有效地址”空间)分布在各种 物理存储器中。例如，处理器内存1501-1502可以每个包含64GB的系统 内存地址空间，而GPU内存1520-1523可以每个包含32GB的系统内存地 址空间(在本例中总共产生256GB的可寻址存储器)。
图15B示出了根据一个示例性实施例的多核处理器1507和图形加速 模块1546之间的互连的附加细节。图形加速模块1546可以包括集成在通 过高速链路1540耦合到处理器1507的线路卡上的一个或更多个GPU芯片。 或者，图形加速模块1546可以集成在与处理器1507相同的封装或芯片上。
在至少一个实施例中，示出的处理器1507包括多个核心 1560A-1560D，每个具有转换后备缓冲区1561A-1561D和一个或更多个高 速缓存1562A-1562D。在至少一个实施例中，核心1560A-1560D可以包括 用于执行指令和处理未示出的数据的各种其他组件。高速缓存 1562A-1562D可以包括一级(L1)和二级(L2)高速缓存。此外，一个或 更多个共享高速缓存1556可以包括在高速缓存1562A-1562D中，并由核 心1560A-1560D的集合所共享。例如，处理器1507的一个实施例包括24 个核心，每个核心都有自己的L1缓存、12个共享L2缓存和12个共享L3 缓存。在这个实施例中，一个或更多个L2和L3缓存由两个相邻的核心共享。处理器1507和图形加速模块1546与系统内存1514连接，其中可以包 括图15A中的处理器内存1501-1502。
通过一致性总线1564上的核心间通信，对存储在各高速缓存 1562A-1562D、1556和系统内存1514中的数据和指令保持一致性。例如， 每个高速缓存可以具有与之相关联的高速缓存一致性逻辑/电路，以响应于 检测到的对特定高速缓存线的读或写在与一致性总线1564上与之进行通 信。在一个实现中，通过一致性总线1564实现了高速缓存侦听协议，以侦 听高速缓存访问。
在一个实施例中，代理电路1525将图形加速模块1546通信地耦合到 一致性总线1564，允许图形加速模块1546作为核心1560A-1560D的对等 点参与高速缓存一致性协议。特别地，接口1535通过高速链路1540(例 如，PCIe总线、NVLink等)提供与代理电路1525的连接，并且接口1537 将图形加速模块1546连接到链路1540。
在一个实施方式中，加速器集成电路1536代表图形加速模块1546 的多个图形处理引擎1531、1532、N来提供高速缓存管理、存储器访问、 上下文管理和中断管理服务。图形处理引擎1531、1532、N可以每个都包 括一个单独的图形处理单元(GPU)。或者，图形处理引擎1529、1532、 N可以包括GPU中的不同类型的图形处理引擎，例如图形执行单元、媒体 处理引擎(例如，视频编码器/解码器)、采样器和位块传输(blit)引擎。 在至少一个实施例中，图形加速模块1546可以是具有多个图形处理引擎 1531-1532、N的GPU，或图形处理引擎1531-1532、N可以是集成在公共 封装、线卡或芯片上的单个GPU。
在一个实施例中，加速器集成电路1536包括用于执行各种存储器管 理功能(例如虚拟到物理的存储器转换(也称为有效到真实的存储器转换) 和用于访问系统内存1514的存储器访问协议)的存储器管理单元(MMU) 1539。MMU1539还可以包括转换后备缓冲区(TLB)(未显示)，用于 高速缓存虚拟/有效到物理/实地址转换。在一个实施例中，高速缓存1538 存储由图形处理引擎1529-1532、N有效访问的命令和数据。在一个实施例 中，存储在高速缓存1538和图形存储器1533-1534、M中的数据与核心高 速缓存1562A-1562D、1556和系统内存1514保持一致。如上所述，这可 以通过代表缓存1538和存储器1533-1534、M的代理电路1525完成(例如， 向高速缓存1538发送与处理器高速缓存1562A-1562D、1556上缓存线的 修改/访问有关的更新，并从高速缓存1538接收更新)。
一组寄存器1545存储由图形处理引擎1531-1532、N执行的线程的上 下文数据，并且上下文管理电路1548管理线程上下文。例如，上下文管理 电路1548可以执行保存和恢复操作，以在上下文切换期间保存和恢复各种 线程的上下文(例如，保存第一线程并存储第二线程，以便第二线程可以 由图形处理引擎执行)。例如，在上下文交换上，上下文管理电路1548 可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指示器 识别的)。然后，当返回到上下文时，它可以恢复寄存器值。在一个实施 例中，中断管理电路1547接收并处理从系统设备接收到的中断。
在一个实现方式中，来自图形处理引擎1531的虚拟/有效地址由 MMU 1539转换为系统内存1514中的真实/物理地址。加速器集成电路1536 的一个实施例支持多个(例如，4、8、16个)图形加速器模块1546和/或 其它加速器设备。图形加速器模块1546可以专用于在处理器1507上执行 的单个应用，或也可以在多个应用程序之间共享。在一个实施例中，提出 了一种虚拟化的图形执行环境，其中图形处理引擎1531-1532、N的资源与 多个应用程序或虚拟机(VM)共享。在至少一个实施例中，资源可以细 分为“切片”，这些“切片”根据与VM和/或应用程序关联的处理需求和 优先级分配给不同的VM和/或应用程序。
在至少一个实施例中，加速器集成电路1536作为到用于图形加速模 块1546的系统的桥接执行，并提供地址转换和系统内存高速缓存服务。此 外，加速器集成电路1536可以为主机处理器提供虚拟化设施，以管理图形 处理引擎1531-1532、N、中断和内存管理的虚拟化。
因为图形处理引擎1531-1532、N的硬件资源被显式地映射到主机处 理器1507可见的真实地址空间，所以任何主机处理器都可以使用有效地址 值直接处理这些资源。在一个实施例中，加速器集成电路1536的一个功能 是图形处理引擎1531-1532、N的物理分离，使它们在系统中成为独立的单 元。
在至少一个实施例中，一个或更多个图形存储器1533-1534、M分别 耦合到每个图形处理引擎1531-1532、N。图形存储器1533-1534、M存储 由每个图形处理引擎1531-1532、N处理的指令和数据。图形存储器 1533-1534、M可以是易失性存储器，例如DRAM(包括堆叠DRAM)、 GDDR存储器(例如GDDR5、GDDR6)或HBM，和/或可以是非易失性 存储器，例如3DXPoint或Nano-Ram。
在一个实施例中，为了减少链路1540上的数据流量，使用偏置技术 来确保存储在图形存储器1533-1534、M中的数据是图形处理引擎 1531-1532、N最常用的数据，并且优选是不被核心1560A-1560D使用的 数据(至少不频繁地)。类似地，偏置机制试图将核心(且优选地不是图 形处理引擎1531-1532、N)所需的数据存入核心和系统内存1514的高速 缓存1562A-1562D、1556中。
图15C示出了另一个示例性实施例，其中加速器集成电路1536集成 在处理器1507中。至少在本实施例中，图形处理引擎1531-1532、N通过 高速链路1540通过接口1537和接口1535直接与加速器集成电路1536通 信(同样，可以使用任何形式的总线或接口协议)。加速器集成电路1536 可以执行与图15B中所描述的操作相同的操作，但由于其接近一致性总线 1564和缓存1562A-1562D，1556，因此可能具有更高的吞吐量。至少一个 实施例支持不同的编程模型，包括专用进程编程模型(无图形加速模块虚 拟化)和共享编程模型(具有虚拟化)，其中可以包括由加速器集成电路 1536控制的编程模型和由图形加速模块1546控制的编程模型。
在至少一个实施例中，图形处理引擎1531-1532、N专门用于单个操 作系统下的单个应用程序或处理。在至少一个实施例中，单个应用程序可 以将其他应用程序请求传递到图形处理引擎1531-1532、N，从而在VM/ 分区内提供虚拟化。
在至少一个实施例中，图形处理引擎1531-1532，N，可以由多个VM/ 应用程序分区共享。在至少一个实施例中，共享模型可以使用系统管理程 序来虚拟化图形处理引擎1531-1532，N，以允许每个操作系统访问。对于 没有管理程序的单个分区系统，图形处理引擎1531-1532、N属于操作系统。 在至少一个实施例中，操作系统可以虚拟化图形处理引擎1531-1532、N， 以提供对每个进程或应用程序的访问。
在至少一个实施例中，图形加速模块1546或单个图形处理引擎 1531-1532、N使用进程句柄选择进程元素。在至少一个实施例中，进程元 素存储在系统内存1514中，并且可以使用本文所描述的将有效地址变为真 实地址的转换技术进行寻址。在至少一个实施例中，进程句柄在与图形处 理引擎15231-1532、N注册其上下文时(即调用系统软件添加进程元素至 进程元素链接列表)，可以是提供给主机进程的实现特定值。在至少一个 实施例中，进程句柄的低16位字节可以是进程元素链接列表中的进程元素 的偏移量。
图15D示出了示例性的加速器集成切片1590。如本文所使用的，“切 片”包括加速器集成电路1536的处理资源的指定部分。系统内存1514中 的应用程序有效地址空间1582存储进程元素1583。在一个实施例中，进 程元素1583响应于在处理器1507上执行的应用程序1580的GPU调用 1581。进程元素1583包含对应于应用程序1580的处理状态。包含在进程元素1583中的工作描述符(WD)1584可以是应用程序请求的单个作业， 也可以包含指向作业队列的指针。在至少一个实施例中，WD1584是指向 应用程序的地址空间1582中的作业请求队列的指针。
图形加速模块1546和/或各个图形处理引擎1531-1532、N可以由系 统中的进程全部或子集共享。在至少一个实施例中，可以包括用于设置进 程状态并将WD1584发送到图形加速模块1546以启动虚拟化环境中的作 业的基础设施。
在至少一个实施例中，专用进程编程模型是特定实现的。在该模型中， 单个进程拥有图形加速模块1546或单个图形处理引擎1531。因为图形加 速模块1546由单个进程拥有，当分配图形加速模块1546时，对所拥有的 分区，管理程序初始化加速器集成电路1536，对所拥有的进程，操作系统 初始化加速器集成电路1536。
在操作中，加速器集成切片1590中的WD获取单元1591获取下一 个WD 1584，其中包括图形加速模块1546的一个或更多个图形处理引擎 要完成的工作的指示。来自WD 1584的数据可以存储在寄存器1545中， 并由所示的MMU 1539、中断管理电路1547和/或上下文管理电路1548使 用。例如，MMU 1539的一个实施例包括用于访问OS虚拟地址空间1585 内的段/页表1586的段/页漫游电路。中断管理电路1547可以处理从图形加 速模块1546接收的中断事件1592。当执行图形操作时，MMU 1539将由 图形处理引擎1531-1532、N生成的有效地址1593转换为真实地址。
在一个实施例中，为每个图形处理引擎1531-1532、N和/或图形加速 模块1546复制一组相同的寄存器1545，并且可以由管理程序或操作系统 初始化。这些重复的寄存器的每个可以包括在加速器集成切片1590中。可 以由管理程序初始化的示例寄存器如表1所示。
表1：管理程序初始化寄存器
可由操作系统初始化的示例寄存器如表2所示。
表2-操作系统初始化寄存器
在一个实施例中，每个WD 1584特定于特定的图形加速模块1546和/或图形处理引擎1531-1532、N。它包含图形处理引擎1531-1532、N完成 工作所需的所有信息，或者它可以是指向应用程序设置要完成的工作命令 队列的存储器位置的指针。
图15E示出了共享模型的一个示例性实施例的附加细节。该实施例 包括其中存储进程元素列表1599的管理程序真实地址空间1598。可以通 过管理程序1596访问管理程序真实地址空间1598，该管理程序1596为操 作系统1595虚拟化图形加速模块引擎。
在至少一个实施例中，共享编程模型允许来自系统中所有或分区子集 的进程全部或子集使用图形加速模块1546。有两个编程模型，其中图形加 速模块1546由多个进程和分区共享：时间切片共享和图形定向共享。
在这个模型中，系统管理程序1596拥有图形加速模块1546，并使其 功能可用于所有操作系统1595。对于图形加速模块1546通过系统管理程 序1596支持虚拟化，图形加速模块1546可以遵守以下内容：1)应用程序 的作业请求必须是自主的(即，不需要在作业之间维持状态)，或者图形 加速模块1546必须提供上下文保存和恢复机制。2)图形加速模块1546 保证应用程序的作业请求在指定的时间内完成，包括任何转换故障，或者 图形加速模块1546提供了预先处理作业的能力；3)图形加速模块1546 在有向共享编程模型中操作时，必须保证进程之间的公平性。
在至少一个实施例中，应用程序1580需要使用图形加速模块1546 类型、工作描述符(WD)、授权掩码寄存器(AMR)值和上下文保存/ 恢复区域指针(CSRP)进行操作系统1595系统调用。在至少一个实施例 中，图形加速模块1546类型描述了用于系统调用的目标加速功能。在至少 一个实施例中，图形加速模块1546类型可以是特定于系统的值。在至少一 个实施例中，WD专门将格式化用于图形加速模块1546，并且可以是图形 加速模块1546命令、指向用户定义结构的有效地址指针、指向指令队列的 有效地址指针，或用于描述图形加速模块1546要完成的工作的任何其他数 据结构的形式。在一个实施例中，AMR值是要用于当前进程的AMR状态。 在至少一个实施例中，传递给操作系统的值类似于设置AMR的应用程序。 如果加速器集成电路1536和图形加速模块1546实现不支持用户权限掩码 覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之 前将当前UAMOR值应用到AMR值。管理程序1596可以在将AMR放入 进程元素1583之前可选择地应用当前的权限掩码覆盖寄存器(AMOR)值。 在至少一个实施例中，CSRP是寄存器1545之一，包含在应用程序的有效 地址空间1582中区域的有效地址，用于图形加速模块1546保存并恢复上 下文状态。如果不需要在作业之间保存状态或当作业已被抢占时，则此指 针是可选的。在至少一个实施例中，上下文保存/恢复区域可以是固定的系 统内存。
在接收到系统调用时，操作系统1595可以验证应用程序1580已经注 册并被授予使用图形加速模块1546的权限。操作系统1595然后调用管理 程序1596，其信息如表3所示。
表3-OS到管理程序的调用参数
在接收管理程序调用后，管理程序1596验证操作系统1595已注册并 被授予使用图形加速模块1546的权限。管理程序1596然后将进程元素 1583放入对应的图形加速模块1546类型的进程元素链接列表中。进程元 素可以包括表4中所示的信息。
表4：进程元素信息
在至少一个实施例中，管理程序初始化多个加速器集成切片1590寄 存器1545。
如图15F所示，在至少一个实施例中，使用统一的存储器，可通过用 于访问物理处理器内存1501-1502和GPU内存1520-1523的公共虚拟存储 器地址空间进行寻址。在此实现中，在GPU 1510-1513上执行的操作利用 相同的虚拟/有效存储器地址空间来访问处理器内存1501-1502，并且反之 亦然，从而简化了可编程性。在一个实施例中，虚拟/有效地址空间的第一 部分被分配给处理器内存1501，第二部分被分配给第二处理器内存1502， 第三部分被分配给GPU内存1520，等等。在至少一个实施例中，整个虚 拟/有效存储器空间(有时称为有效地址空间)因此分布在每个处理器内存 1501-1502和GPU内存1520-1523之间，允许任何处理器或GPU访问具有 映射到该存储器的虚拟地址的任何物理存储器。
在一个实施例中，MMU 1539A-1539E中的一个或更多个偏置/一致性 管理电路1594A-1594E确保一个或更多个主机处理器(例如，1505)的高 速缓存和GPU 1510-1513之间的高速缓存一致性，并实现指示应该存储某 些类型数据的物理存储器的偏置技术。而在图15F中示出了偏置/一致性管 理电路1594A-1594E的多个实例，偏置/一致性电路可以在一个或更多个主 机处理器1505的MMU内实现，和/或在加速器集成电路1536内实现。
一个实施例允许将GPU附加的存储器1520-1523映射为系统内存的 一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会出现与全 系统高速缓存一致性相关联的性能缺陷。在至少一个实施例中，将GPU附 加存储器1520-1523作为系统内存访问而没有繁重的高速缓存一致性开销 的能力为GPU卸载提供了有益的操作环境。这种安排允许主机处理器1505 软件设置操作数和访问计算结果，而不需要传统的I/O DMA数据副本的开 销。这种传统的副本涉及驱动程序调用、中断和存储器映射的I/O(MMIO) 访问，这些相对于简单的存储器的访问都是低效的。在至少一个实施例中， 不带高速缓存一致性开销而访问GPU附加存储器1520-1523的能力对于卸 载计算的执行时间至关重要。例如，在具有大量流式写内存流量的情况下， 缓存一致性开销会显著降低GPU 1510-1513所看到的有效写带宽。在至少 一个实施例中，操作数设置的效率、结果访问的效率和GPU计算的效率可 以在确定GPU卸载的有效性方面发挥作用。
在至少一个实施例中，GPU偏差和主机处理器偏差的选择由偏差跟 踪器数据结构驱动。可以使用偏差表，例如，其可以是页面粒度结构(即， 以内存页面的粒度控制的)，其中每个GPU附加的内存页面包含1或2 位。在至少一个实施例中，偏差表可以在一个或更多个GPU附加的存储器 1520-1523的被盗存储器范围中实现，在GPU 1510-1513中有无偏差高速 缓存(例如，高速缓存频繁/最近使用的偏差表的条目)。或者，也可以在 GPU中保持整个偏差表。
在至少一个实施例中，在实际访问GPU内存之前访问与GPU附加存 储器1520-1523的每次访问相关联的偏差表条目，导致以下操作。首先， 将来自GPU 1510-1513的在GPU偏差中找到其页面的本地请求直接转发 到相应的GPU内存1520-1523。将来自GPU的在主机偏差中发现他们的 页面的本地请求转发到处理器1505(例如，通过如上所述的高速链路)。在一个实施例中，来自处理器1505的在主机处理器偏差中找到被请求页面 的请求完成了与正常存储器读取一样的请求。或者，可以将指向GPU偏置 页面的请求转发到GPU 1510-1513。在至少一个实施例中，如果GPU当前 不使用页面，则GPU可以将页面转换到主机处理器偏置。在至少一个实施 例中，可以通过基于软件的机制、基于硬件辅助的软件的机制，或者对于 有限的情况集，纯粹基于硬件的机制来改变页面的偏置状态。
一种改变偏置状态的机制使用API调用(例如，OpenCL)，它反过 来调用GPU的设备驱动程序，该驱动程序依次向GPU发送消息(或排队 命令描述符)，指示其改变偏置状态，以及对于某些转换，在主机中执行 缓存刷新操作。在至少一个实施例中，高速缓存刷新操作用于从主机处理 器1505偏置到GPU偏置的转换，但不用于相反的转换。
在一个实施例中，通过暂时渲染主机处理器1505无法高速缓存的 GPU偏置的页面来保持高速缓存一致性。为了访问这些页面，处理器1505 可以从GPU 1510请求访问权限，GPU 1510可能立即授予也可能不立即授 予访问权限。因此，为了减少处理器1505和GPU1510之间的通信，最好 确保GPU偏置的页面是GPU需要的页面，而不是主机处理器1505需要的 页面，反之亦然。
推理和/或训练逻辑915用于执行一个或更多个实施例。下面将结合 图9A和/或图9B提供关于推理和/或训练逻辑915的细节。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强视频，例如从较低帧率视频的帧生成较高帧率视频。
图16中示出了根据本文描述的各种实施例的可以使用一个或更多个 IP核心制造的示例性集成电路和相关的图形处理器。除了示出的之外，其 他逻辑和电路可以包括在至少一个实施例中，包括附加图形处理器/核心、 外围接口控制器、或通用目的处理器核心。
图16是示出根据至少一个实施例的可以使用一个或更多个IP核心制 造的芯片集成电路1600上的示例性系统的框图。在至少一个实施例中，集 成电路1600包括一个或更多个应用程序处理器1605(例如，CPU)、至 少一个图形处理器1610，并且还可以附加包括图像处理器1615和/或视频 处理器1620，其中任何一个都可以是模块化的IP核心。在至少一个实施 例中，集成电路1600包括外围逻辑或总线逻辑，其中包括USB控制器1625、 UART控制器1630、SPI/SDIO控制器1635和I2S/I2C控制器1640。在至 少一个实施例中，集成电路1600可包括耦合到一个或更多个高清多媒体接 口(HDMI)控制器1650和移动工业处理器接口(MIPI)显示接口1655 中的显示设备1645。在至少一个实施例中，存储可以由包括闪存存储器和 闪存存储器控制器的闪存存储器子系统1660提供。在至少一个实施例中， 可以通过存储器控制器1665提供存储器接口，用于访问SDRAM或SRAM 存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎 1670。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可用于集成电 路1600中，以至少部分地基于使用本文描述的神经网络训练操作、神经网 络功能和/或架构或神经网络用例计算的权重参数进行推理或预测操作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强视频，例如从较低帧率视频的帧生成较高帧率视频。
图17A-17B示出了根据本文描述的各种实施例的、可以使用一个或 更多个IP核心制造的示例性集成电路和相关的图形处理器。除了示出的之 外，其他逻辑和电路可以包括在至少一个实施例中，包括附加的图形处理 器/核心、外围接口控制器或通用处理器核心。
图17A-17B是示出了根据本文描述的实施例的在SoC内使用的示例 性图形处理器的框图。图17A示出了根据至少一个实施例的芯片集成电路 上系统的示例性图形处理器1710，其可以使用一个或更多个IP核心来制 造。图17B示出了根据至少一个实施例的芯片集成电路上系统的另外示例 性图形处理器1740，其可以使用一个或更多个IP核心来制造。在至少一 个实施例中，图17A的图形处理器1710是低功耗图形处理器核心。在至 少一个实施例中，图17B的图形处理器1740是更高性能的图形处理器核 心。在至少一个实施例中，每个图形处理器1710、1740可以是图16的图 形处理器1610的变体。
在至少一个实施例中，图形处理器1710包括顶点处理器1705和一个 或更多个片段处理器1715A-1715N(例如1715A、1715B、1715C、1715D 至1715N-1和1715N)。在至少一个实施例中，图形处理器1710可以经由 单独的逻辑来执行不同的着色器程序，使得顶点处理器1705被优化以执行 针对顶点着色器程序的操作，而一个或更多个片段处理器1715A-1715N执 行片段(例如，像素)着色操作用于片段或像素着色器程序。在至少一个 实施例中，顶点处理器1705执行3D图形管线的顶点处理阶段并生成图元 和顶点数据。在至少一个实施例中，一个或更多个片段处理器1715A-1715N 使用由顶点处理器1705生成的图元和顶点数据来生成在显示设备上显示 的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器1715A-1715N 被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1710附加地包括一个或更多个存 储器管理单元(MMU)1720A-1720B、一个或更多个高速缓存存储器 1725A-1725B和一个或更多个电路互连1730A-1730B。在至少一个实施例 中，一个或更多个MMU 1720A-1720B提供用于图形处理器1710的虚拟到 物理地址的映射，包括用于顶点处理器1705和/或片段处理器1715A-1715N， 其可以引用存储在内存中的顶点或图像/纹理数据，除了存储在一个或更多 个高速缓存1725A-1725B中的顶点或图像/纹理数据之外。在至少一个实施 例中，一个或更多个MMU 1720A-1720B可以与系统内的其他MMU同步， 包括与图16的一个或更多个应用处理器1605、图像处理器1615和/或视频 处理器1620相关联的一个或更多个MMU，使得每个处理器1605-1620可 以参与共享或统一的虚拟内存系统。在至少一个实施例中，一个或更多个 电路互连1730A-1730B使图形处理器1710能够经由SoC的内部总线或经 由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器1740包括图17A的图形处理器 1710的一个或更多个MMU1720A-1720B、一个或更多个缓存1725A-1725B 和一个或更多个电路互连1730A-1730B。在至少一个实施例中，图形处理 器1740包括一个或更多个着色器核心1755A-1755N(例如，1755A、1755B、 1755C、1755D、1755E、1755F到1755N-1和1755N)，其提供了统一的 着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程 着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着 色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少 一个实施例中，图形处理器1740包括核心间任务管理器1745，其充当线 程分派器以将执行线程分派给一个或更多个着色器核心1755A-1755N和分 块单元1758，以加速基于图块渲染的分块操作，其中在图像空间中细分了 场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存 的使用。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在集成电 路图17A和/或图17B中用于至少部分地基于使用神经网络训练操作、神 经网络功能和/或架构，或本文所述的神经网络用例计算的权重参数来进行 推理或预测操作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强视频，例如由较低帧率视频帧生成较高帧率视频。
图18A-18B示出了根据本文描述的实施例的附加的示例性图形处理 器逻辑。在至少一个实施例中，图18A示出了可以包括在图16的图形处 理器1610内的图形核心1800，在至少一个实施例中，可以是图17B中统 一的着色器核心1755A-1755N。图18B示出了在至少一个实施例中的适用 于在多芯片模块上部署的高度并行的通用图形处理单元1830。
在至少一个实施例中，图形核心1800包括共享指令高速缓存存储器 1802、纹理单元1818和高速缓存存储器/共享存储器1820，它们是图形核 心1800内的执行资源所共有的。在至少一个实施例中，图形核心1800可 以包括多个切片(slice)1801A-1801N或每个核心的分区，图形处理器可 以包括图形核心1800的多个实例。切片1801A-1801N可以包括支持逻辑， 该支持逻辑包括本地指令高速缓存存储器1804A-1804N、线程调度器 1806A-1806N、线程分派器1808A-1808N和一组寄存器1810A-1810N。在 至少一个实施例中，切片1801A-1801N可以包括一组附加功能单元(AFU 1812A-1812N)、浮点单元(FPU 1814A-1814N)、整数算术逻辑单元(ALU 1816A-1816N)、地址计算单元(ACU 1813A-1813N)、双精度浮点单元 (DPFPU 1815A-1815N)和矩阵处理单元(MPU 1817A-1817N)。
在至少一个实施例中，FPU 1814A-1814N可以执行单精度(32位) 和半精度(16位)浮点运算，而DPFPU 1815A-1815N可以执行双精度(64 位)浮点运算点操作。在至少一个实施例中，ALU 1816A-1816N可以以8 位、16位和32位精度执行可变精度整数运算，并且可以被配置用于混合 精度运算。在至少一个实施例中，MPU 1817A-1817N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例 中，MPU 1817A-1817N可以执行各种矩阵操作以加速机器学习应用框架， 包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实 施例中，AFU 1812A-1812N可以执行浮点数或整数单元不支持的附加逻辑 运算，包括三角运算(例如，Sine、Cosine等)。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在图形核 心1800中用于至少部分地基于使用神经网络训练操作、神经网络功能和/ 或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图18B示出了在至少一个实施例中的通用处理单元(GPGPU)1830， 其可以被配置为使得高度并行的计算操作能够由图形处理单元阵列来执行。 在至少一个实施例中，GPGPU 1830可以直接链路到GPGPU 1830的其他 实例，以创建多GPU集群以提高用于深度神经网络的训练速度。在至少一 个实施例中，GPGPU 1830包括主机接口1832以实现与主机处理器的连接。 在至少一个实施例中，主机接口1832是PCI Express接口。在至少一个实 施例中，主机接口1832可以是厂商专用的通信接口或通信结构。在至少一 个实施例中，GPGPU1830从主机处理器接收命令，并使用全局调度器1834 将与那些命令相关联的执行线程分派给一组计算集群1836A-1836H。在至 少一个实施例中，计算集群1836A-1836H共享高速缓存内存1838。在至少 一个实施例中，高速缓存内存1838可以用作计算集群1836A-1836H内的 高速缓存内存的高级高速缓存。
在至少一个实施例中，GPGPU 1830包括经由一组存储器控制器 1842A-1842B与计算集群1836A-1836H耦合的存储器1844A-1844B。在至 少一个实施例中，存储器1844A-1844B可以包括各种类型的内存设备，包 括动态随机存取内存(DRAM)或图形随机存取内存，例如同步图形随机 存取内存(SGRAM)，包括图形双倍数据速率(GDDR)内存。
在至少一个实施例中，计算集群1836A-1836H各自包括一组图形核 心，诸如图18A的图形核心1800，其可以包括多种类型的整数和浮点逻辑 单元，其可以以包括用于在适用于机器学习计算的精度范围内执行计算操 作。例如，在至少一个实施例中，每个计算集群1836A-1836H中的浮点单 元的至少一个子集可以配置为执行16位或32位浮点运算，而不同的浮点 单元的子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1830的多个实例可以被配置为操作为 计算集群。在至少一个实施例中，计算集群1836A-1836H用于同步和数据 交换的通信在实施例之间变化。在至少一个实施例中，GPGPU 1830的多 个实例通过主机接口1832进行通信。在至少一个实施例中，GPGPU 1830 包括I/O集线器1839，其将GPGPU 1830与GPU链路1840耦合，使得能 够直接连接至GPGPU 1830的其他的实例。在至少一个实施例中，GPU链 路1840耦合到专用GPU到GPU桥接器，其使得能够在GPGPU 1830的多 个实例之间进行通信和同步。在至少一个实施例中，GPU链路1840与高 速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一 个实施例中，GPGPU 1830的多个实例位于单独的数据处理系统中，并经 由可经由主机接口1832访问的网络设备进行通信。在至少一个实施例中， GPU链路1840可被配置为能够连接到主机处理器，附加或替代主机接口 1832。
在至少一个实施例中，GPGPU 1830可以配置为训练神经网络。在至 少一个实施例中，可以在推理平台内使用GPGPU 1830。在其中使用GPGPU 1830进行推理的至少一个实施例中，相对于当使用GPGPU训练神经网络 时，GPGPU可以包括更少的计算集群1836A-1836H。在至少一个实施例中， 与存储器1844A-1844B相关联的内存技术可以在推理和训练配置之间有所 不同，其中更高带宽的内存技术专用于训练配置。在至少一个实施例中， GPGPU1830的推理配置可以支持推理特定指令。例如，在至少一个实施 例中，推理配置可以提供对一个或更多个8位整数点积指令的支持，该指 令可以在部署的神经网络的推理操作期间使用。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在GPGPU 1830中用于至少部分地基于本文描述的使用神经网络训练操作、神经网络 功能和/或架构或神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图19是示出根据至少一个实施例的计算系统1900的框图。在至少一 个实施例中，计算系统1900包括具有一个或更多个处理器1902的处理子 系统1901和经由可以包括内存集线器1905的互连路径通信的系统内存 1904。在至少一个实施例中，内存集线器1905可以是芯片组组件内的单独 组件，也可以集成在一个或更多个处理器1902内。在至少一个实施例中， 内存集线器1905通过通信链路1906与I/O子系统1911耦合。在一实施例 中，I/O子系统1911包括I/O集线器1907，其可以使计算系统1900能够 接收来自一个或更多个输入设备1908的输入。在至少一个实施例中，I/O 集线器1907可以使能显示控制器，其包括在一个或更多个处理器1902中， 用于向一个或更多个显示设备1910A提供输出。在至少一个实施例中，与 I/O集线器1907耦合的一个或更多个显示设备1910A可以包括本地、内部 或嵌入式显示设备。
在至少一个实施例中，处理子系统1901包括经由总线或其他通信链 路1913耦合到内存集线器1905的一个或更多个并行处理器1912。在至少 一个实施例中，通信链路1913可以是许多基于标准的通信链路技术或协议 中的一种，例如但不限于PCI Express，或者可以是针对供应商的通信接口 或通信结构。在至少一个实施例中，一个或更多个并行处理器1912形成计 算集中的并行或向量处理系统，该系统可以包括大量的处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更 多个并行处理器1912形成可以将像素输出到经由I/O集线器1907耦合的 一个或更多个显示设备1910A之一的图形处理子系统。在至少一个实施例 中，一个或更多个并行处理器1912还可以包括显示控制器和显示接口(未 示出)，以使得能够直接连接到一个或更多个显示设备1910B。
在至少一个实施例中，系统存储单元1914可以连接到I/O集线器1907， 以提供用于计算系统1900的存储机制。在至少一个实施例中，I/O开关1916 可以用于提供接口机制，以实现I/O集线器1907与其他组件之间的连接， 例如可以集成到一个或更多个平台中的网络适配器1918和/或无线网络适 配器1919，以及可以通过一个或更多个附加设备1920添加的各种其他设 备。在至少一个实施例中，网络适配器1918可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1919可以包括Wi-Fi、 蓝牙、近场通信(NFC)的一个或更多个或其他包括一个或更多个无线电 的网络设备。
在至少一个实施例中，计算系统1900可以包括未明确示出的其他组 件，包括USB或其他端口连接、光存储驱动器、视频捕获设备等，也可以 连接到I/O集线器1907。在至少一个实施例中，对图19中的各个组件进 行互连的通信路径可以使用任何合适的协议来实现，诸如基于PCI(外围 组件互连)的协议(例如，PCI-Express)，或其他总线或点对点通信接口 和/或协议(例如，NV-链路高速互连或互连协议)。
在至少一个实施例中，一个或更多个并行处理器1912包括针对图形 和视频处理而优化的电路(包括例如视频输出电路)，并构成图形处理单 元(GPU)。在至少一个实施例中，一个或更多个并行处理器1912包括针 对通用处理而优化的电路。在至少一个实施例中，计算系统1900的组件可 以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一 个实施例中，一个或更多个并行处理器1912、内存集线器1905、一个或更 多个处理器1902和I/O集线器1907可以被集成到片上系统(SoC)集成电 路中。在至少一个实施例中，计算系统1900的组件可以被集成到单个封装 中以形成系统级封装(SIP)配置。在至少一个实施例中，计算系统1900 的组件的至少一部分可以被集成到多芯片模块(MCM)中，该多芯片模块 可以与其他多芯片模块互连到模块化计算系统中。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在系统图 1900中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能 和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操 作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强的视频，例如由较低帧率视频帧生成较高帧率视频。
处理器
图20A示出了根据至少一个实施例的并行处理器2000。在至少一个 实施例中，并行处理器2000的各种组件可以使用一个或更多个集成电路设 备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵 列(FPGA)。在至少一个实施例中，示出的并行处理器2000是根据示例 性实施例的图19所示的一个或更多个并行处理器1912的变体。
在至少一个实施例中，并行处理器2000包括并行处理单元2002。在 至少一个实施例中，并行处理单元2002包括I/O单元2004，其使得能够 与其他设备进行通信，包括并行处理单元2002的其他实例。在至少一个实 施例中，I/O单元2004可以直接连接到其他设备。在至少一个实施例中， I/O单元2004通过使用集线器或交换机接口(例如，内存集线器1905)与 其他设备连接。在至少一个实施例中，内存集线器1905与I/O单元2004 之间的连接形成通信链路1913。在至少一个实施例中，I/O单元2004与主 机接口2006和内存交叉开关2016连接，其中主机接口2006接收用于执行 处理操作的命令，而内存交叉开关2016接收用于执行内存操作的命令。
在至少一个实施例中，当主机接口2006经由I/O单元2004接收命令 缓冲区时，主机接口2006可以引导工作操作以执行那些命令到前端2008。 在至少一个实施例中，前端2008与调度器2010耦合，调度器2010配置成 将命令或其他工作项分配给处理集群阵列2012。在至少一个实施例中，调 度器2010确保在将任务分配给处理集群阵列2012之前，处理集群阵列 2012被正确地配置并且处于有效状态。在至少一个实施例中，调度器2010 通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制 器实现的调度器2010可配置成以粗粒度和细粒度执行复杂的调度和工作 分配操作，从而实现对在处理阵列2012上执行的线程的快速抢占和环境切 换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃 之一在处理阵列2012上进行调度的工作负载。在至少一个实施例中，工作 负载然后可以由包括调度器2010的微控制器内的调度器2010逻辑在处理 阵列2012上自动分配。
在至少一个实施例中，处理集群阵列2012可以包括多达“N”个处 理集群(例如，集群2014A、集群2014B到集群2014N)。在至少一个实 施例中，处理集群阵列2012的每个集群2014A-2014N可以执行大量并发 线程。在至少一个实施例中，调度器2010可以使用各种调度和/或工作分 配算法将工作分配给处理集群阵列2012的集群2014A-2014N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度 可以由调度器2010动态地处理，或者可以在配置为由处理集群阵列2012 执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施 例中，可将处理集群阵列2012的不同的集群2014A-2014N分配用于处理 不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理集群阵列2012可以配置成执行各种类型 的并行处理操作。在至少一个实施例中，处理集群阵列2012配置成执行通 用并行计算操作。例如，在至少一个实施例中，处理集群阵列2012可以包 括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执 行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理集群阵列2012配置成执行并行图形处理 操作。在至少一个实施例中，处理集群阵列2012可以包括附加逻辑以支持 这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑， 以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列 2012可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着 色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中， 并行处理单元2002可以经由I/O单元2004从系统内存传送数据以进行处 理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存 储到片上内存(例如，并行处理器内存2022)，然后将其写回到系统内存。
在至少一个实施例中，当并行处理单元2002用于执行图形处理时， 调度器2010可以配置成将处理工作负载划分为近似相等大小的任务，以更 好地将图形处理操作分配给处理集群阵列2012的多个集群2014A-2014N。 在至少一个实施例中，处理集群阵列2012的部分可以配置成执行不同类型 的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色 和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。 在至少一个实施例中，可以将由集群2014A-2014N中的一个或更多个产生 的中间数据存储在缓冲区中，以允许在集群2014A-2014N之间传输中间数 据以进行进一步处理。
在至少一个实施例中，处理集群阵列2012可以经由调度器2010接收 要执行的处理任务，该调度器2010从前端2008接收定义处理任务的命令。 在至少一个实施例中，处理任务可以包括要被处理的数据的索引，表面(补 丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何 处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度 器2010可以配置成获取与任务相对应的索引，或者可以从前端2008接收 索引。在至少一个实施例中，前端2008可以配置成确保在启动由传入命令 缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负 载之前，处理集群阵列2012配置成有效状态。
在至少一个实施例中，并行处理单元2002的一个或更多个实例中的 每一个可以与并行处理器内存2022耦合。在至少一个实施例中，可以经由 内存交叉开关2016访问并行处理器内存2022，所述内存交叉开关2016可 以接收来自处理集群阵列2012以及I/O单元2004的内存请求。在至少一 个实施例中，内存交叉开关2016可以经由内存接口2018访问并行处理器 内存2022。在至少一个实施例中，内存接口2018可以包括多个分区单元 (例如，分区单元2020A、分区单元2020B到分区单元2020N)，其可各 自耦合至并行处理器内存2022的一部分(例如，内存单元)。在至少一个 实施例中，多个分区单元2020A-2020N为配置为等于内存单元的数量，使 得第一分区单元2020A具有对应的第一内存单元2024A，第二分区单元 2020B具有对应的内存单元2024B，第N分区单元2020N具有对应的第N 内存单元2024N。在至少一个实施例中，分区单元2020A-2020N的数量可 以不等于内存设备的数量。
在至少一个实施例中，内存单元2024A-2024N可以包括各种类型的 内存设备，包括动态随机存取内存(DRAM)或图形随机存取内存，例如 同步图形随机存取内存(SGRAM)，包括图形双倍数据速率(GDDR)内 存。在至少一个实施例中，内存单元2024A-2024N还可包括3D堆叠内存， 包括但不限于高带宽内存(HBM)。在至少一个实施例中，可以跨内存单 元2024A-2024N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分 区单元2020A-2020N并行地写入每个渲染目标的部分，以有效地使用并行 处理器内存2022的可用带宽。在至少一个实施例中，可以排除并行处理器 内存2022的本地实例，以有利于利用系统内存与本地高速缓存内存结合的 统一内存设计。
在至少一个实施例中，处理集群阵列2012的集群2014A-2014N中的 任何一个都可以处理将被写入并行处理器内存2022内的任何内存单元 2024A-2024N中的数据。在至少一个实施例中，内存交叉开关2016可以配 置为将每个集群2014A-2014N的输出传输到任何分区单元2020A-2020N 或另一个集群2014A-2014N，集群2014A-2014N可以对输出执行其他处理 操作。在至少一个实施例中，每个集群2014A-2014N可以通过内存交叉开 关2016与内存接口2018通信，以从各种外部存储设备读取或写入各种外 部存储设备。在至少一个实施例中，内存交叉开关2016具有到内存接口 2018的连接以与I/O单元2004通信，以及到并行处理器内存2022的本地 实例的连接，从而使不同处理集群2014A-2014N内的处理单元与系统内存 或不是并行处理单元2002本地的其他内存进行通信。在至少一个实施例中， 内存交叉开关2016可以使用虚拟通道来分离集群2014A-2014N和分区单 元2020A-2020N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2002 的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处 理单元2002的不同实例可以配置成相互操作，即使不同实例具有不同数量 的处理核心，不同数量的本地并行处理器内存和/或其他配置差异。例如， 在至少一个实施例中，并行处理单元2002的一些实例可以包括相对于其他 实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2002或并行处理器2000的一个或更多个实例的系统可以以各种配置和形 式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、 服务器、工作站、游戏机和/或嵌入式系统。
图20B是根据至少一个实施例的分区单元2020的框图。在至少一个 实施例中，分区单元2020是图20A的分区单元2020A-2020N之一的实例。 在至少一个实施例中，分区单元2020包括L2高速缓存存储器2021、帧缓 冲区接口2025和光栅操作单元(“ROP”)2026。L2高速缓存存储器2021 是读/写高速缓存，其配置成执行从内存交叉开关2016和ROP 2026接收的 加载和存储操作。在至少一个实施例中，L2高速缓存存储器2021将读取 未命中和紧急回写请求输出到帧缓冲区接口2025以进行处理。在至少一个 实施例中，还可以经由帧缓冲区接口2025将更新发送到帧缓冲区以进行处 理。在至少一个实施例中，帧缓冲区接口2025与并行处理器内存中的内存 单元(诸如图20的内存单元2024A-2024N(例如，在并行处理器内存2022 内))之一相互作用。
在至少一个实施例中，ROP 2026是一种处理单元，其执行光栅操作， 诸如模版、z测试、混合等。在至少一个实施例中，ROP 2026然后输出存 储在图形内存中的处理后的图形数据。在至少一个实施例中，ROP 2026 包括压缩逻辑以压缩被写入内存的深度或颜色数据并解压缩从内存读取的 深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算 法中的一种或更多种的无损压缩逻辑。ROP 2026执行的压缩逻辑可以基于 要压缩的数据的统计特性而变化。例如，在至少一个实施例中，基于每图 块基础上的深度和颜色数据执行增量颜色压缩。
在至少一个实施例中，ROP 2026包括在每个处理集群内(例如，图 20A的集群2014A-2014N)，而不是在分区单元2020内。在至少一个实施 例中，通过内存交叉开关2016而不是像素片段数据传输对像素数据的读取 和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上 (诸如图19的一个或更多个显示设备1910之一)显示，由处理器1902 路由以供进一步处理，或者由图20A的并行处理器2000内的处理实体之 一路由以供进一步处理。
图20C是根据至少一个实施例的并行处理单元内的处理集群2014的 框图。在至少一个实施例中，处理集群是图20A的处理集群2014A-2014N 之一的实例。在至少一个实施例中，一个或更多个处理集群2014可以配置 成并行执行许多线程，其中“线程”是指在特定的一组输入数据上执行的 特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布 技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至 少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一 般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处 理集群内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器 的管线管理器2032来控制处理集群2014的操作。在至少一个实施例中， 管线管理器2032从图20A的调度器2010接收指令，通过图形多处理器 2034和/或纹理单元2036管理这些指令的执行。在至少一个实施例中，图 形多处理器2034是SIMT并行处理器的示例性实例。然而，在至少一个实 施例中，处理集群2014内可以包括不同架构的各种类型的SIMT并行处理 器。在至少一个实施例中，在处理集群2014内可以包括图形多处理器2034 的一个或更多个实例。在至少一个实施例中，图形多处理器2034可以处理 数据，并且数据交叉开关2040可以用于将处理后的数据分发到多个可能的 目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器 2032可以通过指定要经由数据交叉开关2040分配的处理后的数据的目的 地来促进处理后的数据的分配。
在至少一个实施例中，处理集群2014内的每个图形多处理器2034 可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元 等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可 以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行 逻辑支持多种操作，包括整数和浮点算术、比较操作、布尔运算、移位和 各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬 件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2014的指令构成线程。在至 少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少 一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例 中，线程组内的每个线程可被分配给图形多处理器2034内的不同处理引擎。 在至少一个实施例中，线程组可包括比图形多处理器2034内的多个处理引 擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能 是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2034 内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图 形多处理器2034内的处理引擎的数量更多的线程时，可以在连续的时钟周 期内执行处理。在至少一个实施例中，可以在图形多处理器2034上同时执 行多个线程组。
在至少一个实施例中，图形多处理器2034包括内部高速缓存内存， 以执行加载和存储操作。在至少一个实施例中，图形多处理器2034可以放 弃内部高速缓存并使用处理集群2014内的高速缓存内存(例如，L1高速 缓存存储器2048)。在至少一个实施例中，每个图形多处理器2034还可 以访问分区单元(例如，图20A的分区单元2020A-2020N)内的L2高速缓存，这些分区单元在所有处理集群2014之间共享并且可以用于在线程之 间传输数据。在至少一个实施例中，图形多处理器2034还可以访问片外全 局内存，其可以包括本地并行处理器内存和/或系统内存中的一个或更多个。 在至少一个实施例中，并行处理单元2002外部的任何内存都可以用作全局 内存。在至少一个实施例中，处理集群2014包括图形多处理器2034的多 个实例，它们可以共享可以存储在L1高速缓存存储器2048中的公共指令 和数据。
在至少一个实施例中，每个处理集群2014可以包括配置成将虚拟地 址映射为物理地址的内存管理单元(“MMU”)2045。在至少一个实施例 中，MMU 2045的一个或更多个实例可以驻留在图20A的内存接口2018 内。在至少一个实施例中，MMU 2045包括一组页表条目(PTE)，其用 于将虚拟地址映射到图块的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 2045可以包括地址转换后备缓冲区(TLB) 或可以驻留在图形多处理器2034或L1缓存或处理集群2014内的缓存。 在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在 分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索 引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2014，使得每个图形多处 理器2034耦合到纹理单元2036，以执行纹理映射操作，确定纹理样本位 置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从 内部纹理L1缓存(未示出)或从图形多处理器2034内的L1缓存中读取 纹理数据，并从L2缓存、本地并行处理器内存或系统内存中获取纹理数据。在至少一个实施例中，每个图形多处理器2034将处理后的任务输出到 数据交叉开关2040，以将一个或更多个处理后的任务提供给另一处理集群 2014以进行进一步处理或将一个或更多个处理后的任务存储在L2缓存、 本地并行处理器内存、或经由内存交叉开关2016的系统内存中。在至少一 个实施例中，preROP 2042(光栅前操作单元)配置成从图形多处理器2034 接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区 单元(例如，图20A的分区单元2020A-2020N)一起定位。在至少一个实 施例中，PreROP 2042单元可以执行用于颜色混合的优化、组织像素颜色 数据以及执行地址转换。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在图形处 理集群2014中用于至少部分地基于使用本文描述的神经网络训练操作、神 经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测 操作。
在至少一个实施例中，该组件可以用于使用一个或更多个神经网络生 成增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图20D示出了根据至少一个实施例的图形多处理器2034。在至少一 个实施例中，图形多处理器2034与处理集群2014的管线管理器2032耦合。 在至少一个实施例中，图形多处理器2034具有执行管线，该执行管线包括 但不限于指令高速缓存存储器2052、指令单元2054、地址映射单元2056、 寄存器文件2058、一个或更多个通用图形处理单元(GPGPU)核心2062 和一个或更多个加载/存储单元2066。一个或更多个GPGPU核心2062和 一个或更多个加载/存储单元2066与高速缓存内存2072和共享内存2070 通过内存和高速缓存互连2068耦合。
在至少一个实施例中，指令高速缓存存储器2052从管线管理器2032 接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速 缓存存储器2052中并将其分派以供指令单元2054执行。在一个实施例中， 指令单元2054可以分派指令作为线程组(例如，线程束)，将线程组的每 个分配给一个或更多个GPGPU核心2062内的不同执行单元。在至少一个 实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共 享或全局地址空间。在至少一个实施例中，地址映射单元2056可以用于将 统一地址空间中的地址转换成可以由一个或更多个加载/存储单元2066访 问的不同的内存地址。
在至少一个实施例中，寄存器文件2058为图形多处理器2034的功能 单元提供了一组寄存器。在至少一个实施例中，寄存器文件2058为连接到 图形多处理器2034的功能单元(例如，GPGPU核心2062、加载/存储单元 2066)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每 个功能单元之间划分寄存器文件2058，使得为每个功能单元分配寄存器文 件2058的专用部分。在至少一个实施例中，寄存器文件2058在图形多处 理器2034正在执行的不同线程束之间划分。
在至少一个实施例中，GPGPU核心2062可以各自包括用于执行图形 多处理器2034的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。 GPGPU核心2062在架构上可以相似或架构可能有所不同。在至少一个实 施例中，GPGPU核心2062的第一部分包括单精度FPU和整数ALU，而 GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可 以实现IEEE 754-2008标准浮点算法或启用可变精度浮点算法。在至少一 个实施例中，图形多处理器2034可以另外包括一个或更多个固定功能或特 殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一 个实施例中，GPGPU核心中的一个或更多个也可以包括固定或特殊功能逻 辑。
在至少一个实施例中，GPGPU核心2062包括能够对多组数据执行单 个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心2062可以物理 地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2 和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令 可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD) 或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以 通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例 如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相 同或相似操作的八个SIMT线程。
在至少一个实施例中，内存和高速缓存互连2068是将图形多处理器 2034的每个功能单元连接到寄存器文件2058和共享内存2070的互连网络。 在至少一个实施例中，内存和高速缓存互连2068是交叉开关互连，其允许 加载/存储单元2066在共享内存2070和寄存器文件2058之间实现加载和 存储操作。在至少一个实施例中，寄存器文件2058可以以与GPGPU核心 2062相同的频率操作，从而在GPGPU核心2062和寄存器文件2058之间 进行数据传输的延迟非常低。在至少一个实施例中，共享内存2070可以用 于启用在图形多处理器2034内的功能单元上执行的线程之间的通信。在至 少一个实施例中，高速缓存内存2072可以用作例如数据高速缓存，以高速 缓存在功能单元和纹理单元2036之间通信的纹理数据。在至少一个实施例 中，共享内存2070也可以用作程序管理的高速缓存。在至少一个实施例中， 除了存储在高速缓存内存2072中的自动高速缓存的数据之外，在GPGPU 核心2062上执行的线程还可以以编程方式将数据存储在共享内存中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦 合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以 及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过 总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到 主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封 装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信 地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器 核心可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。 在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令 /指令。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915可以在图形多 处理器2034中用于至少部分地基于使用本文描述的神经网络训练操作、神 经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测 操作。
在至少一个实施例中，该组件可用于使用一个或更多个神经网络生成 增强的视频，例如由较低帧率视频帧生成较高帧率视频。
图21示出了根据至少一个实施例的多GPU计算系统11100。在至少 一个实施例中，多GPU计算系统11100可以包括通过主机接口交换机 11104连接到多个通用图形处理单元(GPGPU)11106A-D的处理器11102。 在至少一个实施例中，主机接口开关11104是将处理器11102与处理器 11102连接到PCI快速总线的PCI快速开关装置，处理器11102可以通过 PCI快速总线与GPGPU 11106A-D通信。GPGPU 11106A-D可以通过一组 高速点对点的GPU到GPU链路11116互连。在至少一个实施例中，GPU 到GPU链路11116通过专用的GPU链路连接到GPGPU 11106A-D中的每 一个。在至少一个实施例中，P2P GPU链路11116使每个GPGPU11106A-D 之间能够直接通信，而不需要通过处理器11102连接到的主机接口总线 11104进行通信。在至少一个实施例中，通过针对P2P GPU链路11116的 GPU到GPU流量，主机接口总线11104仍然可用于系统内存访问，或者 例如通过一个或更多个网络设备与多GPU计算系统11100的其他实例通信。 虽然在至少一个实施例中，GPGPU 11106A-D通过主机接口交换机11104 连接到处理器11102，但在至少一个实施例中，处理器11102包括对P2P GPU链路11116的直接支持，并且可以直接连接到GPGPU 11106A-D。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面将结合图9A和/或图9B一起提供关于推理和/或训 练逻辑915的细节。在至少一个实施例中，推理和/或训练逻辑915可用于 多GPU计算系统11100，以至少部分地基于使用神经网络训练操作、神经 网络功能和/或架构或本文描述的神经网络用例计算的权重参数进行推理 或预测操作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成更高的帧率视频。
图22是根据至少一个实施例的图形处理器2200的框图。在至少一个 实施例中，图形处理器2200包括环互连2202、管线前端2204、媒体引擎 2237以及图形核心2280A-2280N。在至少一个实施例中，环互连2202将 图形处理器2200耦合到其他处理单元，包括其他图形处理器或一个或更多 个通用处理器核心。在至少一个实施例中，图形处理器2200是集成在多核 处理系统中的许多处理器之一。
在至少一个实施例中，图形处理器2200通过环互连2202接收成批的 命令。在至少一个实施例中，传入的命令由管线前端2204中的命令流媒体 2203来解释。在至少一个实施例中，图形处理器2200包括可扩展的执行 逻辑，以通过一个或更多个图形核心2280A-2280N来执行3D几何处理和 媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流媒体2203 向几何管线2236提供命令。在至少一个实施例中，对于至少一些媒体处理 命令，命令流媒体2203向与媒体引擎2237耦合的视频前端2234提供命令。 在至少一个实施例中，媒体引擎2237包括用于视频和图像后处理的视频质 量引擎(VQE)2230以及多格式编码/解码(MFX)2233引擎，用以提供 硬件加速的媒体数据编码和解码。在至少一个实施例中，几何管线2236 和媒体引擎2237每个为由至少一个图形核心2280A提供的线程执行资源 生成执行线程。
在至少一个实施例中，图形处理器2200包括具有模块化核心 2280A-2280N的可扩展线程执行资源的特征(有时称为核心切片)，每个 具有多个子核心2250A-2250N、2260A-2260N(有时称为核心子切片)。 在至少一个实施例中，图形处理器2200可以具有任意数量的图形核心 2280A到2280N。在至少一个实施例中，图形处理器2200包括具有至少第 一子核心2250A和第二子核心2260A的图形核心2280A。在至少一个实施 例中，图形处理器2200是具有单个子核心(例如，2250A)的低功耗处理 器。在至少一个实施例中，图形处理器2200包括多个图形核心 2280A-2280N，每个包括一组第一子核心2250A-2250N和一组第二子核心 2260A-2260N。在至少一个实施例中，第一子核心2250A-2250N中的每个 子核心包括至少第一组执行单元2252A-2252N和介质/纹理采样器 2254A-2254N。在至少一个实施例中，第二子核心2260A-2260N中的每个 子核心包括至少第二组执行单元2262A-2262N和采样器2264A-2264N。在 至少一个实施例中，每个子核心2250A-2250N、2260A-2260N共享一组共享资源2270A-2270N。在至少一个实施例中，共享资源包括共享高速缓存 存储器和像素操作逻辑。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面将结合图9A和/或图9B提供关于推理和/或训练逻 辑915的细节。在至少一个实施例中，推理和/或训练逻辑915可用于图形 处理器2200中，以至少部分地基于使用神经网络训练操作、神经网络功能 和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图23是示出根据至少一个实施例的可以包括执行指令的逻辑电路的 处理器2300的微架构的框图。在至少一个实施例中，处理器2300可以执 行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用 指令等。在至少一个实施例中，处理器2300可以包括用于存储封装数据的 寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启 用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数 和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述 封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”) 指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一 般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数 据操作数。在至少一个实施例中，处理器2300可以执行指令以加速机器学 习或深度学习算法、训练或推理。
在至少一个实施例中，处理器2300包括有序前端(“前端”)2301， 以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个 实施例中，前端2301可以包括几个单元。在至少一个实施例中，指令预取 器2326从内存中获取指令并将指令提供给指令解码器2328，指令解码器 2328又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器 2328将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作” (也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实 施例中，指令解码器2328将指令解析为操作码以及相应的数据和控制字段， 其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个 实施例中，跟踪高速缓存2330可以将解码的微指令组装成微指令队列2334 中的程序排序的序列或追踪以供执行。在至少一个实施例中，当跟踪高速 缓存2330遇到复杂指令时，微码ROM 2332提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些 指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要 多于四个的微指令来完成一条指令，则指令解码器2328可以访问微码 ROM 2332以执行指令。在至少一个实施例中，可以将指令解码为少量的 微指令以在指令解码器2328处进行处理。在至少一个实施例中，如果需要 多个微指令完成操作，则可以将指令存储在微码ROM 2332中。在至少一 个实施例中，跟踪高速缓存2330参考入口点可编程逻辑阵列(“PLA”) 以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2332读 取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM 2332完成对指令的微操作排序之后，机器的前端2301可以恢复从跟踪高 速缓存2330获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2303可以准 备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区， 以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性 能。在至少一个实施例中，乱序执行引擎2303包括但不限于分配器/寄存 器重命名器2340、内存微指令队列2342、整数/浮点微指令队列2344、内 存调度器2346、快速调度器2302、慢速/通用浮点调度器(“慢速/通用FP 调度器”)2304和简单浮点调度器(“简单FP调度器”)2306。在至少 一个实施例中，快速调度器2302、慢速/通用浮点调度器2304和简单浮点 调度器2306也统称为“微指令调度器2302、2304、2306”。在至少一个 实施例中，分配器/寄存器重命名器2340分配每个微指令按序列执行所需 要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器 2340将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中， 分配器/寄存器重命名器2340还为两个微指令队列之一中的每个微指令分 配条目，内存微指令队列2342用于内存操作和整数/浮点微指令队列2344 用于非内存操作，在内存调度器2346和微指令调度器2302、2304、2306 的前面。在至少一个实施例中，微指令调度器2302、2304、2306基于它们 的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用 性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例 的快速调度器2302可以在主时钟周期的每个一半上调度，而慢速/通用浮 点调度器2304和简单浮点调度器2306可以在每个主处理器时钟周期调度 一次。在至少一个实施例中，微指令调度器2302、2304、2306对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行框2311包括但不限于整数寄存器文件/ 支路网络2308、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”) 2310、地址生成单元(“AGU”)2312和2314、快速算术逻辑单元(“快 速ALU”)2316和2318、慢速算术逻辑单元(“慢速ALU”)2320、浮 点ALU(“FP”)2322和浮点移动单元(“FP移动”)2324。在至少一 个实施例中，整数寄存器文件/支路网络2308和浮点寄存器文件/旁路网络 2310在本文中也称为“寄存器文件2308、2310”。在至少一个实施例中， AGU 2312和2314、快速ALU 2316和2318、慢速ALU 2320、浮点ALU 2322 和浮点移动单元2324在本文中也称为“执行单元2312、2314、2316、2318、 2320、2322和2324”。在至少一个实施例中，执行框b11可以包括但不限 于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和 执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2308、2310可以布置在微指令调 度器2302、2304、2306与执行单元2312、2314、2316、2318、2320、2322 和2324之间。在至少一个实施例中，整数寄存器文件/支路网络2308执行 整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2310执行浮 点操作。在至少一个实施例中，寄存器文件2308、2310中的每一个可以包 括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中 的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2308、2310可以彼此通信数据。在至少一个实施例中，整数寄存器文件/ 支路网络2308可以包括但不限于两个单独的寄存器文件、一个寄存器文件 用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实 施例中，浮点寄存器文件/支路网络2310可以包括但不限于128位宽的条 目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2312、2314、2316、2318、2320、 2322、2324可以执行指令。在至少一个实施例中，寄存器文件2308、2310 存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中， 处理器2300可以包括但不限于任何数量的执行单元2312、2314、2316、 2318、2320、2322、2324及其组合。在至少一个实施例中，浮点ALU 2322和浮点移动单元2324，可以执行浮点、MMX、SIMD、AVX和SSE或其 他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2322 可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数 微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。 在至少一个实施例中，可以将ALU操作传递给快速ALU 2316、2318。在 至少一个实施例中，快速ALU 2316、2318可以以半个时钟周期的有效延 迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速 ALU 2320，因为慢速ALU 2320可以包括但不限于用于长延迟类型操作的 整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实 施例中，内存加载/存储操作可以由AGUS 2312、2314执行。在至少一个 实施例中，快速ALU 2316、快速ALU 2318和慢速ALU 2320可以对64 位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU 2316、快速ALU 2318和慢速ALU 2320以支持包括十六、三十二、128、 256等的各种数据位大小。在至少一个实施例中，浮点ALU 2322和浮点移 动单元2324可以实现为支持具有各种宽度的位的一定范围的操作数。在至 少一个实施例中，浮点ALU 2322和浮点移动单元2324可以结合SIMD和 多媒体指令对128位宽封装数据操作数进行操作。
在至少一个实施例中，微指令调度器2302、2304、2306在父加载完 成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2300 中推测性地调度和执行微指令，处理器2300还可以包括用于处理内存未命 中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中， 则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数 据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完 成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和 重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数 的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可 以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至 少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个 实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至 少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不 同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理 寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中， 整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个 用于封装数据的多媒体SIMD寄存器。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，可以将推理和/或训练逻辑915的部分 或全部并入执行框2311以及示出或未示出的其他内存或寄存器。例如，在 至少一个实施例中，本文描述的训练和/或推理技术可以使用执行框2311 中示出的一个或更多个ALU。此外，权重参数可以存储在片上或片外内存和/或寄存器(示出或未示出)中，该寄存器和/或寄存器配置执行框2311 的ALU以执行一种或更多种本文所述的机器学习算法、神经网络架构、用 例或训练技术。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图24示出了根据至少一个实施例的深度学习应用处理器2400。在至 少一个实施例中，深度学习应用程序处理器2400使用指令，如果由深度学 习应用程序处理器2400执行，则指令使深度学习应用程序处理器2400执 行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，深度 学习应用程序处理器2400是专用集成电路(ASIC)。在至少一个实施例 中，深度学习应用程序处理器2400执行矩阵乘法运算或者“硬连线”到硬 件中，作为执行一个或更多个指令或两者的结果。在至少一个实施例中， 深度学习应用程序处理器2400包括但不限于处理集群2410(1)-2410(12)、 芯片间链路(“ICL”)2420(1)-2420(12)、芯片间控制器(“ICC”) 2430(1)-2430(2)、内存控制器(“Mem Ctrlr”)2442(1)-2442(4)、高带宽 内存物理层(“HBM PHY”)2444(1)-2444(4)、管理控制器中央处理单元 (“管理控制器CPU”)2450、串行外围接口、内部集成电路和通用输入 /输出框(“SPI、I2C、GPIO”)，外围组件互连快速控制器和直接内存访 问块(“PCIe控制器和DMA”)2470、以及十六通道外围组件互连快速 端口(“PCI Express x 16”)2480。
在至少一个实施例中，处理集群2410可以执行深度学习操作，包括 基于一种或更多种训练技术计算的权重参数的推理或预测操作，包括本文 所述的那些技术。在至少一个实施例中，每个处理集群2410可以包括但不 限于任何数量和类型的处理器。在至少一个实施例中，深度学习应用处理 器2400可以包括任何数量和类型的处理集群2400。在至少一个实施例中， 芯片间链路2420是双向的。在至少一个实施例中，芯片间链路2420和芯 片间控制器2430使多个深度学习应用处理器2400能够交换信息，包括从 执行一个或更多个神经网络中体现的一种或更多种机器学习算法而产生的 激活信息。在至少一个实施例中，深度学习应用处理器2400可以包括任意 数量(包括零)和类型的ICL 2420和ICC 2430。
在至少一个实施例中，HBM2 2440提供总共32GB的内存。HBM2 2440(i)与内存控制器2442(i)和HBM PHY 2444(i)都相关联。在至少一个实 施例中，任何数量的HBM2 2440可以提供任何类型和总量的高带宽内存， 并且可以与任何数量(包括零)和类型的内存控制器2442和HBM PHY 2444相关联。在至少一个实施例中，可以用任何数量和类型的块替换SPI、 I2C、GPIO2460、PCIe控制器和DMA 2470和/或PCIe2480，以任何技术 上可行的方式实现任何数量和类型的通信标准。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，深度学习应用程序处理器2400用于训 练机器学习模型(例如神经网络)，以预测或推理提供给深度学习应用程 序处理器2400的信息。在至少一个实施例中，深度学习应用程序处理器 2400用于基于已经由另一处理器或系统或由深度学习应用程序处理器 2400训练的经训练的机器学习模型(例如，神经网络)来推理或预测信息。 在至少一个实施例中，处理器2400可以用于执行本文所述的一个或更多个 神经网络用例。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图25是根据至少一个实施例的神经形态处理器2500的框图。在至少 一个实施例中，神经形态处理器2500可以从神经形态处理器2500外部的 源接收一个或更多个输入。在至少一个实施例中，这些输入可以被传输到 神经形态处理器2500内的一个或更多个神经元2502。在至少一个实施例 中，可以使用包括一个或更多个算术逻辑单元(ALU)的电路或逻辑来实 现神经元2502及其组件。在至少一个实施例中，神经形态处理器2500可 以包括但不限于成千上万个神经元2502的实例，但是可以使用任何合适数 量的神经元2502。在至少一个实施例中，神经元2502的每个实例可以包 括神经元输入2504和神经元输出2506。在至少一个实施例中，神经元2502 可以生成可以传输到神经元2502的其他实例的输入的输出。在至少一个实 施例中，神经元输入2504和神经元输出2506可以经由突触2508互连。
在至少一个实施例中，神经元2502和突触2508可以互连，使得神经 形态处理器2500操作以处理或分析由神经形态处理器2500接收的信息。 在至少一个实施例中，当通过神经元输入2504接收到的输入超过阈值时， 神经元2502可以发送输出脉冲(或“触发”或“峰值”)。在至少一个实 施例中，神经元2502可以对在神经元输入2504处接收到的信号进行求和 或积分。例如，在至少一个实施例中，神经元2502可以实现为有泄漏的积 分-触发神经元，其中如果求和(称为“膜电位”)超过阈值，则神经元 2502可以使用诸如sigmoid或阈值函数的传递函数来产生输出(或“触发”)。 在至少一个实施例中，泄漏的积分-触发神经元可以将在神经元输入2504 处接收到的信号求和成膜电位，并且可以应用衰减因子(或泄漏)以减小 膜电位。在至少一个实施例中，如果在神经元输入2504处接收到足够快以 超过阈值的多个输入信号(即，在膜电势衰减得太低而不能触发之前)， 则泄漏的积分-触发神经元可能会触发。在至少一个实施例中，神经元2502 可以使用接收输入、将输入积分到膜电位、并衰减膜电位的电路或逻辑来 实现。在至少一个实施例中，可以对输入求平均，或者可以使用任何其他 合适的传递函数。此外，在至少一个实施例中，神经元2502可以包括但不 限于当将传递函数应用于神经元输入2504的结果超过阈值时在神经元输 出2506处产生输出尖峰的比较器电路或逻辑。在至少一个实施例中，一旦 神经元2502触发，它可以通过例如将膜电位复位为0或另一合适的默认值 来忽略先前接收的输入信息。在至少一个实施例中，一旦膜电位被重置为 0，则神经元2502可以在合适的时间段(或修复期)之后恢复正常操作。
在至少一个实施例中，神经元2502可以通过突触2508互连。在至少 一个实施例中，突触2508可以操作以将从第一神经元2502的输出的信号 传输到第二神经元2502的输入。在至少一个实施例中，神经元2502可以 在一个以上的突触2508实例上传输信息。在至少一个实施例中，神经元输 出2506的一个或更多个实例可以通过突触2508的实例连接到同一神经元 2502中神经元输入2504的实例。在至少一个实施例中，相对于突触2508 的那个实例，神经元2502的实例产生要在突触2508的实例上传输的输出 可以被称为“突触前神经元”。在至少一个实施例中，相对于突触2508 的实例，神经元2502的实例接收通过突触2508的实例传输的输入可以被 称为“突触后神经元”。在至少一个实施例中，关于突触2508的各种实例， 因为神经元2502的实例可以接收来自一个或更多个突触2508实例的输入，并且还可以通过一个或更多个突触2508实例传输输出，因此神经元2502 的单个实例可以既是“突触前神经元”又是“突触后神经元”。
在至少一个实施例中，神经元2502可以被组织成一层或更多层。神 经元2502的每个实例可以具有一个神经元输出2506，该神经元输出2506 可以通过一个或更多个突触2508扇出到一个或更多个神经元输入2504。 在至少一个实施例中，第一层2510中的神经元2502的神经元输出2506 可以连接到第二层2512中的神经元2502的神经元输入2504。在至少一个 实施例中，层2510可以被称为“前馈层”。在至少一个实施例中，在第一 层2510的实例中神经元2502的每个实例可以扇出到第二层2512中的神经 元2502的每个实例。在至少一个实施例中，第一层2510可以被称为“完 全连接的前馈层”。在至少一个实施例中，在第二层2512的每个实例中的 神经元2502的每个实例扇出到少于在第三层2514中的神经元2502的所有 实例。在至少一个实施例中，第二层2512可以被称为“稀疏连接的前馈层”。 在至少一个实施例中，第二层2512中的神经元2502可以扇出到多个其他 层中的神经元2502，包括(相同)第二层2512中的神经元2502。在至少 一个实施例中，第二层2512可以被称为“循环层”。在至少一个实施例中， 神经形态处理器2500可以包括但不限于循环层和前馈层的任何合适的组 合，包括但不限于稀疏连接的前馈层和完全连接的前馈层。
在至少一个实施例中，神经形态处理器2500可以包括但不限于可重 新配置的互连架构或专用硬连线互连，以将突触2508连接到神经元2502。 在至少一个实施例中，神经形态处理器2500可以包括但不限于电路或逻辑， 其根据神经网络拓扑结构和神经元扇入/扇出，允许根据需要将突触分配给 不同神经元2502。例如，在至少一个实施例中，可以使用互连结构(诸如 片上网络)或通过专用连接将突触2508连接到神经元2502。在至少一个 实施例中，可以使用电路或逻辑来实现突触互连及其组件。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图26是根据至少一个实施例的处理系统的框图。在至少一个实施例 中，系统2600包括一个或更多个处理器2602和一个或更多个图形处理器 2608，并且可以是单处理器桌面系统、多处理器工作站系统，或具有大量 处理器2602或处理器核心2607的服务器系统。在至少一个实施例中，系 统2600是集成在片上系统(SoC)集成电路中，用于移动、手持或嵌入式 设备中的处理平台。
在至少一个实施例中，系统2600可以包括或合并在基于服务器的游 戏平台中的游戏机，包括游戏和媒体游戏机、移动游戏机、手持游戏机或 在线游戏机。在至少一个实施例中，系统2600是移动电话、智能手机、平 板电脑计算设备或移动互联网设备。在至少一个实施例中，处理系统2600 还可以包括可穿戴设备、与可穿戴设备结合或集成在可穿戴设备中，例如 智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在 至少一个实施例中，处理系统2600是具有一个或更多个处理器2602和由 一个或更多个图形处理器2608生成的图形接口的电视或机顶盒设备。
在至少一个实施例中，一个或更多个处理器2602每个包括一个或更 多个处理器核心2607来处理指令，当执行这些指令时执行系统和用户软件 的操作。在至少一个实施例中，一个或更多个处理器核心2607中的每个被 配置为处理特定的指令集2609。在至少一个实施例中，指令集2609可以 促进复杂指令集计算(CISC)、简化指令集计算(RISC)，或通过超长指 令字(VLIW)进行计算。在至少一个实施例中，处理器核心2607可以每 个处理不同的指令集2609，该指令集可以包括便于模拟其他指令集的指令。 在至少一个实施例中，处理器核心2607还可以包括其它处理设备，例如数 字信号处理器(DSP)。
在至少一个实施例中，处理器2602包括高速缓存存储器2604。在至 少一个实施例中，处理器2602可以具有单个内部高速缓存或多个级别的内 部高速缓存。在至少一个实施例中，高速缓存存储器在处理器2602的各个 组件之间共享。在至少一个实施例中，处理器2602还使用外部高速缓存(例 如，三级(L3)高速缓存或最后级别高速缓存(LLC))(未示出)，可 以使用已知的高速缓存一致性技术在处理器核心2607之间对其进行共享。 在至少一个实施例中，寄存器文件2606另外包括在处理器2602中，处理 器2602可以包括用于存储不同类型数据的不同类型的寄存器(例如，整数 寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施 例中，寄存器文件2606可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器2602与一个或更多个接 口总线2610耦合，以在处理器2602和系统2600中的其他组件之间传输诸 如地址、数据或控制信号的通信信号。在至少一个实施例中，接口总线2610， 在一个实施例中，可以是处理器总线，例如直接媒体接口(DMI)总线的 版本。在至少一个实施例中，接口2610不限于DMI总线，并且可包括一 个或更多个外围组件互连总线(例如，PCI、PCI Express)、存储器总线或 其他类型的接口总线。在至少一个实施例中，一个或更多个处理器2602 包括集成存储器控制器2616和平台控制器集线器2630。在至少一个实施 例中，存储器控制器2616促进了存储器设备与系统2600的其他组件之间 的通信，而平台控制器集线器(PCH)2630通过本地I/O总线提供到I/O 设备的连接。
在至少一个实施例中，存储器设备2620可以是动态随机存取存储器 (DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变 存储器设备，或者具有适当性能作为过程存储器服务的某些其他存储器设 备。在至少一个实施例中，存储器设备2620可作为系统2600的系统内存 进行操作，以存储数据2622和指令2621，以便在一个或更多个处理器2602执行应用程序或进程时使用。在至少一个实施例中，存储器控制器2616 还与可选的外部图形处理器2612耦合，外部图形处理器2612可以与一个 或更多个图形处理器2608在处理器2602中通信以执行图形和媒体操作。 在至少一个实施例中，显示设备2611可以连接到一个或更多个处理器2602。 在至少一个实施例中，显示设备2611可以包括内部显示设备中的一个或更 多个，如在移动电子设备或笔记本设备或通过显示接口(例如，显示端口 等)连接的外部显示设备中。在至少一个实施例中，显示装置2611可以包 括头戴显示器(HMD)，例如用于虚拟现实(VR)应用或增强现实(AR) 应用等立体显示装置。
在至少一个实施例中，平台控制器集线器2630使外围设备能够通过 高速I/O总线连接到存储器设备2620和处理器2602。在至少一个实施例 中，I/O外围设备包括但不限于音频控制器2646、网络控制器2634、固件 接口2628、无线收发器2626、触摸传感器2625、数据存储设备2624(例 如，硬盘驱动器、闪存器等)。在至少一个实施例中，数据存储设备2624可以通过存储接口(例如，SATA)或通过外围总线(例如外围组件互连 总线(例如，PCI、PCIExpress))进行连接。在至少一个实施例中，触摸 传感器2625可包括触摸屏传感器、压力传感器或指纹传感器。在至少一个 实施例中，无线收发器2626可以是Wi-Fi收发器、蓝牙收发器或移动网络 收发器，如3G、4G或长期演进(LTE)收发器。在至少一个实施例中， 固件接口2628实现与系统固件之间的通信，并且可以是例如统一的可扩展 固件接口(UEFI)。在至少一个实施例中，网络控制器2634能够实现与 有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出) 与接口总线2610耦合。在至少一个实施例中，音频控制器2646是多通道 高清音频控制器。在至少一个实施例中，系统2600包括可选的传统I/O控 制器2640，用于将传统的(例如，个人系统2(PS/2))设备耦连到系统。 在至少一个实施例中，平台控制器集线器2630还可以连接到一个或更多个 通用串行总线(USB)控制器2642，连接输入设备，如键盘和鼠标2643 的组合、相机2644，或其他USB输入设备。
在至少一个实施例中，可以集成存储器控制器2616和平台控制器集 线器2630的实例至离散的外部图形处理器，例如外部图形处理器2612。 在至少一个实施例中，平台控制器集线器2630和/或存储器控制器2616可 以是在一个或更多个处理器2602的外部。例如，在至少一个实施例中，系 统2600可以包括外部存储器控制器2616和平台控制器集线器2630，其可 以配置为与一个或更多个处理器2602通信的系统芯片组内的存储器控制 器集线器和外围控制器集线器。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑915的细节。在至少一个实施例中，可以将推理和/或训练逻辑915的部分 或全部合并到图形处理器2600中。例如，在至少一个实施例中，本文描述 的训练和/或推理技术可以使用图形处理器2612中包含的一个或更多个 ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使 用除图9A或图9B所示的逻辑以外的逻辑来完成。在至少一个实施例中， 权重参数可以存储在片上或片外内存和/或寄存器(示出或未示出)中，其 配置图形处理器2600的ALU以执行一种或更多种机器学习算法、神经网 络架构、用例或本文描述的训练技术。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图27是根据至少一个实施例的具有一个或更多个处理器核心 2702A-2702N、集成存储器控制器2714和集成图形处理器2708的处理器 2700的框图。在至少一个实施例中，处理器2700可以包括附加至和包括 由虚线框表示的附加核心2702N的核心。在至少一个实施例中，每个处理 器核心2702A-2702N包括一个或更多个内部缓存单元2704A-2704N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存 单元2706。
在至少一个实施例中，内部高速缓存单元2704A-2704N和共享高速 缓存单元2706表示处理器2700内的高速缓存存储器层次结构。在至少一 个实施例中，高速缓存存储器单元2704A-2704N可以包括每个处理器核心 内的至少一个指令级别和数据高速缓存以及一个或更多个级别的共享中层 高速缓存，例如二级(L2)、三级(L3)、四级(L4)或其他级别缓存， 其中外部存储器之前的最高级别高速缓存归类为LLC。在至少一个实施例 中，高速缓存一致性逻辑保持了各个高速缓存单元2706和2704A-2704N 之间的一致性。
在至少一个实施例中，处理器2700还可以包括一组一个或更多个总 线控制器单元2716和系统代理核心2710。在至少一个实施例中，一个或 更多个总线控制器单元2716管理一组外围总线，例如一个或更多个PCI 或PCI express总线。在至少一个实施例中，系统代理核心2710提供了针 对各种处理器组件的管理功能。在至少一个实施例中，系统代理核心2710 包括一个或更多个集成的存储器控制器2714，以管理对各种外部存储器设 备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心2702A-2702N包括 对同时存在的多线程的支持。在至少一个实施例中，系统代理核心2710 包括用于在多线程处理期间协调和操作核心2702A-2702N的组件。在至少 一个实施例中，系统代理核心2710还可以包括电源控制单元(PCU)，该 单元包括用于调节处理器核心2702A-2702N和图形处理器2708的一个或 更多个电源状态的逻辑和组件。
在至少一个实施例中，处理器2700另外包括用来执行图形处理操作 的图形处理器2708。在至少一个实施例中，图形处理器2708与共享高速 缓存单元2706和系统代理核心2710耦合，包括一个或更多个集成的存储 器控制器2714。在至少一个实施例中，系统代理核心2710还包括显示控 制器2711，用于驱动图形处理器输出到一个或更多个耦合的显示器。在至 少一个实施例中，显示控制器2711也可以是通过至少一个互连与图形处理 器2708耦合的单独模块，或者可以集成在图形处理器2708中。
在至少一个实施例中，使用基于互连单元2712的环来耦合处理器 2700的内部组件。在至少一个实施例中，可以使用可选的互连单元，例如 点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2708 通过I/O链路2713与环互连2712耦合。
在至少一个实施例中，I/O链路2713表示多种I/O互连中的至少一种， 包括便于各种处理器组件之间通信的在线封装I/O互连和高性能嵌入式存 储器模块2718，例如eDRAM模块。在至少一个实施例中，处理器核心 2702A-2702N和图形处理器2708中的每一个都使用嵌入式存储器模块 2718作为共享的最后一级高速缓存。
在至少一个实施例中，处理器核心2702A-2702N是执行公共指令集 架构的同质核心。在至少一个实施例中，处理器核心2702A-2702N在指令 集架构(ISA)方面是异构的，其中处理器核心2702A-2702N中的一个或 更多个执行公共指令集，而处理器核心2702A-2702N中的一个或更多个其 他核心执行公共指令集或不同指令集的子集。在至少一个实施例中，处理 器核心2702A-2702N在微架构方面是异构的，其中具有相对较高的功耗的 一个或更多个核心与具有较低的功耗的一个或更多个功耗核心配对。在至 少一个实施例中，处理器2700可以在一个或更多个芯片上实现，或作为 SoC集成电路实现。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面将结合图9A和/或图9B提供关于推理和/或训练逻 辑915的细节。在至少一个实施例中，推理和/或训练逻辑915的部分或所 有可以合并到处理器2700中。例如，在至少一个实施例中，本文描述的训 练和/或推理技术可以使用体现在图形处理器2612、一个或更多个图形核心 2702A-2702N或图27中的其他组件中的一个或更多个ALU。此外，在至 少一个实施例中，本文所描述的推理和/或训练操作可以使用图9A或图9B 中所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存 储在片上或片外存储器和/或寄存器(示出或未示出)中，这些存储器和/ 或寄存器配置图形处理器2700的ALU以执行本文所述的一个或更多个机 器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图28是根据本文所述的至少一个实施例的图形处理器核心2800的硬 件逻辑的框图。在至少一个实施例中，图形处理器核心2800被包括在图形 核心阵列内。在至少一个实施例中，图形处理器核心2800，有时称为核心 切片，可以是模块化图形处理器内的一个或更多个图形核心。在至少一个 实施例中，图形处理器核心2800是一个图形核心切片的示例，并且本文所 述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2800可以包括与多个子核心 2801A-2801F耦合的固定功能块2830，也称为子切片，其包括通用和固定 功能逻辑的模块块。
在至少一个实施例中，固定功能块2830包括几何/固定功能管线2836， 例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何/固定功 能管线2836可以由图形处理器2800中的所有子核心共享。在至少一个实 施例中，几何/固定功能管线2836包括3D固定功能管线、视频前端单元， 线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理 器。
在固定的至少一个实施例中，功能块2830还包括图形SoC接口2837、 图形微控制器2838和媒体管线2839。在固定的至少一个实施例中，图形 SoC接口2837提供了图形核心2800以及片上集成电路系统中的其他处理 器核心之间的接口。在至少一个实施例中，图形微控制器2838是可编程子 处理器，其可配置为管理图形处理器2800的各种功能，包括线程分派、调 度和抢占。在至少一个实施例中，媒体管线2839包括有助于对包括图像和 视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至 少一个实施例中，媒体管线2839经由对子核心2801-2801F内的计算或采 样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2837使图形核心2800能够与通用应 用处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括内存层次 结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或 封装DRAM。在至少一个实施例中，SoC接口2837还可以使得能够与SoC 内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2800和SoC内部的CPU之间共享的全局内存原 子。在至少一个实施例中，SoC接口2837还可以实现用于图形核心2800 的电源管理控制，并且启用图形核心2800的时钟域与SoC内的其他时钟 域之间的接口。在至少一个实施例中，SoC接口2837使得能够从命令流转 化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个 或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当 要执行媒体操作时，可以将命令和指令分派给媒体管线2839，或者当要执 行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几 何形状和固定功能管线2836、几何形状和固定功能管线2814)。
在至少一个实施例中，图形微控制器2838可以配置为对图形核心 2800执行各种调度和管理任务。在至少一个实施例中，图形微控制器2838 可以在子核心2801A-2801F中的执行单元(EU)阵列2802A-2802F、 2804A-2804F内的各种图形并行引擎上执行图形和/或计算工作负载调度。 在至少一个实施例中，在包括图形核心2800的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图 形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要 运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行 的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软 件。在至少一个实施例中，图形微控制器2838还可以促进图形核心2800 的低功率或空闲状态，从而为图形核心2800提供在图形核心2800内独立 于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存 和恢复寄存器的能力。
在至少一个实施例中，图形核心2800可以具有比所示的子核心2801A-2801F多或少达N个模块化子核心。对于每组N个子核心，在至少 一个实施例中，图形核心2800还可以包括共享功能逻辑2810、共享和/或 缓存内存2812、几何/固定功能管线2814以及附加的固定功能逻辑2816 以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2810可以包括可由图形核心2800内的每个N个子核心共享的逻辑单元(例 如，采样器、数学和/或线程间通信逻辑)。在固定的至少一个实施例中， 共享和/或缓存内存2812可以是图形核心2800内的N个子核心 2801A-2801F的最后一级高速缓存，并且还可以用作可由多个子核心访问 的共享内存。在至少一个实施例中，可以包括几何/固定功能管线2814来 代替固定功能块2830内的几何/固定功能管线2836，并且可以包括相同或 相似的逻辑单元。
在至少一个实施例中，图形核心2800包括附加的固定功能逻辑2816， 其可以包括供图形核心2800使用的各种固定功能加速逻辑。在至少一个实 施例中，附加的固定功能逻辑2816包括用于仅位置着色中使用的附加的几 何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管 线2816、2836内的完整几何管线和剔除管线中，其是可以包括在附加的固 定功能逻辑2816中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执 行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中， 仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可 以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2816 中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完 整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性， 无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管 线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三 角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可 以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终 传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2816还可包括机器学习 加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练 或推理的优化。
在至少一个实施例中，在每个图形子核心2801A-2801F内包括一组 执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执 行图形、媒体和计算操作。在至少一个实施例中，图形子核心2801A-2801F 包括多个EU阵列2802A-2802F、2804A-2804F，线程分派和线程间通信 (TD/IC)逻辑2803A-2803F，3D(例如，纹理)采样器2805A-2805F，媒体采样器2806A-2806F，着色器处理器2807A-2807F和共享本地内存(SLM) 2808A-2808F。EU阵列2802A-2802F、2804A-2804F每个都包含多个执行 单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作 提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器 程序。在至少一个实施例中，TD/IC逻辑2803A-2803F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执 行的线程之间的通信。在至少一个实施例中，3D采样器2805A-2805F可 以将与纹理或其他3D图形相关的数据读取到内存中。在至少一个实施例 中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来 不同地读取纹理数据。在至少一个实施例中，媒体采样器2806A-2806F可 以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一 个实施例中，每个图形子核心2801A-2801F可以可替代地包括统一的3D 和媒体采样器。在至少一个实施例中，在每个子核心2801A-2801F内的执 行单元上执行的线程可以利用每个子核心内的共享本地内存2808A-2808F， 以使在线程组内执行的线程能够使用片上内存的公共池来执行。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915的部分或全部 可以被合并到图形处理器2810中。例如，在至少一个实施例中，本文描述 的训练和/或推理技术可以使用嵌入图形处理器2612、图形微控制器2838、 几何和固定功能管线2814和2836或图27中的其他逻辑中的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使 用除图9A或图9B所示的逻辑以外的逻辑来完成。在至少一个实施例中， 权重参数可以存储在片上或片外内存和/或寄存器(示出或未示出)中，所 述寄存器配置图形处理器2800的ALU以执行一种或更多种本文描述的机 器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图29A-29B示出了根据至少一个实施例的包括图形处理器核心的进 程元素的阵列的线程执行逻辑2900。图29A示出了至少一个实施例，其中 使用了线程执行逻辑2900。图29B示出了根据至少一个实施例的执行单元 的示例性内部细节。
如图29A中所示，在至少一个实施例中，线程执行逻辑2900包括着 色器处理器2902、线程分派器2904、指令高速缓存2906、包括多个执行 单元2908A-2908N的可缩放执行单元阵列、一个或更多个采样器2910、数 据缓存2912和数据端口2914。在至少一个实施例中，可缩放执行单元阵 列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行 单元(例如，执行单元2908A、2908B、2908C、2908D到2908N-1和2908N 中的任何一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过 链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻 辑2900包括通过指令高速缓存2906、数据端口2914、采样器2910和执行 单元2908A-2908N中的一个或更多个到内存(诸如系统内存或高速缓存内 存)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如2908A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针 对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元 2908A-2908N的阵列可缩放以包括任意数量的单独执行单元。
在至少一个实施例中，执行单元2908A-2908N主要用于执行着色器 程序。在至少一个实施例中，着色器处理器2902可以处理各种着色器程序 并经由线程分派器2904来分派与着色器程序相关联的执行线程。在至少一 个实施例中，线程分派器2904包括用于仲裁来自图形和媒体管线的线程初 始化庆祝以及在执行单元2908A-2908N中的一个或更多个执行单元上实例 化请求的线程的逻辑。例如，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中， 线程分派器2904还可以处理来自执行着色器程序的运行时线程产生请求。
在至少一个实施例中，执行单元2908A-2908N支持一种指令集，该 指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例 如Direct 3D和OpenGL)中的着色器程序只需最少的翻译即可执行。在至 少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何 程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单 元2908A-2908N包括一个或更多个算术逻辑单元(ALU)，能够执行多发 出单指令多数据(SIMD)，并且多线程操作实现了高效的执行环境尽管有 更高的延迟内存访问。在至少一个实施例中，每个执行单元内的每个硬件 线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实 施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度 和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他其他运 算。在至少一个实施例中，在等待来自内存或之一共享功能的数据时，执 行单元2908A-2908N内的依赖性逻辑使等待线程休眠直到返回了所请求的 数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用 于处理其他线程。例如，在至少一个实施例中，在与顶点着色器操作相关 联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着 色器程序(包括不同的顶点着色器)执行操作。
在至少一个实施例中，执行单元2908A-2908N中的每一个执行单元 在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素是“执 行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内 的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中， 多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU) 或浮点单元(FPU)。在至少一个实施例中，执行单元2908A-2908N支持 整数和浮点数据类型。
在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个 实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执 行单元将基于那些元素的数据大小来处理各种元素。例如，在至少一个实 施例中，当对256位宽的向量进行操作时，将向量的256位存储在寄存器 中，并且执行单元对向量进行操作，作为四个单独的64位封装数据元素(四 字(QW)大小数据元素)、八个单独的32位封装数据元素(双字(DW) 大小数据元素)、十六个单独的16位封装数据元素(单词(W)大小数据 元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。 然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。
在至少一个实施例中，一个或更多个执行单元可以被组合成具有执行 对于融合EU的线程控制逻辑(2907A-2907N)的融合执行单元 2909A-2909N。在至少一个实施例中，可以将多个EU合并成一个EU组。 在至少一个实施例中，融合EU组中的EU的数量可以配置为执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据各个实施例而变化。 在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于 SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单 元2909A-2909N包括至少两个执行单元。例如，在至少一个实施例中，融 合执行单元2909A包括第一EU 2908A、第二EU 2908B以及第一EU2908A 和第二EU 2908B共有的线程控制逻辑2907A。在至少一个实施例中，线 程控制逻辑2907A控制在融合图形执行单元2909A上执行的线程，从而允 许融合执行单元2909A-2909N内的每个EU使用公共指令指针寄存器来执 行。
在至少一个实施例中，一个或更多个内部指令缓存(例如2906)被 包括在线程执行逻辑2900中以高速缓存用于执行单元的线程指令。在至少 一个实施例中，包括一个或更多个数据高速缓存(例如2912)以在线程执 行期间高速缓存线程数据。在至少一个实施例中，包括采样器2910以提供 用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例 中，采样器2910包括专门的纹理或媒体采样功能，以在将采样数据提供给 执行单元之前在采样过程中处理纹理或媒体数据。
在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和 分派逻辑将线程发起请求发送到线程执行逻辑2900。在至少一个实施例中， 一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器 2902内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等) 被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色 缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色 器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少 一个实施例中，着色器处理器2902内的像素处理器逻辑然后执行应用程序 接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了 执行着色器程序，着色器处理器2902经由线程分派器2904将线程分派到 执行单元(例如2908A)。在至少一个实施例中，着色器处理器2902使用采样器2910中的纹理采样逻辑来访问存储在内存中的纹理贴图中的纹理 数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每 个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步 处理。
在至少一个实施例中，数据端口2914提供了一种用于线程执行逻辑2900的内存访问机制，以将处理后的数据输出到内存以在图形处理器输出 管线上进行进一步处理。在至少一个实施例中，数据端口2914包括或耦合 到一个或更多个高速缓存内存(例如，数据高速缓存2912)以高速缓存数 据以便经由数据端口进行内存访问。
如图29B所示，在至少一个实施例中，图形执行单元2908可以包括 指令获取单元2937、通用寄存器文件阵列(GRF)2924、架构寄存器文件 阵列(ARF)2926、线程仲裁器2922、发送单元2930、分支单元2932、 一组SIMD浮点单元(FPU)2934，以及在至少一个实施例中，一组专用 整数SIMD ALU 2935。在至少一个实施例中，GRF 2924和ARF 2926包括 一组与可以在图形执行单元2908中活跃的每个同时硬件线程相关联的通 用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF 2926中 维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF 2924 中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指 针，可以被保存在ARF 2926中的线程专用寄存器中。
在至少一个实施例中，图形执行单元2908具有一种架构，该架构是 同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实 施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程 的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源 在用于执行多个同时线程的逻辑上分配。
在至少一个实施例中，图形执行单元2908可以共同发布多个指令， 每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程 2908的线程仲裁器2922可以将指令分派到发送单元2930、分支单元2942 或SIMD FPU 2934之一以供执行。在至少一个实施例中，每个执行线程可 以访问GRF 2924中的128个通用寄存器，其中每个寄存器可以存储32个 字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在至少一个 实施例中，每个执行单元线程可以访问GRF 2924中的4KB，尽管实施例 不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至 少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化， 但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少 一个实施例中，GRF 2924可以存储总共28KB。在至少一个实施例中，灵 活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表 示跨步的矩形块数据结构。
在至少一个实施例中，经由由消息传递发送单元2930执行的“发送” 指令来调度内存操作、采样器操作和其他更长延迟的系统通信。在至少一 个实施例中，将分支指令分派到专用分支单元2932促进SIMD发散和最终 收敛。
在至少一个实施例中，图形执行单元2908包括一个或更多个SIMD 浮点单元(FPU)2934，以执行浮点操作。在至少一个实施例中，一个或 更多个FPU 2934还支持整数计算。在至少一个实施例中，一个或更多个 FPU 2934可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD 执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，一个 或更多个FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验 数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数 SIMD ALU 2935，并且可以被专门优化以执行与机器学习计算相关的操作。
在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实 例化图形执行单元2908的多个实例的阵列。在至少一个实施例中，执行单 元2908可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行 单元2908上执行的每个线程在不同的通道上执行。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，推理和/或训练逻辑915的部分或全部 可以被结合到执行逻辑2900中。此外，在至少一个实施例中，可以使用除 了图9A或图9B中所示的逻辑之外的逻辑来完成在此描述的推理和/或训 练操作。在至少一个实施例中，权重参数可以存储在片上或片外内存和/ 或寄存器(示出或未示出)中，其配置执行逻辑2900的ALU以执行一种 或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图30示出了根据至少一个实施例的并行处理单元(“PPU”)3000。 在至少一个实施例中，PPU 3000配置有机器可读代码，该机器可读代码如 果由PPU 3000执行，则使得PPU3000执行贯穿本公开描述的一些或全部 过程和技术。在至少一个实施例中，PPU 3000是在一个或更多个集成电路 设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线 程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的 延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置 为由PPU 3000执行的一组指令的实例。在至少一个实施例中，PPU 3000 是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”) 图形数据的图形渲染管线，以便生成用于在显示设备(诸如液晶显示器 (“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施 例中，PPU3000用于执行计算，诸如线性代数运算和机器学习运算。图 30仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的 范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理 器来对其进行补充和/或替代。
在至少一个实施例中，一个或更多个PPU 3000配置成加速高性能计 算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中， PPU 3000配置成加速深度学习系统和应用程序，包括以下非限制性示例： 自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能 视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天 文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言 翻译、在线搜索优化以及个性化用户推荐等。
在至少一个实施例中，PPU 3000包括但不限于输入/输出(“I/O”) 单元3006、前端单元3010、调度器单元3012、工作分配单元3014、集线 器3016、交叉开关(“Xbar”)3020、一个或更多个通用处理集群(“GPC”) 3018和一个或更多个分区单元(“内存分区单元”)3022。在至少一个实 施例中，PPU 3000通过一个或更多个高速GPU互连(“GPU互连”)3008 连接到主机处理器或其他PPU 3000。在至少一个实施例中，PPU 3000通 过互连3002连接到主机处理器或其他外围设备。在一实施例中，PPU 3000 连接到包括一个或更多个内存设备(“内存”)3004的本地内存。在至少 一个实施例中，内存设备3004包括但不限于一个或更多个动态随机存取内 存(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备 配置和/或可配置为高带宽内存(“HBM”)子系统，并且在每个设备内堆 叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连3008可以指代系统使用其来进 行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元 结合的一个或更多个PPU3000(“CPU”)，支持PPU 3000和CPU之间 的缓存一致性以及CPU主控。在至少一个实施例中，高速GPU互连3008 通过集线器3016将数据和/或命令传输到PPU 3000的其他单元，例如一个 或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图30 中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元3006配置为通过系统总线3002从主 机处理器(图30中未示出)发送和接收通信(例如，命令、数据)。在至 少一个实施例中，I/O单元3006直接通过系统总线3002或通过一个或更 多个中间设备(例如内存桥)与主机处理器通信。在至少一个实施例中， I/O单元3006可以经由系统总线3002与一个或更多个其他处理器(例如一个或更多个PPU 3000)通信。在至少一个实施例中，I/O单元3006实现 外围组件互连Express(“PCIe”)接口，用于通过PCIe总线进行通信。 在至少一个实施例中，I/O单元3006实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元3006对经由系统总线3002接收的分 组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 3000执行各种操作的命令。在至少一个实施例中，I/O单元3006如命令所 指定的那样将解码的命令发送到PPU 3000的各种其他单元。在至少一个 实施例中，命令被发送到前端单元3010和/或被发送到集线器3016或PPU 3000的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、 电源管理单元等(图30中未明确示出)。在至少一个实施例中，I/O单元 3006配置为在PPU 3000的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流 进行编码，该缓冲区将工作负载提供给PPU 3000以进行处理。在至少一 个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个 实施例中，缓冲区是可由主机处理器和PPU3000两者访问(例如，读/写) 的内存中的区域—主机接口单元可以配置为访问经由I/O单元3006通过系 统总线3002传输的内存请求连接到系统总线3002的系统内存中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令 流开始的指针发送给PPU 3000，使得前端单元3010接收指向一个或更多 个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令 转发到PPU 3000的各个单元。
在至少一个实施例中，前端单元3010耦合到调度器单元3012，该调 度器单元3012配置各种GPC3018以处理由一个或更多个命令流定义的任 务。在至少一个实施例中，调度器单元3012配置为跟踪与调度器单元3012 管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪 个GPC 3018，任务是活跃的还是非活跃的，与任务相关联的优先级等等。 在至少一个实施例中，调度器单元3012管理在一个或更多个GPC 3018上 执行的多个任务。
在至少一个实施例中，调度器单元3012耦合到工作分配单元3014， 该工作分配单元3014配置为分派任务以在GPC 3018上执行。在至少一个 实施例中，工作分配单元3014跟踪从调度器单元3012接收到的多个调度 任务并且工作分配单元3014管理每个GPC 3018的待处理任务池和活跃任 务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)， 这些时隙包含分配给要由特定的GPC 3018处理的任务；活跃任务池可包 括用于由GPC3018主动处理的任务的多个时隙(例如4个时隙)，以使随 着GPC 3018中的一个完成任务的执行，该任务将从GPC 3018的活动任务 池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC 3018上执行。在至少一个实施例中，如果活跃任务在GPC 3018上处于空 闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 3018中驱逐 并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度 在GPC 3018上执行。
在至少一个实施例中，工作分配单元3014经由XBar 3020与一个或 更多个GPC3018通信。在至少一个实施例中，XBar 3020是互连网络，其 将PPU 3000的许多单元耦合到PPU 3000的其他单元，并且可以配置为将 工作分配单元3014耦合到特定的GPC3018。在至少一个实施例中，一个 或更多个PPU 3000的其他单元也可以通过集线器3016连接到XBar3020。
在至少一个实施例中，任务由调度器单元3012管理，并由工作分配 单元3014分配给GPC 3018之一。GPC 3018配置为处理任务并产生结果。 在至少一个实施例中，结果可以由GPC 3018中的其他任务消耗，通过XBar 3020路由到不同的GPC 3018或存储在内存3004中。在至少一个实施例中， 结果可以通过分区单元3022写到内存3004中，其实现了用于向内存3004 写入数据或从内存3004读取数据的内存接口。在至少一个实施例中，结果 可以经由高速GPU互连3008传输到另一PPU 3004或CPU。在至少一个 实施例中，PPU 3000包括但不限于U个分区单元3022，其等于耦合到PPU 3000的分离且不同的存储设备3004的数量。在至少一个实施例中，下面 结合图32更详细地描述分区单元3022。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心 实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上 执行的一个或更多个应用程序能够调度操作以在PPU 3000上执行。在一 个实施例中，多个计算应用由PPU 3000同时执行，并且PPU 3000为多个 计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至 少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指 令使驱动器核心生成一个或更多个任务以供PPU 3000执行，并且驱动器 核心将任务输出至由PPU 3000处理的一个或更多个流。在至少一个实施 例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。 在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32 个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于 执行任务并且通过共享内存交换数据的指令。在至少一个实施例中，结合 图32根据至少一个实施例更详细地描述了线程和协作线程。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学 习模型(诸如神经网络)，以预测或推理提供给PPU 3000的信息。在至 少一个实施例中，PPU3000用于基于已由另一处理器或系统或PPU3000 训练过的训练过的机器学习模型(例如，神经网络)推理或预测信息。在 至少一个实施例中，PPU 3000可用于执行本文所述的一个或更多个神经网 络用例。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图31示出了根据至少一个实施例的通用处理集群(“GPC”)3100。 在至少一个实施例中，GPC 3100是图30的GPC 3018。在至少一个实施例 中，每个GPC 3100包括但不限于用于处理任务的多个硬件单元，并且每 个GPC 3100包括但不限于管线管理器3102、预光栅操作单元(“PROP”) 3104、光栅引擎3108、工作分配交叉开关(“WDX”)3116、内存管理 单元(“MMU”)3118、一个或更多个数据处理集群(“DPC”)3106， 以及部件的任何合适组合。
在至少一个实施例中，GPC 3100的操作由管线管理器3102控制。在 至少一个实施例中，管线管理器3102管理一个或更多个DPC 3106的配置， 以处理分配给GPC 3100的任务。在至少一个实施例中，管线管理器3102 配置一个或更多个DPC 3106中的至少一个以实现图形渲染管线的至少一 部分。在至少一个实施例中，DPC 3106配置为在可编程流式多处理器 (“SM”)3114上执行顶点着色器程序。在至少一个实施例中，管线管 理器3102配置为将从工作分配单元接收的数据包路由到GPC 3100内的适 当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP 3104和/或光栅引擎3108中的固定功能硬件单元，而可以将其他数据包路 由到DPC 3106以由原始引擎3112或SM3114进行处理。在至少一个实施 例中，管线管理器3102配置DPC 3106中的至少一个以实现神经网络模型 和/或计算管线。
在至少一个实施例中，PROP单元3104配置为在至少一个实施例中 将由光栅引擎3108和DPC 3106生成的数据路由到分区单元3022中的光 栅操作(“ROP”)单元，上面结合图30更详细地描述。在至少一个实施 例中，PROP单元3104配置为执行用于颜色混合的优化、组织像素数据、 执行地址转换等等。在至少一个实施例中，光栅引擎3108包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例 中，光栅引擎3108包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪 引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实 施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关 联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信 息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除 引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输 到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实 施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎 生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎 3108的输出包括将由任何适当的实体(例如，由在DPC 3106内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 3100中的每个DPC 3106包括但 不限于M管线控制器(“MPC”)3110；图元引擎3112；一个或更多个 SM 3114；及其任何合适的组合。在至少一个实施例中，MPC 3110控制 DPC 3106的操作，将从管线管理器3102接收的分组路由到DPC3106中 的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引 擎3112，图元引擎3112配置为从内存中获取与顶点关联的顶点属性；相 反，可以将与着色器程序相关联的数据包发送到SM 3114。
在至少一个实施例中，SM 3114包括但不限于可编程流式处理器，其 配置为处理由多个线程表示的任务。在至少一个实施例中，SM 3114是多 线程的并且配置为同时执行来自特定线程组的多个线程(例如31个线程)， 并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线 程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至 少一个实施例中，线程组中的所有线程执行相同的指令。在至少一个实施 例中，SM 3114实施单指令、多线程(“SIMT”)架构，其中一组线程中 的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程 组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程 束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时， 实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为 每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束 内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中， 为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指 令的线程以提高效率。下面更详细地描述SM3114的至少一个实施例。
在至少一个实施例中，MMU 3118在GPC 3100和内存分区单元(例 如，图30的分区单元3022)之间提供接口，并且MMU 3118提供虚拟地 址到物理地址的转换、内存保护以及内存请求的仲裁。在至少一个实施例 中，MMU 3118提供一个或更多个转换后备缓冲区(“TLB”)，用于执 行虚拟地址到内存中的物理地址的转换。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关联的推 理和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑 915的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学 习模型(诸如神经网络)，以预测或推理提供给GPC 3100的信息。在至 少一个实施例中，GPC 3100用于基于已由另一处理器或系统或GPC 3100 训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个 实施例中，GPC 3100可用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
图32示出了根据至少一个实施例的并行处理单元(“PPU”)的内 存分区单元3200。在至少一个实施例中，内存分区单元3200包括但不限 于光栅操作(“ROP”)单元3202；二级(“L2”)高速缓存3204；内存 接口3206；及其任何合适的组合。在至少一个实施例中，内存接口3206 耦合到内存。在至少一个实施例中，内存接口3206可以实现32、64、128、 1024位数据总线，或者类似的实现方式用于高速数据传输。在至少一个实 施例中，PPU包括U个内存接口3206，每对分区单元3200一个内存接口 3206，其中每对分区单元3200连接到对应的内存设备。例如，在至少一个 实施例中，PPU可以连接至多达Y个内存设备，例如高带宽内存堆栈或图 形双数据速率版本5同步动态随机存取内存(“GDDR5SDRAM”)。
在至少一个实施例中，内存接口3206实现高带宽内存第二代 (“HBM2”)内存接口，并且Y等于U的一半。在至少一个实施例中， HBM2内存堆栈与PPU位于同一物理封装上，与传统的GDDR5SDRAM 系统相比，可提供大量功率并节省面积。在至少一个实施例中，每个HBM2堆栈包括但不限于四个内存管芯，且Y等于4，每个HBM2堆栈包括每个 管芯两个128位通道，用于总共8个通道和1024位的数据总线宽度。在至 少一个实施例中，内存支持单错误校正双错误检测(“SECDED”)错误 校正码(“ECC”)以保护数据。在至少一个实施例中，ECC为对数据损 坏敏感的计算应用提供更高的可靠性。
在至少一个实施例中，PPU实现了多级内存层次结构。在至少一个 实施例中，内存分区单元3200支持统一内存以为中央处理单元(“CPU”) 和PPU内存提供单个统一虚拟地址空间，从而实现虚拟内存系统之间的数 据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的内存的访 问频率，以确保将内存页面移动到更频繁地访问页面的PPU的物理内存。 在至少一个实施例中，高速GPU互连3008支持地址转换服务，其允许PPU 直接访问CPU的页表，并通过PPU提供对CPU内存的完全访问。
在至少一个实施例中，复制引擎在多个PPU之间或PPU与CPU之 间传输数据。在至少一个实施例中，复制引擎可以为未被映射到页表中的 地址生成页面错误，并且内存分区单元3200然后为页面错误提供服务，将 地址映射到页表中，之后复制引擎执行传输。在至少一个实施例中，为多 个处理器之间的多个复制引擎操作固定(即不可分页)内存，从而实质上 减少了可用内存。在至少一个实施例中，在硬件页面故障的情况下，可以 将地址传递给复制引擎，而无需考虑是否驻留内存页面，并且复制过程是 透明的。
根据至少一个实施例，来自图30的内存3004或其他系统内存的数据 由内存分区单元3200获取，并将其存储在L2高速缓存3204中，L2高速 缓存3204位于芯片上并且在各种GPC之间共享。在至少一个实施例中， 每个内存分区单元3200包括但不限于与对应的内存设备相关联的L2高速 缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较 低级别的高速缓存。在至少一个实施例中，每个SM 3114可以实现一级 (“L1”)高速缓存，其中L1高速缓存是专用于特定SM 3114的私有内 存，并且从L2高速缓存3204中获取数据并将其存储在每个L1高速缓存 中，用于在SM 3114的功能单元中进行处理。在至少一个实施例中，L2 高速缓存3204耦合到内存接口3206和XBar 3020。
在至少一个实施例中，ROP单元3202执行与像素颜色有关的图形光 栅操作，诸如颜色压缩、像素混合等。在至少一个实施例中，ROP单元3202 结合光栅引擎3108实施深度测试，从光栅引擎3018的剔除引擎接收与像 素片段相关联的样本位置的深度。在至少一个实施例中，针对在与片段关 联的样本位置的深度缓冲区中的相应深度测试深度。在至少一个实施例中， 如果片段通过了针对样本位置的深度测试，则ROP单元3202更新深度缓 冲区，并将深度测试的结果发送给光栅引擎3108。将意识到，分区单元3200 的数量可以不同于GPC的数量，因此，可以在至少一个实施例中将每个 ROP单元3202耦合到每个GPC。在至少一个实施例中，ROP单元3202 追踪从不同GPC接收到的分组，并确定通过XBar 3020将ROP单元3202 产生的结果路由到哪个。
图33示出了根据至少一个实施例的流式多处理器(“SM”)3300。 在至少一个实施例中，SM 3300是图31的SM3114。在至少一个实施例中， SM 3300包括但不限于指令高速缓存3302；一个或更多个调度器单元3304； 寄存器文件3308；一个或更多个处理核心(“核心”)3310；一个或更多 个特殊功能单元(“SFU”)3312；一个或更多个加载/存储单元(“LSU”) 3314；互连网络3316；共享内存/一级(“L1”)高速缓存3318；及其任 何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处 理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务 被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着 色器程序相关联，则将任务分配给SM 3300之一。在至少一个实施例中， 调度器单元3304从工作分配单元接收任务并管理分配给SM 3300的一个 或更多个线程块的指令调度。在至少一个实施例中，调度器单元3304调度 线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一 个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施 例中，调度器单元3304管理多个不同的线程块，将线程束分配给不同的线 程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种 功能单元(例如，处理核心3310、SFU 3312和LSU 3314)。
在至少一个实施例中，合作组可以指用于组织通信线程组的编程模型， 其允许开发人员表达线程正在通信的粒度，从而能够表达更丰富、更有效 的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步 以执行并行算法。在至少一个实施例中，常规编程模型的应用提供了用于 同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如， syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于 线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现 更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。 在至少一个实施例中，协作组使程序员能够以子块(即，小到单个线程) 和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进 行同步。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从 而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收 敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可 能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格 上的全局同步。
在至少一个实施例中，调度单元3306配置为将指令发送到功能单元 中的一个或更多个，并且调度器单元3304包括但不限于两个调度单元3306， 该两个调度单元3306使得来自相同线程束的两个不同指令能够在每个时 钟周期被调度。在至少一个实施例中，每个调度器单元3304包括单个调度 单元3306或附加调度单元3306。
在至少一个实施例中，每个SM 3300在至少一个实施例中包括但不 限于寄存器文件3308，该寄存器文件3308为SM 3300的功能单元提供了 一组寄存器。在至少一个实施例中，寄存器文件3308在每个功能单元之间 划分，从而为每个功能单元分配寄存器文件3308的专用部分。在至少一个 实施例中，寄存器文件3308在由SM 3300执行的不同线程束之间划分， 并且寄存器文件3308为连接到功能单元的数据路径的操作数提供临时存 储。在至少一个实施例中，每个SM 3300包括但不限于多个L个处理核心 3310。在至少一个实施例中，SM 3300包括但不限于大量(例如128个或 更多)不同的处理核心3310。在至少一个实施例中，每个处理核心3310 在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度 处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至 少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008 标准。在至少一个实施例中，处理核心3310包括但不限于64个单精度(32 位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张 量核心。
根据至少一个实施例，张量核心配置为执行矩阵运算。在至少一个实 施例中，一个或更多个张量核心包括在处理核心3310中。在至少一个实施 例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和 推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作 并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4 矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且 累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张 量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例 中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮 点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实 施例中，张量核心用于执行由这些较小的元件构成的更大的二维或更高维 度的矩阵运算。在至少一个实施例中，API(诸如CUDA 9C++API)公 开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来 自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别， 线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 3300包括但不限于执行特殊功能(例 如，属性评估、倒数平方根等)的M个SFU 3312。在至少一个实施例中， SFU 3312包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少 一个实施例中，SFU 3312包括但不限于配置为执行纹理映射过滤操作的纹 理单元。在至少一个实施例中，纹理单元配置为从内存中加载纹理映射(例 如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM3300执行的着色器程序使用。在至少一个实施例中，将纹理映射存储 在共享内存/L1高速缓存3318中。在至少一个实施例中，根据至少一个实 施例，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理 映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 3300包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 3300包括但不限于实现共享内存/L1 高速缓存3318与寄存器文件3308之间的加载和存储操作的N个LSU 3314。 在至少一个实施例中，每个SM 3300包括但不限于互连网络3316，互连网 络3316将每个功能单元连接到寄存器文件3308，并且LSU 3314连接到寄 存器文件3308和共享内存/L1高速缓存3318。在至少一个实施例中，互 连网络3316是交叉开关，其可以配置为将任何功能单元连接到寄存器文件3308中的任何寄存器，并且将LSU 3314连接到寄存器文件3308和共享内 存/L1高速缓存3318中的内存位置。
在至少一个实施例中，共享内存/L1高速缓存3318是片上内存的阵 列，其在至少一个实施例中允许SM 3300与图元引擎之间以及SM 3300中 的线程之间的数据存储和通信。在至少一个实施例中，共享内存/L1高速 缓存3318包括但不限于128KB的存储容量，并且位于从SM 3300到分区 单元的路径中。在至少一个实施例中，共享内存/L1高速缓存3318在至少 一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享内存/ L1高速缓存3318、L2高速缓存和内存中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享内存功能组合到单个内 存块中，为两种类型的内存访问提供了改进的性能。在至少一个实施例中， 容量由不使用共享内存的程序使用或将其用作高速缓存，例如如果共享内 存配置为使用一半容量，则纹理和加载/存储操作可以使用剩余容量。根据 至少一个实施例，在共享内存/L1高速缓存3318内的集成使共享内存/L1 高速缓存3318能够用作用于流传输数据的高吞吐量管线，同时提供对频繁 重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通 用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实 施例中，绕过固定功能图形处理单元，从而创建了更加简单的编程模型。 在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程 的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程 序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 3300执行程序并执行计算，使用共享内存/L1高速缓存3318在线程之 间进行通信，以及使用LSU3314通过共享内存/L1高速缓存3318和内存 分区单元来读写全局内存。在至少一个实施例中，当被配置用于通用并行 计算时，SM 3300向调度器单元3304写入可以用来在DPC上启动新工作 的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、 平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、 个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电 子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体 衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加 的PPU、内存、精简指令集计算机(“RISC”)CPU，一个或更多个内存 管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片 上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设 备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。 在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成图形处理 单元(“iGPU”)。
推理和/或训练逻辑915用于执行与一个或更多个实施例相关的推理 和/或训练操作。下面结合图9A和/或图9B提供关于推理和/或训练逻辑915 的细节。在至少一个实施例中，深度学习应用处理器用于训练机器学习模 型(诸如神经网络)，以预测或推理提供给SM 3300的信息。在至少一个 实施例中，SM 3300用于基于已由另一处理器或系统或由SM3300训练过 的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例 中，SM3300可用于执行一个或更多个本文所述的神经网络用例。
在至少一个实施例中，这些组件可用于使用一个或更多个神经网络生 成增强的视频，例如从较低帧率视频的帧生成较高的帧率视频。
在至少一个实施例中，单个半导体平台可以指唯一的单一的基于半导 体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性 的多芯片模块，其模拟芯片上的操作，并且相对于利用传统的中央处理单 元(“CPU”)和总线实施方式进行了实质性的改进。在至少一个实施例 中，根据用户的需求，各种模块也可以分开放置或以半导体平台的各种组 合放置。
在至少一个实施例中，将以机器可读的可执行代码或计算机控制逻辑 算法的形式的计算机程序存储在主存储器1304和/或辅助存储中。根据至 少一个实施例，如果由一个或更多个处理器执行，则计算机程序使系统 1300能够执行各种功能。在至少一个实施例中，存储器1304、存储和/或 任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助 存储可以指代任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存 储驱动器，代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘 (“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在 至少一个实施例中，各种先前附图的架构和/或功能是在CPU 1302；并行 处理系统1312；能够具有至少两个CPU 1302的能力的至少一部分的集成 电路；并行处理系统1312；芯片组(例如，一组设计成工作并作为执行相 关功能的单元出售的集成电路等)；以及集成电路的任何适当组合的环境 中实现的。
在至少一个实施例中，各种先前附图的架构和/或功能在通用计算机 系统、电路板系统、专用于娱乐目的的游戏控制台系统、专用系统等的环 境中实现。在至少一个实施例中，计算机系统1300可以采取台式计算机、 膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线，、 手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示 器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系 统和/或任何其他类型的逻辑的形式。
在至少一个实施例中，并行处理系统1312包括但不限于多个并行处 理单元(“PPU”)1314和相关联的内存1316。在至少一个实施例中，PPU 1314通过互连1318和交换机1320或多路复用器连接到主机处理器或其他 外围设备。在至少一个实施例中，并行处理系统1312在可并行化的PPU 1314上分配计算任务，例如，作为跨多个图形处理单元(“GPU”)线程 块的计算任务分布的一部分。在至少一个实施例中，在PPU 1314中的一 些或全部之间共享和访问内存(例如，用于读取和/或写入访问)，尽管这 种共享内存可能引发相对于使用本地内存和驻留在PPU1314上的寄存器 的性能损失。在至少一个实施例中，通过使用命令(诸如__syncthreads()) 来同步PPU 1314的操作，其中块中的所有线程(例如，跨多个PPU 1314 执行)在进行之前到达某个代码执行点。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修 改和替代构造，但是其某些示出的实施例在附图中示出并且已经在上面进 行了详细描述。但是，应当理解，无意将公开内容限制为所公开的一种或 更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义 的公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明，除非另有说明或显然与上下文明显矛盾，并且不作为 定义术语，否则在描述所公开的实施例的环境中(特别是在所附权利要求 的环境中)对术语“一”，“一个”和“该”以及类似指代的使用应解释 为涵盖单数和复数。术语“包含”，“具有”，“包括”和“内含”应解 释为开放式术语(意思是“包括但不限于”)。术语“连接”在未经修改 时指的是物理连接，应理解为部分或全部包含在，连接到或连接在一起的 部分或全部，即使有任何介入。除非在此另外指出，否则本文中数值范围 的引用仅旨在用作分别指代落入该范围内的每个单独值的速记方法，并且 每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非 环境另外指出或矛盾，否则使用术语“组”(例如“一组项目”)或“子 集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非环境 另外指出或矛盾，否则相应集合的术语“子集”不一定表示相应集合的适 当子集，而是子集和相应集合可以相等。
除非以其他方式明确指出或与环境明显矛盾，否则诸如“A、B和C 中的至少一个”或“A、B和C的至少一个”形式的词组等联合语言在环 境中理解为通常用来表示项目，术语等可以是A或B或C，也可以是A和 B和C集合的任何非空子集。例如，在具有三个成员，连接短语“A、B 和C中的至少一个”和“A、B和C的至少一个”是指以下任意集合：{A}， {B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种联合 语言通常不意图暗示某些实施例要求存在A中的至少一个、B中的至少一 个和C中的至少一个。另外，除非另有说明或与环境矛盾，否则术语“多 个”表示复数的状态(例如，“多个项目”表示多个项目)。多个是至少 两个项目，但是当明确地或通过环境指示时可以是多个。此外，除非另有 说明或从环境中清楚得知，否则短语“基于”是指“至少部分基于”而不 是“仅基于”。
除非本文另外指出或与环境明显矛盾，否则本文描述的过程的操作可 以任何合适的序列执行。在至少一个实施例中，诸如本文所述的那些过程 (或其变形和/或其组合)的过程在配置有可执行指令的一个或更多个计算 机系统的控制下执行，并且被实现为代码(例如，可执行指令、一个或更 多个计算机程序或一个或更多个应用程序)通过硬件或其组合在一个或更 多个处理器上共同执行。在至少一个实施例中，代码例如以计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个 处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非 暂时性计算机可读存储介质，其不包括暂时性信号(例如，传播的瞬态电 或电磁传输)，但包括暂时性信号的收发器中的非暂时性数据存储电路(例 如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可 执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个 非暂时性计算机可读存储介质(或用于存储可执行指令的其他内存)上， 当由计算机系统的一个或更多个处理器执行(即，由于被执行)而导致的 计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计 算机可读存储介质包括多个非暂时性计算机可读存储介质以及缺少所有代 码的多个非暂时性计算机可读存储介质的一个或更多个单个非暂时性存储 介质，而多个非暂时性计算机可读存储介质共同存储所有代码。在至少一 个实施例中，执行可执行指令，使得不同的指令由不同的处理器执行，例 如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”) 执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个 实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器 执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同 地执行本文所描述的过程的操作的一个或更多个服务，并且这样的计算机 系统配置有能够实现操作的适用的硬件和/或软件。此外，实现本公开的至 少一个实施例的计算机系统是单个设备，并且在另一实施例中，是一种分 布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机 系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用 仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非 另有声明。说明书中的任何语言都不应被解释为表示对于实施公开必不可 少的任何未要求保护的要素。
本文引用的所有参考文献，包括出版物、专利申请和专利，均以引用 的方式并入本文，如同每个参考文献被单独且具体地指出以引用的方式并 入本文一样。
在描述和权利要求中，可以使用术语“耦合”和“连接”及其派生词。 应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中， “连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或 电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍 彼此协作或交互。
除非另外特别说明，否则可以理解，在整个说明书中，诸如“处理”、 “计算”、“运算”、“确定”等，是指计算机或计算系统的动作和/或过 程。或类似的电子计算设备，将计算系统的寄存器和/或内存中表示为物理 量(例如电子)的数据处理和/或转换为类似表示为计算系统的内存、寄存 器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或内存的 电子数据并将该电子数据转换成可以存储在寄存器和/或内存中的其他电 子数据的任何设备或设备的一部分。作为非限制性示例，“处理器”可以 是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所 使用的，“软件”过程可以包括例如随时间执行工作的软件和/或硬件实体， 诸如任务、线程和智能代理。而且，每个过程可以指代多个过程，以连续 地或间歇地序列地或并行地执行指令。因为系统可以体现一种或更多种方 法并且方法可以被认为是系统，术语“系统”和“方法”在本文中可互换 使用。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子 系统、计算机系统或计算机实现的机器中。可以以多种方式来完成获得、 获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或 对应用程序接口的调用的参数的数据。在一些实施方式中，获得、获取、 接收或输入模拟或数字数据的过程可以通过经由串行或并行接口传输数据 来完成。在另一实施方式中，可以通过经由计算机网络将数据从提供实体 传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。 也可以参考提供、输出、传输、发送或呈现模拟或数字数据。在各种示例 中，提供、输出、传输、发送或呈现模拟或数字数据的过程可以通过将数 据作为函数调用的输入或输出参数，应用程序编程接口或进程间通信机制 的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以 用于实现所描述的功能，并且意图在本公开的范围内。此外，尽管出于讨 论目的在上面定义了具体的责任分配，但是根据情况，可以以不同的方式 分配和划分各种功能和职责。
此外，尽管已经用针对结构特征和/或方法动作的语言描述了主题， 但是应该理解，所附权利要求书所要求保护的主题不必限于所描述的特定 特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性 形式。
Claims (36)
1.一种片上系统SOC，包括：
图形核心，包括：
指令高速缓存；
高速缓存/共享存储器；
浮点逻辑单元，用于执行16位、32位或64位浮点运算；
整数逻辑单元；以及
矩阵处理单元MPU，用于执行半精度浮点运算或8位整数运算；存储器；以及
系统，用于对较低分辨率帧进行上采样，将上采样帧与来自先前帧的数据进行混合，使用神经网络对所述较低分辨率帧进行上采样以推理上采样输出帧，以及将所述上采样输出帧与来自先前帧的数据进行混合。
2.根据权利要求1所述的SOC，其中，所述系统用于从1080p分辨率上采样到4k分辨率。
3.根据权利要求1所述的SOC，其中，所述系统用于通过考虑抖动来进行上采样。
4.根据权利要求1所述的SOC，其中，所述系统用于进一步扭曲所述先前帧。
5.根据权利要求1所述的SOC，其中，所述先前帧在包括亮度值和两个色度值的颜色空间中。
6.根据权利要求1所述的SOC，其中，所述系统用于使用亮度通道将所述上采样帧与来自先前帧的数据进行混合。
7.根据权利要求1所述的SOC，其中，所述系统用于使用亮度通道将所述上采样输出帧与来自先前帧的数据进行混合。
8.根据权利要求1所述的SOC，其中，所述较低分辨率帧是视频帧。
9.根据权利要求1所述的SOC，其中，所述系统用于使用不利用机器学习的超级采样算法对所述较低分辨率帧进行上采样。
10.根据权利要求1所述的SOC，其中，所述系统用于作为上采样过程的一部分而执行抗混叠。
11.根据权利要求1所述的SOC，其中，所述系统用于作为上采样过程的一部分而执行平滑。
12.根据权利要求1所述的SOC，其中，所述先前帧是使用所述神经网络上采样的。
13.一种处理器，包括：
图形核心，包括：
指令高速缓存；
高速缓存/共享存储器；
浮点逻辑单元，用于执行16位、32位或64位浮点运算；
整数逻辑单元；以及
矩阵处理单元MPU，用于执行半精度浮点运算和8位整数运算；存储器；以及
其中所述处理器用于对较低分辨率帧进行上采样，将上采样帧与来自先前帧的数据进行混合，使用神经网络对所述较低分辨率帧进行上采样以推理上采样输出帧，以及将所述上采样输出帧与来自先前帧的数据进行混合。
14.根据权利要求13所述的处理器，其中，所述处理器用于从1080p分辨率上采样到4k分辨率。
15.根据权利要求13所述的处理器，其中，所述处理器用于通过考虑抖动来进行上采样。
16.根据权利要求13所述的处理器，其中，所述处理器用于进一步扭曲所述先前帧。
17.根据权利要求13所述的处理器，其中所述先前帧在包括亮度值和两个色度值的颜色空间中。
18.根据权利要求13所述的处理器，其中，所述处理器用于使用亮度通道将所述上采样帧与来自先前帧的数据进行混合。
19.根据权利要求13所述的处理器，其中，所述处理器用于使用亮度通道将所述上采样输出帧与来自先前帧的数据进行混合。
20.根据权利要求13所述的处理器，其中，所述较低分辨率帧是视频帧。
21.根据权利要求13所述的处理器，其中，所述处理器用于使用不利用机器学习的超级采样算法对所述较低分辨率帧进行上采样。
22.根据权利要求13所述的处理器，其中，所述处理器用于作为上采样过程的一部分而执行抗混叠。
23.根据权利要求13所述的处理器，其中，所述处理器用于作为上采样过程的一部分而执行平滑。
24.根据权利要求13所述的处理器，其中，所述先前帧是使用所述神经网络上采样的。
25.一种方法，包括：
使用片上系统SOC对较低分辨率帧进行上采样，其中所述SOC包括：
图形核心，包括：
指令高速缓存；
高速缓存/共享存储器；
浮点逻辑单元，用于执行16位、32位或64位浮点运算；
整数逻辑单元；以及
矩阵处理单元MPU，用于执行半精度浮点运算和8位整数运算；以及
存储器；以及
由所述SOC将上采样帧与来自先前帧的数据进行混合；
由所述SOC使用神经网络对另一个较低分辨率帧进行上采样以推理上采样输出帧；以及
由所述SOC将所述上采样输出帧与来自另一个先前帧的数据进行混合。
26.根据权利要求25所述的方法，其中，对所述较低分辨率帧和所述另一个较低分辨率帧进行上采样是从1080p分辨率到4k分辨率。
27.根据权利要求25所述的方法，其中，对所述较低分辨率帧或所述另一个较低分辨率帧进行上采样考虑抖动。
28.根据权利要求25所述的方法，还包括：扭曲所述先前帧或所述另一个先前帧。
29.根据权利要求25所述的方法，其中，所述先前帧或所述另一个先前帧在包括亮度值和两个色度值的颜色空间中。
30.根据权利要求25所述的方法，其中，使用亮度通道将所述上采样帧与来自所述先前帧的数据进行混合。
31.根据权利要求25所述的方法，其中，使用亮度通道将所述上采样帧与来自所述先前帧的数据进行混合或者将所述另一个上采样帧与来自所述另一个先前帧的数据进行混合。
32.根据权利要求25所述的方法，其中，所述较低分辨率帧或所述另一个较低分辨率帧是视频帧。
33.根据权利要求25所述的方法，其中，使用不利用机器学习的超级采样算法对所述较低分辨率帧进行上采样。
34.根据权利要求25所述的方法，其中，上采样包括抗混叠。
35.根据权利要求25所述的方法，其中，上采样包括平滑。
36.根据权利要求25所述的方法，其中，所述先前帧是使用所述神经网络上采样的。
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