CN115377135A - 一种红外探测器、成像芯片及其制备方法 - Google Patents
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Abstract
本发明涉及一种红外探测器、成像芯片及其制备方法，提供具有NIPI/PINI垂直结构的大尺度InGaAsOI衬底的制备方法，通过将受主衬底和施主衬底键合的方式形成在同一InGaAsOI衬底，并在将InGaAsOI衬底上分别形成短波红外InGaAs光电探测器和全耗尽InGaAs晶体管。本发明将短波红外InGaAs光电探测器和全耗尽InGaAs晶体管集成在同一衬底上，借助InGaAs材料的高迁移率及优异的光电性质，提供InGaAsOI衬底上短波红外成像芯片的单片光电集成方案，简化制造工艺步骤，降低成本。
Description
技术领域
本发明涉及本发明实施例涉及光电子技术领域，尤其涉及一种红外探测器、成像芯片及其制备方法。
背景技术
红外探测器的探测原理为：受红外线激发，探测器芯片传导电子增加，因而电导率增加，在外加偏压下，引起电流增加，增加的电流大小与光子数成比例。光电导探测器俗称光敏电阻。光电导又分本征型激发和非本征型(杂质型)激发两种。本征型是指红外光子把电子从价带激发至导带，产生电子—空穴对，即导带中增加电子，价带中产生空穴。杂质型是指红外光子把杂志能级的束缚电子(或空穴)激发至导带(或价带)，使导带中增加电子(或价带中增加空穴)。应用最多的本征型光电导探测器有硫化铅、硒化铅、锑化铟、碲镉汞等；杂质型光电导探测器主要有锗掺汞、硅掺镓等。
光电集成可同时结合光子和电子电路的优势，打破传统微电子领域功耗以及信息传输的限制，促进信息产业的发展。光电集成方案中，硅基单片光电集成(光电集成芯片)具备可在同一衬底实现大部分光子器件(包括激光器、光电二极管、探测器等)和电子器件(包括放大器、信号调节器、读出电路等)集成、与传统微电子制造工艺兼容、可进行大规模量产的优势，具有良好的研究与应用前景。
现有技术中对光子器件和电子器件的集成工艺为：利用不同的衬底材料分别制备光子器件和电子器件，然后对这些分立的光子器件和电子器件进行集成来实现光电转换；这种方法工艺步骤复杂、耗时较长且集成度较低，还无法精确对准。
与硅相比，III-V族半导体材料的载流子迁移率较高，有望用于先进CMOS器件。目前，III-V族晶体管的进展主要体现在器件性能和尺寸可微缩的3D器件架构两个方面。因此，迫切需要开发硅基III-V族晶体管的集成方案。III-VOI技术作为SOI的延伸技术，同样拥有介质隔离、寄生电容小、集成度高、速度快、工艺简单、短沟道效应小、低压低功耗、低漏电流等优势。特别是全耗尽III-VOI(Fully depleted III-VOI)技术，其埋氧化层(BOX)和顶部III-V材料厚度均较薄，相关器件拥有的寄生电容更小、工作速度更快、功耗更低、抗辐射性能极强。(全耗尽InGaAs晶体管的优势)。因此，开发(FD)III-VOI衬底制造工艺是实现高性能场效应晶体管的重要研究内容。
InGaAs材料电子迁移率极高，是非常重要的晶体管沟道候选材料；此外，InGaAs还具有优异的光电特性，其在短波红外波段的吸收系数极高，可实现高性能的短波红外成像芯片。采用与InP晶格匹配的三元合金In0.53Ga0.47As制造的短波红外探测器截止波长为1.7μm，器件性能极好，已在许多领域得到广泛应用。(FD)InGaAsOI读出电路与InGaAsOI短波红外焦平面阵列可实现单片光电集成，其制造工艺更加简单，有望实现更低成本、更低功耗、更高分辨率的短波红外相机。
目前商用的InGaAs短波红外相机主要包括：光学系统、短波红外焦平面阵列芯片、硅读出电路、信号处理系统等。当短波红外焦平面阵列芯片与硅读出电路互联时，通常采用异质集成的方式，面临制造工艺复杂，制造成本高，分辨率低，规模化生产困难等问题。值得注意的是：绝大多数均采用硅读出电路对探测器信号进行集成、放大与多路复用。与硅读出电路相比，(FD)InGaAsOI读出电路性能更优。
现存的多数InGaAsOI衬底尺度小，制造成本高，形成的探测器阵列规模小。采用Smart CutTM技术制造(FD)InGaAsOI衬底时，需要有大尺寸的InGaAs衬底，存在制造成本高、层结构较薄等问题，无法实现InGaAs短波红外探测器和(FD)InGaAsOI场效应晶体管的单片光电集成，迫切需要开发新的(FD)InGaAsOI衬底制造方案。
参考文献：1、“An InGaAs on Si platform for CMOS with 200 mm InGaAs-OIsubstrate,gate-first,replacement gate planar and FinFETs down to 120 nmcontact pitch”；
2、“300 mm InGaAsOI substrate fabrication using the Smart Cut TMtechnology”；
3、“Advances in InGaAs/InP single-photon detector systems for quantumcommunication”；
4、“An InGaAs detector for the 1.0–1.7μm wavelength range”；
5、“High performance InGaAs-on-insulator MOSFETs on Si by novel directwafer bonding technology applicable to large wafer size Si”。
发明内容
针对上述技术问题，本发明提供一种InGaAsOI衬底上单片光电集成的短波红外成像芯片及其制备方法，该方法是将未制作出探测器结构的衬底键合在电子电路结构衬底中，再制作探测器结构，这样简化了集成流程，提高了集成度，还解决了无法精确对准的问题。
为了实现以上目的，本发明提供了以下技术方案：
一种光电探测器的集成方法，包括：
在第一衬底的表面由下至上依次形成缓冲结构层、垂直堆叠结构层和高迁移率沟道层，所述垂直堆叠结构层为P-I-N-I垂直堆叠结构或N-I-P-I垂直堆叠结构，然后在所述高迁移率沟道层的表面形成第一介质层，获得施主衬底；
在第二衬底的表面形成第二介质层，得到受主衬底；
以所述第一介质层和所述第二介质层为键合面，将所述受主衬底和所述施主衬底键合；
键合后去除第一衬底及缓冲结构层，形成第三衬底；
然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出高迁移率沟道层，将第三衬底分隔成光电探测器区域和晶体管区域；
其中光电探测器区域形成光电探测器；
在晶体管区域刻蚀掉缓冲层、垂直堆叠结构，在裸露出的高迁移率沟道层上形成栅极和源漏极，形成晶体管；
将所述晶体管和所述光电探测器结构进行电连接。
一种探测器的集成结构，其包括：
绝缘衬底；
绝缘衬底上包括光电探测器和晶体管；
所述光电探测器为P-I-N-I垂直堆叠结构或N-I-P-I垂直堆叠结构，其中最下层为第一i-InGaAs层；
绝缘衬底上的第二i-InGaAs层上设置栅极和源漏极，形成晶体管；
其中第一i-InGaAs层、第二i-InGaAs层之间经刻蚀而电隔离；
将所述晶体管和所述平面型光电探测器进行电互连，用于读出光电探测器的光电流。
与现有技术相比，本发明达到了以下技术效果：
本发明提出的是一种将双异质结探测器与低功耗(FD)InGaAs晶体管集成在同一InGaAsOI衬底上的方案，借助InGaAs材料的高迁移率及优异的光电性质，提供InGaAsOI衬底上短波红外成像芯片的单片光电集成方案，简化制造工艺步骤，降低成本。
1)传统的InGaAs探测器阵列是采用键合的方式与硅读出电路异质集成形成成像系统，而本专利采用FD-InGaAs晶体管作为InGaAs探测器阵列的读出电路，即读出电路与探测器阵列集成在同一衬底上，成像效果更好，制造工艺更加简单；
2)传统的InP/InGaAs/InP探测器直接在InP或者Si衬底上外延形成，器件的性能漏电流较大，无谐振腔作用，器件工作速度慢；而本专利中，采用键合的方式在绝缘体衬底上形成InP/InGaAs/InP/InGaAs的PINI或者NIPI结构，形成的探测器与晶体管性能均由于现有技术，且集成在同一衬底上，成像的工作速度更快，功耗更低。
3)本发明采用的多氧化层结构存在的谐振腔作用较强，有助于提升InGaAs探测器的响应度等性能指标；通过合理的控制InP/InGaAs/InP厚度，其谐振腔作用亦可得到提升，器件的工作速度更快，功耗更低。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为施主衬底100的示意图。
图2为受主衬底200的示意图。
图3为键合后的施主衬底100、受主衬底200的示意图。
图4为InGaAsOI衬底的示意图。
图5为InGaAsOI衬底上形成SiO2层的示意图。
图6为在SiO2层开孔的示意图
图7为在InGaAsOI衬底上形成光电探测器区域和晶体管区域的示意图
图8为在光电探测器外表面形成钝化膜的示意图
图9为在光电探测器外表面分别形成N型接触、P型接触的示意图。
图10为晶体管区域去掉NIPI/PINI结构、形成金属栅的示意图。
图11位本发明光电探测器的集成结构的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明提供InGaAsOI衬底上单片光电集成的短波红外成像芯片制备方法，具体包括如下步骤：
步骤一：形成施主衬底100
参见图1，提供斜切6°角Si衬底101作为初始衬底，然后在其上依次外延生长，分别形成低温Ge层102、高温Ge层103，然后对高温Ge层103上表面进行化学机械抛光(CMP)处理，再依次外延生长，自下至上分别形成GaAs缓冲层104、n+-InP缓冲层105、i-In0.53Ga0.47As层106、p+-InP层107、i-In0.53Ga0.47As缓冲层108、Al2O3层109，如此形成施主衬底100。其中，InP与In0.53Ga0.47As是完全晶格匹配的，形成的材料无缺陷，且为InP/InGaAs/InP形成的是双异质结结构，相较于同质结来说，双异质结结构对载流子的限制作用强，采用该双异质结结构制造的光电探测器工作速度快，灵敏度高。在本实施例中，外延生长采用分子束外延(MBE)。
上述形成的为施主衬底在后续的步骤中形成探测器垂直结构为NIPI结构，在另一个实施例中，n+-InP缓冲层105、p+-InP层107的形成顺序可以互换，导致二者的位置也互换，由此后续形成的探测器垂直结构为PINI结构。
在另一实施例中，如图1中虚线框中的斜切6°角Si衬底101、低温Ge层102、高温Ge层103、GaAs缓冲层104、n+-InP缓冲层105可以整体替换为n+-InP衬底。
步骤二：形成受主衬底200
参见图2，提供常规Si衬底201作为初始衬底，在其上通过热氧化工艺形成厚度为10-500nm SiO2层202，其便于后续增加键合强度；然后再通过热氧化工艺形成SiO2层或者TEOS层203，厚度为10-500nm，其便于增加键合强度，并增加探测器的谐振腔作用，如此形成受主衬底200。
步骤一形成施主衬底100和步骤二形成受主衬底200的顺序可以颠倒或者同时进行。
步骤三：将施主衬底100、受主衬底200进行键合，形成InGaAsOI衬底。
如图3所示，首先，进行对施主衬底100键合面进行活化处理，即对Al2O3层109的上表面进行活化处理。通过利用O2和/或N2等离子体的等离子活化，来补充施主衬底的活化。将要被键合的施主衬底100的Al2O3层109的上表面暴露给氧等离子体或含O2的等离子体。
接着，对受主衬底200的活化包括：表面清洗，例如利用SC1在30℃至80℃清洗约10分钟；在如上文所述对施主衬底100活化的相同条件下，对受主衬底200的键合面进行等离子活化，即对SiO2层或者TEOS层203进行等离子活化。
活化工艺步骤的作用是制备用于键合的表面，以便实现高键合能。
随后，将施主衬底100和受主衬底200置于键合室中，受主衬底200上的SiO2层或者TEOS层203的表面面对施主衬底100的Al2O3层109的表面。通常，依据两个衬底的对准标记来对准这两个衬底。在这些衬底被放入并被对准之后，封闭该键合室且抽真空到约1-50Torr，优选为1-20Torr。通常，这个过程持续约2-3分钟，而对于本发明的目的来说，这个等级的低真空使得在适度时间内(例如，与高真空或超高真空相比)增加了键合能。
在本实施方式的键合室中的气氛主要包括干燥气氛(特别是H2O分子少于100ppm的气氛)和/或进一步优选的例如由氩和/或氮构成的中性气氛。键合室保持在室温，因此处于18℃至26℃的温度范围内为佳。
当达到所需压力等级时，使得受主衬底200上的SiO2层或者TEOS层203的表面面对施主衬底100的Al2O3层109的表面开始接触，如图3所示的，并且开始键合。通常，键合发生在一点且键合波传播开来，以使得上述两层的表面最终通过分子间接合力(范德华力)彼此连接，并形成施主-受主复合体。在一个实施例中，可通过机械指在一侧或中心施加轻微的压力而实现初始接触。
由于表面活化步骤与在低真空下的接触相结合地实施而带来的有利协同效果，借助于所描述的键合方法能够实现至少700-1000mJoule/m2范围内的键合能，同时降低了键合缺陷的程度或甚至没有键合缺陷。而且，无需在大于500℃的高温下实施键合后退火(post-bonding anneal)就能实现这些结果。已经观测到，除了由键合之前就存在于两个表面之一上的颗粒而产生的空隙之外，可以抑制或限制(与现有键合方法相比，可达到至少一个数量级)边缘空隙的出现。
接着如图4所示，施主衬底100被减薄，复合体的顶部斜切6°角Si衬底101被减薄。所述减薄过程为：通过研磨和/或抛光步骤，随后进行化学蚀刻，该化学蚀刻终止在低温Ge层102处。通过TMAH溶液对低温Ge层102、高温Ge层103、GaAs层105选择性刻蚀，裸露出n+-InP缓冲层106。
在一个实施例中，斜切6°角Si衬底101、低温Ge层102、高温Ge层103、GaAs缓冲层104、n+-InP缓冲层105可以整体替换为n+-InP衬底，此时仅需要对n+-InP衬底进行减薄，减薄至合适的厚度，优选减薄至100-2000nm。
然后可以实施其他完成步骤，例如边缘抛光和/或研磨，例如进行化学机械抛光(CMP)后得到本发明需要的InGaAsOI衬底300。
步骤四：形成垂直结构的InGaAsOI探测器
在上述步骤三中获得的InGaAsOI衬底300的上表面，即暴露出的n+-InP缓冲层104的表面通过热氧化工艺形成SiO2层301，如图5所示。然后通过物理或化学刻蚀SiO2层301，使得在SiO2层301上开孔，形成孔302，其直径为10-200μm，如图6所示。
参见图7，接着以剩余的SiO2层301为掩膜，对InGaAsOI衬底300进行刻蚀，刻蚀至Al2O3层109的上表面，在孔302的位置下形成台面。由图7的纵向剖面图可知，此时的InGaAsOI衬底300被分成了三部分，从左至右分别为A区、B区、C区。其中台面位于中间的B区。台面各层的组分与A区各层的组分相同，台面的台阶位置形成在P+-InP层107中。在一个实施例中A区可以不被保留；B区的后续的步骤中形成垂直结构的探测器(指PN结构的设置方向)，本发明中用于探测短波红外线；C区在后续步骤中形成晶体管，晶体管可以为读出电路，读出探测器中的电学信号，包括但不限于放大器、信号调节器中的一种或多种集成。
B区中从上到下的结构依次为n+-InP缓冲层105、i-In0.53Ga0.47As层106、p+-InP层107、i-In0.53Ga0.47As层108，形成N-I-P-I堆叠结构，构成成光电探测器件的核心NIPI结。
在一个实施例中，n+-InP缓冲层105、p+-InP层107的形成顺序可以互换，导致二者的位置也互换，此时B区的探测器从上到下的结构依次为p+-InP层107、i-In0.53Ga0.47As层106、n+-InP缓冲层105、i-In0.53Ga0.47As层108，形成P-I-N-I堆叠结构，构成光电探测器件的核心PIN结。
随后在B区的台面表面形成钝化层400，钝化层400可增强器件的稳定性和可靠性，屏蔽外界杂质、离子电荷、水汽等对器件的有害影响。钝化层400的形成可采用物理/化学气相沉积工艺，包括但不限于LPCVD、RTCVD、PECVD或热氧化法等，钝化层400的材质为SiO2、HfO2或Al2O3，如图8所示。
在钝化层400顶部开孔，使得部分p+-InP缓冲层105暴露出来，在上述孔的位置形成掺杂有n型光吸收层401，在一个实施例中n型光吸收层401为N型InP层，掺杂元素为是S、Sn，掺杂浓度为5e18-5e19，形成工艺为原位掺杂、扩散或者离子注入；掺杂厚度100-2000nm；在台阶上表面开孔，使得p+-InP层107暴露出来，在上述孔的位置形成掺杂有p型的光吸收层402，p型的光吸收层402为P型InP，掺杂元素是Zn,掺杂浓度是5e18-6e19；形成工艺为原位掺杂、扩散或者离子注入，掺杂厚度是100-2000nm，如图9所示。
步骤五：形成全耗尽型InGaAsOI晶体管
参见图10，去除C区域的N-I-P堆叠结构或者P-I-N堆叠结构，即依次刻蚀掉C区域的n+-InP缓冲层105、i-In0.53Ga0.47As层106、p+-InP层107，刻蚀工艺可采用所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀(RIE)。在C区域裸露出的i-In0.53Ga0.47As层108的上表面依次沉积高K介质层501、栅金属层502，然后通过刻蚀工艺刻蚀高K介质层501、栅金属层502，刻蚀掉两侧的高K介质层501、栅金属层502，保留中间的高K介质层501、栅金属层502，并在高K介质层501、栅金属层502两侧、裸露出i-In0.53Ga0.47As层108的上表面的位置分别沉积源漏极503，由此形成了读出电路。在本实施例中，读出电路为放大电路，放大来自B区探测器的电信号。
进行快速热退火，使得B区中的N-I-P-I堆叠结构或者P-I-N-I结构中的PI或者NI层互扩，从而形成NIPI结构或者PINI结构。
最后，通过TSV工艺将读出电路结构和探测器结构互连，得到如图11所示的结构(图中未示出详细的电路结构)。
该方法适用于任意需要集成在单片硅基芯片上的垂直型(指PN结构的设置方向)光电器件，因此对读出电路结构和探测器结构无具体要求，读出电路结构可替换为其他单功能或多功能结构，例如包括放大器、信号调节器中的一种或多种集成。
本发明提出的是一种将InGaAsOI探测器和(FD)InGaAsOI晶体管集成在同一衬底的方案，晶体管类型包括但不限于平面结构的(FD)InGaAsOI晶体管，还可以包括：平面结构的部分耗尽(Partially Depleted，PD)型晶体管、三维结构的多栅晶体管(比如，双栅晶体管、Pi(П)栅晶体管、Omega(Ω)栅晶体管)、鳍状(Fin)场效应晶体管等。
图11示出了光电检测器10的第一示例的示意性纵向剖面，用于探测短波红外线的截止波长为1.7μm。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (14)
1.一种光电探测器的集成方法，其特征在于，包括：
在第一衬底的表面由下至上依次形成缓冲结构层、垂直堆叠结构层和高迁移率沟道层，所述垂直堆叠结构层为P-I-N-I垂直堆叠结构或N-I-P-I垂直堆叠结构，然后在所述高迁移率沟道层的表面形成第一介质层，获得施主衬底；
在第二衬底的表面形成第二介质层，得到受主衬底；
以所述第一介质层和所述第二介质层为键合面，将所述受主衬底和所述施主衬底键合；
键合后去除第一衬底及缓冲结构层，形成第三衬底；
然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出高迁移率沟道层，将第三衬底分隔成光电探测器区域和晶体管区域；
其中光电探测器区域形成光电探测器；
在晶体管区域刻蚀掉缓冲层、垂直堆叠结构，在裸露出的高迁移率沟道层上形成栅极和源漏极，形成晶体管；
将所述晶体管和所述光电探测器结构进行电连接。
2.根据权利要求1所述的集成方法，其特征在于，所述垂直堆叠结构采用InGaAs材料。
3.根据权利要求2所述的集成方法，其特征在于，所述垂直堆叠结构采用的材料为n+-InP、i-InGaAs、p+-InP、i-InGaAs。
4.根据权利要求1所述的集成方法，其特征在于，所述高迁移率沟道层为i-In0.53Ga0.47As缓冲层。
5.根据权利要求4所述的集成方法，其特征在于，所述第三衬底为InGaAsOI衬底。
6.根据权利要求1所述的集成方法，其特征在于，所述第一衬底为斜切6°Si衬底，第二衬底为Si衬底。
7.根据权利要求1所述的集成方法，其特征在于，第一介质层为Al2O3,所述第二介质层为SiO2层，或者SiO2层和TEOS层堆叠而成。
8.根据权利要求1所述的集成方法，其特征在于，所述缓冲结构层自下至上依次为低温Ge层、高温Ge层，GaAs缓冲层、n+-InP缓冲层。
9.根据权利要求1所述的集成方法，其特征在于，所述晶体管为放大器、信号调节器、读出电路中的一种或多种集成。
10.根据权利要求1所述的集成方法，其特征在于，所述晶体管区域为平面结构的全耗尽型晶体管、平面结构的部分耗尽(Partially Depleted，PD)型晶体管、三维结构的多栅晶体管或者鳍状(Fin)场效应晶体管。
11.根据权利要求6所述的集成方法，其特征在于，所述晶体管为全耗尽型InGaAsOI晶体管。
12.根据权利要求1所述的集成方法，其特征在于，所述去除第二衬底的方法为磨抛、湿法腐蚀、干法刻蚀、CMP中的一种或多种结合；所述去除锗缓冲层的方法为湿法腐蚀、干法刻蚀、干法氧化结合湿法腐蚀、湿法氧化结合湿法腐蚀中的一种或任意组合。
13.一种探测器的集成结构，其特征在于，其包括：
绝缘衬底；
绝缘衬底上包括光电探测器和晶体管；
所述光电探测器为P-I-N-I垂直堆叠结构或N-I-P-I垂直堆叠结构，其中最下层为第一i-InGaAs层；
绝缘衬底上的第二i-InGaAs层上设置栅极和源漏极，形成晶体管；
其中第一i-InGaAs层、第二i-InGaAs层之间经刻蚀而电隔离；
将所述晶体管和所述平面型光电探测器进行电互连，用于读出光电探测器的光电流。
14.一种单片光电集成的短波红外成像芯片，其特征在于：其包括多个权利要求13所述的探测器的集成结构。
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