CN115376995A - 半导体装置及其形成方法 - Google Patents

半导体装置及其形成方法 Download PDF

Info

Publication number
CN115376995A
CN115376995A CN202210712710.1A CN202210712710A CN115376995A CN 115376995 A CN115376995 A CN 115376995A CN 202210712710 A CN202210712710 A CN 202210712710A CN 115376995 A CN115376995 A CN 115376995A
Authority
CN
China
Prior art keywords
layer
tantalum nitride
copper
via hole
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210712710.1A
Other languages
English (en)
Inventor
李雅玲
邱维刚
蔡明兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115376995A publication Critical patent/CN115376995A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及一种将磁性穿隧接面连接至铜互连线的方法、一种磁阻式随机存取存储器的形成方法及一种半导体装置。一个或多个半导体加工工具可在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层。一个或多个半导体加工工具可在一个或多个氮化钽层的上表面上及导通孔中沉积粘着层。一个或多个半导体加工工具可在粘着层的上表面上及导通孔中沉积钨，以用于磁性穿隧接面到铜互连线的导通孔互连线。

Description

半导体装置及其形成方法
技术领域
本发明实施例是有关于半导体技术，且特别是有关于半导体装置及其形成方法。
背景技术
后段为(back end of line，BEOL)集成电路(integrated circuit，IC)制造中，个别装置(例如晶体管、电容、电感及/或类似物)通过布线(例如金属层)在半导体晶圆上互连。后段制程中使用的常见金属包含铜和铝。后段通常从在半导体晶圆上沉积第一层金属时开始。后段包含用于芯片对封装体连接的接点、绝缘层(例如介电层、保护层及/或类似物)、金属层、接合点及/或类似物。
磁阻式随机存取存储器(magnetoresistive random-access memory，MRAM)为一种使用磁性穿隧接面(magnetic tunnel junction，MTJ)存储数据的非易失性随机存取存储器(random-access memory，RAM)。磁性穿隧接面包含通过绝缘层隔开的两个磁性层。绝缘层足够薄，使得如果在两层磁性层之间施加偏压电压，电子穿隧通过绝缘层。穿隧电流是基于两个磁性层之间的相对磁性定向，并指示从磁阻式随机存取存储器中读取的是1值还是0值。因此，磁阻式随机存取存储器存储值可以通过改变第一磁性层的磁性定向相对于第二磁性层的磁性定向来设定。
可以通过相关的晶体管横跨磁性层施加偏压电压。晶体管可在前段(front endof line，FEOL)区域中形成，而磁性穿隧接面可在后段区域中形成。磁阻式随机存取存储器的顶部磁性层可连接至铜位元线，而导通孔可将磁阻式随机存取存储器的底部磁性层连接至铜互连线，铜互连线连接至晶体管。
发明内容
在一些实施例中，提供半导体装置的形成方法，此方法包含在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层；在一个或多个氮化钽层的上表面上及导通孔中沉积粘着层；以及在粘着层的上表面上及导通孔中沉积钨，以用于磁性穿隧接面到铜互连线的导通孔互连线。
在一些实施例中，提供半导体装置的形成方法，此方法包含在介电层中形成铜互连线，介电层具有在铜互连线上的导通孔；在铜互连线的上表面上及导通孔中及形成氟阻障层及铜扩散阻障层，其中氟阻障层及铜扩散阻障层包含氮化钽；在氟阻障层和铜扩散阻障层的上表面上及导通孔中形成粘着层；在粘着层的上表面上及导通孔中形成钨，以形成导通孔接点，其中钨的厚度在约
Figure BDA0003707454970000021
至
Figure BDA0003707454970000022
的范围中；以及在导通孔接点上形成底部电极及磁性穿隧接面，导通孔接点将磁性穿隧接面互连至铜互连线。
在另外一些实施例中，提供半导体装置，半导体装置包含磁性穿隧接面；铜互连线；以及导通孔，包含：一个或多个氮化钽层，设置于铜互连线的上表面上；粘着层，设置于一个或多个氮化钽层的上表面上；及钨金属，设置于粘着层的上表面上，以用于磁性穿隧接面到铜互连线的导通孔互连线。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1为可进行本文描述的系统及/或方法的例示性环境。
图2A-图2K为本文描述的一个或多个例示性实施例的图式。
图3A和图3B为依据连接图2A-图2K描述的例示性技术形成的例示性半导体结构的图式。
图4为图1的一个或多个装置的例示性组件的图式。
图5和图6为应用磁性穿隧接面的钨导通孔的范例制程的流程图。
其中，附图标记说明如下：
100：环境
102：预清洁工具
104：沉积工具
106：化学机械研磨工具
108：蚀刻工具
110：晶圆/晶粒转移装置
200：例示性实施例
202，204，206，208，210，212，214，216，218，220，222：操作
300：半导体装置
302：铜互连线
304：介电层
306：第一氮化钽层
308：第二氮化钽层
310：粘着层
312：钨
314，DE：扩散阻障层
316，BE：底部电极
318，MTJ：磁性穿隧接面
320，TE：顶部电极
322：绝缘层
324：氧化层
326：顶部电极导通孔
328：额外层
330：位元线
332：金属连接器
400：装置
410：总线
420：处理器
430：存储器
440：存储组件
450：输入组件
460：输出组件
470：通信接口
500，600：制程
510，520，530，610，620，630，640，650：方框
S/D：源极/漏极
Logic：逻辑
HM：硬遮罩
PR：光阻层
M1 Cu，M2，M3：金属层
VIA：导通孔
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，元件的尺寸不限于本公开的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
磁阻式随机存取存储器的底部磁性层可使用导通孔连接至晶体管的铜互连线。在一些情况中，导通孔可填充铜，以在底部磁性层与晶体管的铜互连线之间提供低电阻系数(例如电阻率)。然而，铜经受高电迁移，并且可能扩散至磁阻式随机存取存储器的磁性穿隧接面的绝缘层中。这可能降低及/或损坏磁性穿隧接面的效能。
本文描述的一些实施例提供使用钨金属来填充在磁性穿隧接面的下方磁性层与相关联晶体管的铜互连线之间的导通孔(“钨导通孔”)的技术和设备。再者，额外的膜可用于钨金属的导通孔中，以防止氟腐蚀，以防止钨拨离，以提供铜排除阻障(即防止铜互连线向上迁移至导通孔)及/或类似效果。
例示性的钨导通孔可包含设置于铜互连线的上表面上的一个或多个氮化钽层。此一个或多个氮化钽层可减少或防止铜互连线的铜扩散。粘着层(例如氮化钛)可设置于此一个或多个氮化钽层的上表面上。粘着层可减少或防止钨剥离。钨金属可设置于粘着层的上表面上，以用于连接至铜互连线的磁性穿隧接面的导通孔互连线。
相较于在导通孔中使用氮化钛，在铜互连线的磁性穿隧接面的下方磁性层之间的导通孔中使用钨(例如，通向晶体管)提供更低的电阻率。再者，一个或多个氮化钽层可减少或防止铜和钨混合，减少铜电迁移至磁性穿隧接面的隔离层，减少或防止氟扩散至铜互连线中(扩散可能导致铜腐蚀)，减少钨上的应力及/或类似效果。粘着层可促进钨层的粘着性，以减少钨的剥离。
图1为可进行本文描述的系统及/或方法的例示性环境100。如图1所示，环境100可包含多个半导体加工工具以及晶圆/晶粒转移装置110。多个半导体加工工具可包含预清洁工具102、沉积工具104、化学机械研磨(chemical-mechanical polishing，CMP)工具106、蚀刻工具108及/或其他类似工具。包含在例示性环境100中的半导体加工工具可被包含在半导体清洁工室、半导体代工厂、半导体加工及/或制造设备及/或类似物。
预清洁工具102可包含预清洁腔体及/或能够对半导体装置进行预清洁制程以从半导体装置移除氧化层(例如金属氧化层)的一个或多个装置。此一个或多个装置可包含气体源、等离子体源、加热源及/或类似物。气体源可对预清洁腔体供应各种气体，例如氢气。等离子体源可产生等离子体，使供应至预清洁腔体的气体发生反应。举例来说，等离子体源包含感应耦合等离子体源、变压器耦合等离子体源或能够在氨气与三氟化氮气体之间反应形成氟化铵气体的其他类型等离子体源。加热源可为能够加热预清洁腔体中的半导体装置，使半导体装置上的一层或多层分解，如本文描述。举例来说，加热源可包含加热灯、加热线圈或能够加热半导体装置，使半导体装置上的保护层分解为氨气和氟化氢气体的其他类型的加热装置。
沉积工具104为半导体加工工具，此半导体加工工具包含半导体加工腔体以及能够将各种类型材料沉积于半导体装置上的一个或多个装置。举例来说，沉积工具104可包含化学气相沉积(chemical vapor deposition，CVD)装置(例如静电喷雾装置、外延装置及/或其他类型的化学气相沉积装置)、物理气相沉积(physical vapor deposition，PVD)装置(例如溅镀装置及/或其他类型的物理气相沉积装置)、原子层沉积(atomic layerdeposition，ALD)装置及/或类似装置。在一些实施例中，沉积工具104可在半导体装置的源极区或漏极区上沉积金属层，可沉积接点材料，以形成半导体装置的接点(例如自对准接点)及/或类似物，如本文描述。
化学机械研磨工具106为包含能够研磨或平坦化半导体装置或晶圆的各层的半导体加工工具。在一些实施例中，化学机械研磨工具106可能研磨或平坦化一层沉积或镀覆材料。
蚀刻工具108为包含能够从晶圆或半导体装置的表面蚀刻(例如移除)材料的一个或多个装置的半导体加工工具。举例来说，蚀刻工具108可包含湿蚀刻装置、激光蚀刻装置、化学蚀刻装置、等离子体蚀刻装置、反应性离子蚀刻装置、溅镀蚀刻装置、气相蚀刻装置及/或类似物。在一些实施例中，蚀刻工具108可从半导体装置移除层，如本文描述。
晶圆/晶粒转移装置110包含移动机器人、机器人手臂、电车、有轨电车及/或用以将晶圆及/或晶粒在预清洁工具102、沉积工具104、化学机械研磨工具106、蚀刻工具108之间转移及/或转移至其他位置(例如晶圆架、存储室及/或类似地方)的其他类型装置。在一些实施例中，晶圆/晶粒转移装置110可为程序装置，以行经特定路径及/或可半自动或全自动操作。
图1显示的装置的数量和排列提供作为一个或多个范例。实际上，相较于图1，可具有额外装置、更少装置、不同装置或不同排列的装置。再者，可在单一装置中使用两个或更多个图1显示的装置，或可将图3A和图3B显示的单一装置实现为多个分布式装置。额外地或替代地，环境100的一组装置(例如一个或多个装置)可进行被描述为通过环境100的另一组装置所进行的一个或多个功能。
图2A-图2K为本文描述的一个或多个例示性实施例200的图式。例示性实施例200可包含用于形成磁性穿隧接面互连线的钨导通孔的一个或多个例示性实施例。钨导通孔可形成作为磁性穿隧接面与铜互连线之间的导通孔。形成钨导通孔及/或连接至铜互连线的磁性穿隧接面的制程可包含参考图2A-图2K描述的一个或多个操作。
如图2A所示，通过操作202，预清洁工具(例如预清洁工具102)可预清洁导通孔中的铜互连线的上表面。换句话说，预清洁工具可预清洁形成于铜互连线的上表面上的导通孔的下部。在一些实施例中，预清洁工具可预清洁形成于铜互连线的上表面上的导通孔的下部。在一些实施例中，预清洁工具可使用等离子体为主的蚀刻来预清洁导通孔中的铜互连线的上表面。在一些实施例中，预清洁工具可使用氩离子(例如Ar+)等离子体形成气体及/或氢离子(H+)等离子体形成气体来预清洁导通孔中的铜互连线的上表面。
在一些实施例中，铜互连线可形成于半导体装置的介电层中。蚀刻工具(例如蚀刻工具108)可基于蚀刻铜互连线上方的介电层的一部分来形成导通孔。
如图2B所示，通过操作204，沉积工具(例如沉积工具104)可在铜互连线的上表面上及导通孔中沉积第一氮化钽(TaN)层。在一些实施例中，沉积工具可使用原位沉积(例如原子层沉积)，以沉积第一氮化钽层。基于使用原子层沉积的沉积工具，第一氮化钽层可包括氟阻障层，氟阻障层减少或防止氟腐蚀。在一些实施例中，第一氮化钽层可掺杂碳。在一些实施例中，第一氮化钽层(例如使用原子层沉积来沉积)可具有厚度约
Figure BDA0003707454970000071
至约
Figure BDA0003707454970000072
如图2C所示，通过操作206，沉积工具(例如沉积工具104)可在第一氮化钽层的上表面上及导通孔中沉积第二氮化钽层。在一些实施例中，沉积工具可使用原位沉积(例如物理气相沉积)，以沉积第二氮化钽层。基于使用物理气相沉积的沉积工具，第二氮化钽层可包括铜扩散阻障层，铜扩散阻障层减少或防止铜互连线的铜扩散(例如进入导通孔中)。在一些实施例中，第二氮化钽层(例如使用物理气相沉积沉积)可具有厚度约
Figure BDA0003707454970000073
至约
Figure BDA0003707454970000074
在一些实施例中(未显示)，沉积工具可在铜互连线的上表面上沉积第二氮化钽层，且可在第二氮化钽层的上表面上沉积第一氮化钽层。换句话说，沉积工具可以首先使用原子层沉积然后使用物理气相沉积来沉积多个氮化钽层，或者沉积工具可以首先使用物理气相沉积然后使用原子层沉积来沉积多个氮化钽层。
如图2D所示，通过操作208，沉积工具(例如沉积工具104)可在第一氮化钽层或第二氮化钽层的其中一者的上表面上及导通孔中沉积粘着层(例如氮化钛层)。换句话说，沉积工具可在一个或多个氮化钽层的上表面上(例如在一个或多个氮化钽层的上方层的上表面上)沉积粘着层。在一些实施例中，粘着层可提供钨金属沉积的表面，以减少剥离。在一些实施例中，沉积工具可使用原位沉积(例如化学气相沉积或等离子体气相沉积)，以沉积粘着层。在一些实施例中，沉积工具可通过用氮化气体沉积钛来沉积粘着层。在一些实施例中，粘着层可具有厚度约
Figure BDA0003707454970000081
至约
Figure BDA0003707454970000082
如图2E所示，通过操作210，沉积工具(例如沉积工具104)可在导通孔中沉积钨。在一些实施例中，沉积工具可在粘着层的上表面上及导通孔(用于磁性穿隧接面的导通孔互连线及铜内连线)中沉积钨(例如钨金属)。在一些实施例中，沉积工具可使用钨金属的原位沉积，以沉积钨。在一些实施例中，钨金属可具有沉积厚度至少
Figure BDA0003707454970000083
至少
Figure BDA0003707454970000084
约
Figure BDA0003707454970000085
及/或类似厚度。
如图2F所示，通过操作212，化学机械研磨工具(例如化学机械研磨工具106)可进行化学机械研磨。在一些实施例中，化学机械研磨工具可平坦化一个或多个前述沉积层以及钨，以形成导通孔的平坦上表面。在一些实施例中，化学机械研磨工具可平坦化一个或多个前述沉积层以及钨，使得钨具有厚度至少
Figure BDA0003707454970000086
至少
Figure BDA0003707454970000087
约
Figure BDA0003707454970000088
及/或类似厚度。
如图2G所示，通过操作214，沉积工具(例如沉积工具104)可在导通孔的上表面上沉积扩散阻障层DE、底部电极层BE、磁性穿隧接面MTJ、顶部电极层TE、硬遮罩HM及光阻层PR。扩散阻障层可减少底部电极层电迁移至导通孔中的钨材料。底部电极层及/或顶部电极层可在磁性穿隧接面的操作期间提供到磁性穿隧接面的电性耦接。硬遮罩层及/或硬遮罩可在蚀刻操作期间从蚀刻选择性保护材料。在一些实施例中，沉积工具可在底部电极层与导通孔的上表面之间沉积扩散阻障层。扩散阻障层可减少从底部电极层电迁移至导通孔中的钨材料。
在一些实施例中，磁性穿隧接面可包含多层材料的堆叠物。举例来说，磁性穿隧接面可包含缓冲层(例如非磁性层和导电层，被配置以减少从底部电极层扩散至其他部分)、晶种层、硬偏置堆叠物层、反平行耦接(anti-parallel coupling，APC)层、参考层、阻障层、自由层、垂直磁性异向性(perpendicular magnetic anisotropy，PMA)保护层及/或盖层或其他范例。
如图2H所示，通过操作216，蚀刻工具(例如蚀刻工具108)可蚀刻底部电极层的外部。在一些实施例中，蚀刻工具可保留围绕导通孔的上部的材料的体积，且可蚀刻围绕导通孔的上部的材料的体积的外部。在一些实施例中，蚀刻工具可使用遮罩来蚀刻导通孔的外部。
如图2I所示，通过操作218，蚀刻工具(例如蚀刻工具108)可从顶部电极层的上表面移除光阻层及硬遮罩，且/或沉积工具(例如沉积工具104)可在顶部电极层上沉积绝缘层。举例来说，蚀刻工具(例如蚀刻工具108)可蚀刻光阻层(例如使用湿蚀刻装置、等离子体蚀刻装置及/或类似物)，且可使用一个或多个蚀刻装置及/或一个或多个蚀刻操作来蚀刻硬遮罩。
如图2J所示，通过操作220，沉积工具(例如沉积工具104)可在绝缘层的上表面上沉积氧化层。在一些实施例中，氧化层可包含氧化硅。在一些方面中，氧化层可替代地包含氮化硅。
如图2K所示，通过操作222，一个或多个工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106、蚀刻工具108及/或类似工具)可移除绝缘层的一部分，并在顶部电极层的上表面的一部分上形成顶部电极导通孔。可填充顶部电极导通孔，以提供到半导体装置的其他阻件、其他装置及/或类似物的金属连接。举例来说，顶部电极导通孔可提供到半导体装置的控制器的金属连接。
图2A-图2K所提供的结构、层及/或类似物的数量和排列作为范例。实际上，相较于图2A-图2K，可依据以上结合图2A-图2K所述的技术包含额外结构及/或层、较少的结构及/或层、不同的结构及/或层或不同排列的结构及/或层的半导体装置加工。
图3A和图3B为依据连接图2A-图2K描述的例示性技术形成的例示性半导体装置300的例示性部分的图式。在一些实施例中，半导体装置300可包含埋置于磁阻式随机存取存储器中的后段结构。如图3A和图3B所示，半导体装置300可包含形成于介电层304中的铜互连线302。半导体装置300可更包含设置于介电层304的导通孔中及铜互连线302之上的第一氮化钽层306，第一氮化钽层306设置于铜互连线302的上表面上，以及设置于第一氮化钽层306的上表面上的第二氮化钽层308。在一些实施例中，第一氮化钽层306可包含氟阻障层，且第二氮化钽层308可包含铜扩散阻障层。在一些实施例中，第二氮化钽层308可包含氟阻障层，且第一氮化钽层306可包含铜扩散阻障层。第一氮化钽层306及/或第二氮化钽层308可掺杂碳(例如包含氟阻障层的氮化钽层)。
在一些实施例中，第一氮化钽层306和第二氮化钽层308可具有合并厚度从约
Figure BDA0003707454970000101
至约
Figure BDA0003707454970000102
在一些实施例中，第一氮化钽层306可具有厚度在约
Figure BDA0003707454970000103
至约
Figure BDA0003707454970000104
(例如
Figure BDA00037074549700001010
)。在一些实施例中，第二氮化钽层308可具有厚度在约
Figure BDA0003707454970000105
至约
Figure BDA0003707454970000106
(例如约
Figure BDA0003707454970000107
至约
Figure BDA00037074549700001011
)。
如图3A所示，半导体装置300可包含设置于第二氮化钽层308的上表面上(例如在一个或多个氮化钽层的上表面上)的粘着层310(例如包含氮化钛)以及设置于粘着层310的上表面上的钨312(例如钨金属)。在一些实施例中，钨312可形成导通孔接点。在一些实施例中，钨312可具有厚度在约
Figure BDA0003707454970000108
至约
Figure BDA0003707454970000109
半导体装置300可更包含设置于钨312上及/或导通孔VIA(如图3B所示)中的一个或多个材料的上表面上的扩散阻障层314、设置于扩散阻障层314上的底部电极316、设置于底部电极316的上表面上的磁性穿隧接面318、设置于磁性穿隧接面318的上表面上的顶部电极320以及设置于半导体装置300的上表面上(例如在顶部电极320上、介电层304上及/或顶部电极320、磁性穿隧接面318及/或底部电极316的侧面上)的绝缘层322。
半导体装置300可包含设置于绝缘层322上的氧化层324。在一些实施例中，氧化层324可包含氧化物为主的材料及/或可提供半导体装置300的绝缘阻障及/或支撑结构。在一些实施例中，半导体装置300可包含顶部电极导通孔326，顶部电极导通孔326提供通过顶部电极320到磁性穿隧接面318的电性连接。在一些实施例中，顶部电极导通孔326可耦接至一个或多个额外的导电材料及/或电源供应或漏极。
如图3B所示，半导体装置300可包含在磁性穿隧接面318与顶部电极320之间的额外层328。在一些实施例中，一个或多个额外层328可被包含在顶部电极320中。在一些实施例中，一个或多个额外层328可包含自由层、穿隧阻障层、参考层及/或扩散阻障层或其他范例。在一些实施例中，一个或多个额外层328可包含钴基层、钽基层、铁基层及/或氧化镁基层或其他范例。
再者，如图3B所示，半导体装置300可包含位元线330，位元线330提供到顶部电极的电性连接。在一些实施例中，位元线330可提供与磁性穿隧接面318的操作相关联的到顶部电极320的电压及/或电流。在一些实施例中，磁性穿隧接面318(或MTJ)可通过一个或多个金属连接器332及/或一个或多个位元线330连接至半导体装置的源极/漏极S/D。在一些实施例中，位元线330可提供到一个或多个额外的金属连接器332的电压及/或电流，金属连接器332可连接至半导体装置300的一个或多个主动区。举例来说，位元线330可通过一个或多个金属连接器332提供电压及/或电流到半导体装置300的一个或多个金属层(例如金属层M1 Cu、M2和M3)及/或位元线330、半导体装置300的逻辑Logic为主的主动区。
如上所述，提供图3A和图3B作为范例。其他范例可不同于图3A和图3B所描述的范例。
图4为装置400的例示性组件的图式。在一些实施例中，预清洁工具102、沉积工具104、化学机械研磨工具106、蚀刻工具108及/或晶圆/晶粒转移装置110可包含一个或多个装置400及/或装置400的一个或多个组件。如图4所示，装置400可包含总线410、处理器420、存储器430、存储组件440、输入组件450、输出组件460以及通信接口470。
总线410包含能够在装置400的多个组件之间进行通信的组件。以硬件、固件及/或硬件和软件的组合来使用处理器420。处理器420为中央处理单元(central processingunit，CPU)、图形处理单元(graphics processing unit，GPU)、加速处理单元(acceleratedprocessing unit，APU)、微处理器、微控制器、数字信号处理器(digital signalprocessor，DSP)、现场可编程设计闸阵列(field-programmable gate array，FPGA)、应用专用集成电路(application-specific integrated circuit，ASIC)或另一种类型的处理组件。在一些实施例中，处理器420包含一个或多个能够被编程以进行功能的处理器。存储器430包含随机存取存储器(random access memory，RAM)、只读存储器(read onlymemory，ROM)及/或存储信息及/或指令供处理器420使用的其他类型的动态或静态存储装置(例如快闪存储器、磁性存储器及/或光学存储器)。
存储组件440存储关于装置400的操作和使用的信息及/或软件。举例来说，存储组件440可包含硬盘机(例如磁盘机、光盘机及/或磁光盘)、固态驱动器(solid state drive，SSD)、小型光盘(compact disc，CD)、数字通用光盘(digital versatile disc，DVD)、软盘(floppy disk)、盒式磁片、磁带及/或另一种类型的非暂时性电脑可读媒体以及相应的驱动器。
输入组件450包含使装置400能够接收信息的组件，例如经由使用者输入(例如触控式屏幕显示器、键盘、小键盘、鼠标、按钮、开关及/或麦克风)。额外地或替代地，输入组件450可包含用于确定位置的组件(例如全球定位系统(global positioning system，GPS)组件)及/或感测器(例如，加速度计、陀螺仪、致动器、另一种类型的定位或环境感测器及/或类似感测器)。输出组件460包含提供来自装置400(经由例如显示器、扬声器、触觉回馈组件、音频或视觉指示器及/或类似装置)的输出信息的组件。
通信接口470包含收发器类组件(例如收发器、单独的接收器、单独的发射器及/或类似组件)，所述收发器类元件使装置400能够例如经由有线连接、无线连接或有线连接与无线连接的组合与其他装置进行通信。通信接口470可允许装置400从另一装置接收信息及/或向另一装置提供信息。举例来说，通信接口470可包含乙太网接口(Ethernetinterface)、光学接口、同轴接口、红外线接口、射频(radio frequency，RF)接口、通用序列总线(universal serial bus，USB)接口、Wi-Fi接口、蜂窝网络接口、及/或类似接口。
装置400可进行本文中描述的一个或多个制程。装置400可通过处理器420执行由非暂时性电脑可读媒体(例如存储器430及/或存储组件440)存储的软件指令来进行这些制程。本文中所使用的术语“电脑可读媒体”指的是非暂时性存储器装置。存储器装置包含单个物理存储装置内的存储空间或散布在多个物理存储装置之间的存储空间。
软件指令可经由通信接口470从另一电脑可读媒体或从另一装置读取到存储器430及/或存储组件440中。当执行时，存储在存储器430和/或存储组件440中的软件指令可使处理器420进行本文描述的一个或多个制程。额外地或替代地，可使用硬件电路系统代替软件指令或与软件指令结合使用，以进行本文描述的一个或多个制程。因此，本文描述的实施例并不仅限于硬件电路与软件的任何特定组合。
图4显示的组件的数量和排列提供作为范例。相较于图4，装置400可包含额外的组件、更少的组件、不同的组件或不同排列的组件。额外地或替代地，装置400的一组组件(例如一个或多个组件)可进行被描述为通过装置400的另一组元件所进行的一个或多个功能。
图5为有关于形成磁性穿隧接面的钨导通孔的例示性制程500的流程图。在一些实施例中，图5的一个或多个制程方框可通过一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106、蚀刻工具108及/或类似物)进行。在一些实施例中，图5的一个或多个制程方框可通过装置400的一个或多个组件进行，例如处理器420、存储器430、存储组件440、输入组件450、输出组件460、通信接口470及/或类似物。
如图5所示，制程500可包含在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层(方框510)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在铜互连线302的上表面上及导通孔中沉积一个或多个第一氮化钽层306和第二氮化钽层308，如上所述。
再者，如图5所示，制程500可包含在一个或多个氮化钽层的上表面上及导通孔中沉积粘着层(方框520)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在一个或多个第一氮化钽层306和第二氮化钽层308的上表面上及导通孔中沉积粘着层310，如上所述。
再者，如图5所示，制程500可包含在粘着层的上表面上及导通孔中沉积钨，以用于磁性穿隧接面到铜互连线的导通孔互连线(方框530)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在粘着层310的上表面上及导通孔中沉积钨312，以用于磁性穿隧接面318到铜互连线302的导通孔互连线，如上所述。
制程500可包含额外的实施例，例如以下所述的任何单一实施例或任何实施例的组合及/或结合本文其他地方描述的一个或多个其他制程。
在第一实施例中，在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层的步骤包括使用原子层沉积在铜互连线的上表面上及导通孔中沉积第一氮化钽层，并使用物理气相沉积在第一氮化钽层的上表面上及导通孔中沉积第二氮化钽层。
在第二实施例中，在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层的步骤包括使用物理气相沉积在铜互连线的上表面上及导通孔中沉积第一氮化钽层，并使用原子层沉积在第一氮化钽层的上表面上及导通孔中沉积第二氮化钽层。
在第三实施例中，一个或多个氮化钽层的至少一层掺杂碳。
在第四实施例中，粘着层包括氮化钛。
在第五实施例中，沉积粘着层的步骤包括使用一个或多个等离子体气相沉积或化学气相沉积来用氮化气体沉积钛。
在第六实施例中，制程500包含在铜互连线的上表面上沉积一个或多个氮化钽层之前，从铜互连线的上表面移除氧化物。
在第七实施例中，从铜互连线的上表面移除氧化物的步骤包括对铜互连线的上表面进行等离子体为主的蚀刻。
虽然图5显示制程500的例示性方框，但是在一些实施例中，相较于图5，制程500可包含额外的方框、更少的方框、不同的方框或不同排列的方框。额外地或替代地，制程500的两个或更多个方框可并行进行。
图6为有关于形成磁性穿隧接面的钨导通孔的例示性制程600的流程图。在一些实施例中，图6的一个或多个制程方框可通过一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106、蚀刻工具108及/或类似物)进行。在一些实施例中，图6的一个或多个制程方框可通过装置400的一个或多个组件进行，例如处理器420、存储器430、存储组件440、输入组件450、输出组件460、通信接口470及/或类似物。
如图6所示，制程600可包含在介电层中形成铜互连线，介电层具有铜互连线上的导通孔(方框610)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在介电层304中形成铜互连线302，介电层304具有铜互连线302上的导通孔，如上所述。
再者，如图6所示，制程600可包含在铜互连线的上表面上及导通孔中形成氟阻障层及铜扩散阻障层，其中氟阻障层及铜扩散阻障层包括氮化钽(方框620)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在导通孔中及铜互连线302的上表面上形成氟阻障层(第一氮化钽层306或第二氮化钽层308)及铜扩散阻障层(第一氮化钽层306或第二氮化钽层308)，其中氟阻障层(第一氮化钽层306或第二氮化钽层308)及铜扩散阻障层(第一氮化钽层306或第二氮化钽层308)包括氮化钽，如上所述。
再者，如图6所示，制程600可包含在氟阻障层和铜扩散阻障层的上表面上及导通孔中形成粘着层(方框630)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在氟阻障层(第一氮化钽层306或第二氮化钽层308)和铜扩散阻障层(第一氮化钽层306或第二氮化钽层308)的上表面上及导通孔中形成粘着层310，如上所述。
再者，如图6所示，制程600可包含在粘着层的上表面上及导通孔中形成钨，以形成导通孔接点，其中钨的厚度在约
Figure BDA0003707454970000151
至
Figure BDA0003707454970000152
的范围中(方框640)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在粘着层310的上表面上及导通孔中形成钨312，以形成导通孔接点，其中钨312的厚度在约
Figure BDA0003707454970000153
至
Figure BDA0003707454970000154
的范围中，如上所述。
再者，如图6所示，制程600可包含在导通孔接点上形成底部电极和磁性穿隧接面，导通孔接点将磁性穿隧接面互连至铜互连线(方框650)。举例来说，一个或多个半导体加工工具(例如预清洁工具102、沉积工具104、化学机械研磨工具106及/或蚀刻工具108)可在导通孔接点(钨312)上形成底部电极316和磁性穿隧接面318，导通孔接点(钨312)将磁性穿隧接面318互连至铜互连线302，如上所述。
制程600可包含额外的实施例，例如以下所述的任何单一实施例或任何实施例的组合及/或结合本文其他地方描述的一个或多个其他制程。
在第一实施例中，形成氟阻障层和铜扩散阻障层的步骤包括使用原子层沉积来沉积氟阻障层，或使用物理气相沉积来沉积铜扩散阻障层中的一个或多个。
在第二实施例中，形成氟阻障层和铜扩散阻障层的步骤包括在铜互连线的上表面上及导通孔中沉积氟阻障层，并在氟阻障层的上表面上及导通孔中沉积铜扩散阻障层。
在第三实施例中，形成氟阻障层和铜扩散阻障层的步骤包括在铜互连线的上表面上及导通孔中沉积铜扩散阻障层，并在铜扩散阻障层的上表面上及导通孔中沉积氟阻障层。
在第四实施例中，粘着层包括氮化钛。
在第五实施例中，沉积粘着层的步骤包括使用一个或多个等离子体气相沉积或化学气相沉积来用氮化气体沉积钛。
虽然图6显示制程600的例示性方框，但是在一些实施例中，相较于图6，制程600可包含额外的方框、更少的方框、不同的方框或不同排列的方框。额外地或替代地，制程600的两个或更多个方框可并行进行。
如上所述，相较于在导通孔使用氮化钛，钨导通孔可提供更低的电阻率。可使用一个或多个氮化钽层，以减少或防止铜和钨混合，减少铜电迁移至磁性穿隧接面的隔离层，减少或防止氟扩散至铜互连线中(扩散可能导致铜腐蚀)，减少钨上的应力及/或类似效果。粘着层可促进钨层的粘着性，以减少钨的剥离。
如以上更详细地描述，本文描述的一些实施例提供了用以将磁性穿隧接面连接至铜互连线的一个或多个方法，以及提供了包含钨导通孔的装置(例如导通孔具有钨金属作为导通孔的金属互连线)。
如以上更详细地描述，本文描述的一些实施例提供将磁性穿隧接面连接至铜互连线的方法。将磁性穿隧接面连接至铜互连线的方法包含在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层。将磁性穿隧接面连接至铜互连线的方法包含在一个或多个氮化钽层的上表面上及导通孔中沉积粘着层。将磁性穿隧接面连接至铜互连线的方法包含在粘着层的上表面上及导通孔中沉积钨，以用于磁性穿隧接面到铜互连线的导通孔互连线。
在一些其他实施例中，其中在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层的步骤包含：使用原子层沉积在铜互连线的上表面上及导通孔中沉积第一氮化钽层；以及使用物理气相沉积在第一氮化钽层的上表面上及导通孔中沉积第二氮化钽层。
在一些其他实施例中，其中在铜互连线的上表面上及导通孔中沉积一个或多个氮化钽层的步骤包含：使用物理气相沉积在铜互连线的上表面上及导通孔中沉积第一氮化钽层；以及使用原子层沉积在第一氮化钽层的上表面上及导通孔中沉积第二氮化钽层。
在一些其他实施例中，其中一个或多个氮化钽层的至少一层掺杂碳。
在一些其他实施例中，其中粘着层包含氮化钛。
在一些其他实施例中，其中沉积粘着层的步骤包含：使用一个或多个等离子体气相沉积或化学气相沉积来用氮化气体沉积钛。
在一些其他实施例中，上述方法更包含：在铜互连线的上表面上沉积一个或多个氮化钽层之前，从铜互连线的上表面移除氧化物。
在一些其他实施例中，其中从铜互连线的上表面移除氧化物的步骤包含：对铜互连线的上表面进行等离子体为主的蚀刻。
如以上更详细地描述，本文描述的一些实施例提供磁阻式随机存取存储器的形成方法。磁阻式随机存取存储器的形成方法包含在介电层中形成铜互连线，介电层具有在铜互连线上的导通孔。磁阻式随机存取存储器的形成方法包含在铜互连线的上表面上及导通孔中及形成氟阻障层及铜扩散阻障层，其中氟阻障层及铜扩散阻障层包含氮化钽。磁阻式随机存取存储器的形成方法包含在氟阻障层和铜扩散阻障层的上表面上及导通孔中形成粘着层。磁阻式随机存取存储器的形成方法包含在粘着层的上表面上及导通孔中形成钨，以形成导通孔接点，其中钨的厚度在约
Figure BDA0003707454970000171
至
Figure BDA0003707454970000172
的范围中。磁阻式随机存取存储器的形成方法包含在导通孔接点上形成底部电极及磁性穿隧接面，导通孔接点将磁性穿隧接面互连至铜互连线。
在一些其他实施例中，其中形成氟阻障层及铜扩散阻障层的步骤包含一个或多个：使用原子层沉积来沉积氟阻障层；或使用物理气相沉积来沉积铜扩散阻障层。
在一些其他实施例中，其中形成氟阻障层及铜扩散阻障层的步骤包含：在铜互连线的上表面上及导通孔中沉积氟阻障层；以及在氟阻障层的上表面上及导通孔中沉积铜扩散阻障层。
在一些其他实施例中，其中形成氟阻障层及铜扩散阻障层的步骤包含：在铜互连线的上表面上及导通孔中沉积铜扩散阻障层；以及在铜扩散阻障层的上表面上及导通孔中沉积氟阻障层。
在一些其他实施例中，其中粘着层包含氮化钛。
在一些其他实施例中，其中形成粘着层的步骤包含：使用一个或多个等离子体气相沉积或化学气相沉积来用氮化气体沉积钛。
如以上更详细地描述，本文描述的一些实施例提供装置，此装置包含磁性穿隧接面。此装置包含铜互连线。此装置包含导通孔，包含：一个或多个氮化钽层，设置于铜互连线的上表面上；粘着层，设置于一个或多个氮化钽层的上表面上；及钨金属，设置于粘着层的上表面上，以用于磁性穿隧接面到铜互连线的导通孔互连线。
在一些其他实施例中，其中半导体装置包含后段埋置磁阻式随机存取存储器，设置于导通孔之上，且包含磁性穿隧接面。
在一些其他实施例中，其中一个或多个氮化钽层具有合并厚度在
Figure BDA0003707454970000181
与
Figure BDA0003707454970000182
之间。
在一些其他实施例中，其中一个或多个氮化钽层包含一个或多个：氟阻障层；或铜扩散阻障层。
在一些其他实施例中，其中粘着层包含氮化钛。
在一些其他实施例中，其中一个或多个氮化钽层的至少一层掺杂碳。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更加了解本发明实施例。本技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的形成方法，包括：
在一铜互连线的上表面上及一导通孔中沉积一个或多个氮化钽层；
在该一个或多个氮化钽层的上表面上及该导通孔中沉积一粘着层；以及
在该粘着层的上表面上及该导通孔中沉积钨，以用于该磁性穿隧接面到该铜互连线的一导通孔互连线。
2.如权利要求1所述的半导体装置的形成方法，其中在该铜互连线的上表面上及该导通孔中沉积该一个或多个氮化钽层的步骤包括：
使用原子层沉积在该铜互连线的上表面上及该导通孔中沉积一第一氮化钽层；以及
使用物理气相沉积在该第一氮化钽层的上表面上及该导通孔中沉积一第二氮化钽层。
3.如权利要求1所述的半导体装置的形成方法，其中在该铜互连线的上表面上及该导通孔中沉积该一个或多个氮化钽层的步骤包括：
使用物理气相沉积在该铜互连线的上表面上及该导通孔中沉积一第一氮化钽层；以及
使用原子层沉积在该第一氮化钽层的上表面上及该导通孔中沉积一第二氮化钽层。
4.如权利要求1所述的半导体装置的形成方法，其中该一个或多个氮化钽层的至少一层掺杂碳。
5.如权利要求1所述的半导体装置的形成方法，其中沉积该粘着层的步骤包括：
使用一个或多个等离子体气相沉积或化学气相沉积来用氮化气体沉积钛。
6.如权利要求1所述的半导体装置的形成方法，更包括：
在该铜互连线的上表面上沉积该一个或多个氮化钽层之前，从该铜互连线的上表面移除一氧化物。
7.如权利要求6所述的半导体装置的形成方法，其中从该铜互连线的上表面移除该氧化物的步骤包括：
对该铜互连线的上表面进行一等离子体为主的蚀刻。
8.一种半导体装置的形成方法，包括：
在一介电层中形成一铜互连线，该介电层具有在该铜互连线上的一导通孔；
在该铜互连线的上表面上及该导通孔中及形成一氟阻障层及一铜扩散阻障层，其中该氟阻障层及该铜扩散阻障层包括氮化钽；
在该氟阻障层和该铜扩散阻障层的上表面上及该导通孔中形成一粘着层；
在该粘着层的上表面上及该导通孔中形成钨，以形成一导通孔接点，其中钨的厚度在约
Figure FDA0003707454960000021
至
Figure FDA0003707454960000022
的范围中；以及
在该导通孔接点上形成一底部电极及一磁性穿隧接面，该导通孔接点将该磁性穿隧接面互连至该铜互连线。
9.一种半导体装置，包括：
一磁性穿隧接面；
一铜互连线；以及
一导通孔，包括：
一个或多个氮化钽层，设置于该铜互连线的上表面上；
一粘着层，设置于该一个或多个氮化钽层的上表面上；及
一钨金属，设置于该粘着层的上表面上，以用于该磁性穿隧接面到该铜互连线的一导通孔互连线。
10.如权利要求9所述的半导体装置，其中该一个或多个氮化钽层包括一个或多个：
一氟阻障层；或
一铜扩散阻障层。
CN202210712710.1A 2021-07-16 2022-06-22 半导体装置及其形成方法 Pending CN115376995A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/377,753 2021-07-16
US17/377,753 US20230016126A1 (en) 2021-07-16 2021-07-16 Tungsten via for a magnetic tunnel junction interconnect

Publications (1)

Publication Number Publication Date
CN115376995A true CN115376995A (zh) 2022-11-22

Family

ID=84060977

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210712710.1A Pending CN115376995A (zh) 2021-07-16 2022-06-22 半导体装置及其形成方法

Country Status (3)

Country Link
US (1) US20230016126A1 (zh)
CN (1) CN115376995A (zh)
TW (1) TWI825656B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230044333A1 (en) * 2021-08-04 2023-02-09 International Business Machines Corporation Replacement bottom electrode structure for mram devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102379037B (zh) * 2009-03-30 2015-08-19 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
EP3440720A4 (en) * 2016-04-01 2019-11-27 INTEL Corporation LOGIC TRAINING TECHNIQUES COMPRISING MAGNETO-RESISTIVE LIFTING MEMORY WITH INTEGRATED SPIN TRANSFER TORQUE
US10043705B2 (en) * 2016-12-05 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of forming thereof
CN107863351B (zh) * 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US10862023B2 (en) * 2018-07-30 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US10727276B1 (en) * 2019-05-24 2020-07-28 Sandisk Technologies Llc Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
US11158786B2 (en) * 2019-09-25 2021-10-26 International Business Machines Corporation MRAM device formation with controlled ion beam etch of MTJ
US11844287B2 (en) * 2020-05-20 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunneling junction with synthetic free layer for SOT-MRAM
US20220020920A1 (en) * 2020-07-16 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11950432B2 (en) * 2021-03-05 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US11744084B2 (en) * 2021-03-05 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and method of forming the same
US20220336732A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating magneto-resistive random access memory (mram)
US20230281372A1 (en) * 2022-03-03 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure Design
US20230420565A1 (en) * 2022-06-23 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dual silicide in manufacturing process of semiconductor structure

Also Published As

Publication number Publication date
TW202306150A (zh) 2023-02-01
US20230016126A1 (en) 2023-01-19
TWI825656B (zh) 2023-12-11

Similar Documents

Publication Publication Date Title
US9728718B2 (en) Magnetic tunnel junction (MTJ) device array
CN107924994B (zh) 用于存储器器件的金属化工艺
US10163792B2 (en) Semiconductor device having an airgap defined at least partially by a protective structure
KR102674358B1 (ko) Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체
US20230320229A1 (en) Semiconductor device and method for fabricating the same
CN115376995A (zh) 半导体装置及其形成方法
CN113889398A (zh) 半导体装置的保护方法
US20230155036A1 (en) Semiconductor device
US20230029867A1 (en) Conductive structures with bottom-less barriers and liners
EP4092771A1 (en) Semiconductor device
CN114730733A (zh) 混合低电阻金属线
US20220228257A1 (en) Tungsten deposition on a cobalt surface
CN220510042U (zh) 半导体结构
US20230402321A1 (en) Carbon-based liner to reduce contact resistance
US20220298634A1 (en) Apparatus and method of manufacturing interconnect structures
CN114975261A (zh) 半导体结构的形成方法
CN115332159A (zh) 集成电路装置的形成方法及半导体装置
KR20240110022A (ko) Mram 디바이스의 통합을 위한 인터커넥트 캡핑 공정 및 결과적 구조체

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination