CN115267852A - 抗干扰gnss信号处理芯片、接收机和处理方法 - Google Patents

Abstract

本发明公开一种抗干扰GNSS信号处理芯片、接收机和处理方法，通过残留干扰检测电路检测当前的抗干扰效果，若当前权值更新周期下能够满足抗干扰要求，则按照当前权值更新周期下更新抗干扰信号权值直至干扰信号消失，若当前权值更新周期下不能满足抗干扰要求，则缩短当前权值更新周期，本实施例中的GNSS信号抗干扰方法，有利于在实现抗干扰功能的情况下尽量降低CPU负载，从而降低芯片的功耗，同时为CPU的其他线程留下了更多的时隙资源用于其他复杂计算。

Description

抗干扰GNSS信号处理芯片、接收机和处理方法

技术领域

本发明涉及卫星通信领域，具体的，涉及一种抗干扰GNSS信号处理芯片、接收机和处理方法。

背景技术

导航卫星运行于距离地面20km以上的轨道中，其发射功率受卫星中电池功率的制约，GNSS(Global Navigation Satellite System，全球导航卫星系统)信号到达地面接收机的功率极其微弱，GNSS信号功率在热噪声功率以下，因此极容易受到其他发射源的干扰。GNSS信号的干扰从信号类型上可分为压制式干扰信号和欺骗式干扰信号。压制式干扰信号功率比较强，导致GNSS接收机接收到的信号载噪比过低，从而无法正常工作。例如，一台便携式干扰机产生的GNSS压制信号就可让方圆1km以上的GNSS接收机失效。

受成本、体积、功耗等因素的制约，传统商用接收机芯片较少采用阵列天线抗干扰方案。但随着商用GNSS接收机所处电磁环境的日益复杂，以及无人机、自动驾驶等新兴平台对商用接收机的导航安全提出了更高的需求，如何在成本、体积、功耗的制约下，在商用GNSS接收机上集成阵列天线和自适应算法，以提高商用GNSS接收机的抗压制式干扰性能成为了亟待解决的技术问题。

发明内容

基于上述现状，本发明的主要目的在于提供一种GNSS信号抗压制式干扰方法，以降低使用阵列天线和自适应方式进行抗压制式干扰给CPU带来的负载。

为实现上述目的，本发明采用的技术方案如下：

本发明公开了一种抗干扰GNSS信号处理芯片，包括CPU，还包括干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路，所述干扰检测电路周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路进行干扰检测，得到干扰检测结果；所述CPU周期性读取并判断所述干扰检测结果，当所述干扰结果为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；所述定时器根据所述权值更新周期寄存器中的权值更新周期，产生周期为所述权值更新周期的定时信号；在每一次定时信号的触发下，所述相关矩阵估计电路从每一路数字基带信号提取采样数据，利用所述采样数据计算相关矩阵，并在将所述相关矩阵写入相关矩阵寄存器之后向所述CPU发送一次中断信号；在所述CPU每收到设定次数的中断信号之前的期间，所述CPU在每次收到中断信号之后，读取所述相关矩阵寄存器中的相关矩阵，运行抗干扰权值计算程序对所述相关矩阵进行运算得到每一路数字基带信号的抗干扰权值，并将所述抗干扰权值写入所述权值寄存器；在所述抗干扰权值被写入时刻的下一个定时信号到来时，所述抗干扰权值被送入到所述加权求和电路中，所述加权求和电路根据所述抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号；所述残留干扰检测电路对所述抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，所述设定次数为大于1的次数；所述CPU每收到设定次数的中断信号时，开始读取并判断所述残留干扰结果，当所述残留干扰结果为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

优选地，还包括选通电路和控制寄存器，所述选通电路的第一输入端输入所述抗干扰信号，第二输入端输入任一路所述数字基带信号；当所述干扰检测结果为有干扰时，所述CPU还使能所述选通电路，并在所述控制寄存器中的选通标志位写入抗干扰标志；所述选通电路在所述选通标志位中的所述抗干扰标志的控制下，选通输出所述抗干扰信号。

优选地，所述抗干扰GNSS信号处理芯片上电复位触发所述抗干扰权值的初始值写入所述权值寄存器，且所述选通电路第二输入端输入的一路数字基带信号的抗干扰权值的初始值为1，所述多路数字基带信号的其余路数字基带信号的抗干扰权值的初始值为0。

优选地，在所述权值更新周期的基础上确定更小的权值更新周期之后，所述CPU判断该更小的权值更新周期是否小于权值更新周期阈值，若是则产生告警信息，若否则将该更小的权值更新周期写入所述权值更新周期寄存器。

优选地，还包括状态寄存器，所述干扰检测结果为干扰标志，所述干扰检测电路将所述干扰标志写入状态寄存器的干扰标志位；所述CPU读取所述干扰标志，当所述干扰标志为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；所述残留干扰检测结果为残留干扰标志，所述残留干扰检测电路将所述残留干扰标志写入所述状态寄存器的残留标志位；所述CPU每收到设定次数的中断信号时，开始读取所述残留干扰标志，当所述残留干扰标志为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

优选地，所述CPU根据所述抗干扰GNSS信号处理芯片所在的不同噪声环境，将对应的功率阈值写入所述干扰检测电路中的功率阈值寄存器，所述干扰检测电路将检测得到的某一路数字基带信号的功率与该功率阈值进行比较，若该功率大于该功率阈值，将干扰标志确定为有干扰，若该功率小于该功率阈值，将干扰标志确定为无干扰。

本发明还提供了一种抗干扰GNSS信号接收机，包括阵列天线，所述阵列天线包括多个阵元，还包括所述的抗干扰GNSS信号处理芯片。

本发明还提供了一种抗干扰GNSS信号处理方法，应用于抗干扰GNSS信号处理芯片，所述抗干扰GNSS信号处理芯片包括CPU，所述抗干扰GNSS信号处理芯片还包括干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路，所述抗干扰GNSS信号处理方法包括如下步骤：所述干扰检测电路周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路进行干扰检测，得到干扰检测结果；所述CPU周期性读取并判断所述干扰检测结果，当所述干扰结果为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；所述定时器根据所述权值更新周期寄存器中的权值更新周期，产生周期为所述权值更新周期的定时信号；在每一次定时信号的触发下，所述相关矩阵估计电路从每一路数字基带信号提取采样数据，利用所述采样数据计算相关矩阵，并在将所述相关矩阵写入相关矩阵寄存器之后向所述CPU发送一次中断信号；在所述CPU每收到设定次数的中断信号之前的期间，所述CPU在每次收到中断信号之后，读取所述相关矩阵寄存器中的相关矩阵，运行抗干扰权值计算程序对所述相关矩阵进行运算得到每一路数字基带信号的抗干扰权值，并将所述抗干扰权值写入所述权值寄存器；在所述抗干扰权值被写入时刻的下一个定时信号到来时，所述抗干扰权值被送入到所述加权求和电路中，所述加权求和电路根据所述抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号；所述残留干扰检测电路对所述抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，所述设定次数为大于1的次数；所述CPU每收到设定次数的中断信号时，开始读取并判断所述残留干扰结果，当所述残留干扰结果为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

优选地，所述抗干扰GNSS信号处理芯片还包括选通电路和控制寄存器，所述选通电路的第一输入端输入所述抗干扰信号，第二输入端输入任一路所述数字基带信号；所述GNSS信号处理方法还包括如下步骤：当所述干扰检测结果为有干扰时，所述CPU还使能所述选通电路，并在所述控制寄存器中的选通标志位写入抗干扰标志；所述选通电路在所述选通标志位中的所述抗干扰标志的控制下，选通输出所述抗干扰信号。

优选地，所述抗干扰GNSS信号处理芯片上电复位触发所述抗干扰权值的初始值写入所述权值寄存器，且所述选通电路第二输入端输入的一路数字基带信号的抗干扰权值的初始值为1，所述多路数字基带信号的其余路数字基带信号的抗干扰权值的初始值为0。

优选地，在所述权值更新周期的基础上确定更小的权值更新周期之后，所述CPU判断该更小的权值更新周期是否小于权值更新周期阈值，若是则产生告警信息，若否则将该更小的权值更新周期写入所述权值更新周期寄存器。

优选地，所述抗干扰GNSS信号处理芯片还包括状态寄存器，所述干扰检测结果为干扰标志，所述干扰检测电路将所述干扰标志写入状态寄存器的干扰标志位；所述CPU读取所述干扰标志，当所述干扰标志为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；所述残留干扰结果为残留干扰标志，所述残留干扰检测电路将所述残留干扰标志写入所述状态寄存器的残留标志位；所述CPU每收到设定次数的中断信号时，开始读取所述残留干扰标志，当所述残留干扰标志为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

优选地，所述CPU根据所述抗干扰GNSS信号处理芯片所在的不同噪声环境，将对应的功率阈值写入所述干扰检测电路中的功率阈值寄存器，所述干扰检测电路将检测得到的某一路数字基带信号的功率与该功率阈值进行比较，若该功率大于该功率阈值，将干扰标志确定为有干扰，若该功率小于该功率阈值，将干扰标志确定为无干扰。

【有益效果】

本发明通过残留干扰检测电路检测当前的抗干扰效果，若当前权值更新周期下能够满足抗干扰要求，则按照当前权值更新周期下更新抗干扰信号权值直至干扰信号消失，若当前权值更新周期下不能满足抗干扰要求，则缩短当前权值更新周期，本实施例中的GNSS信号抗干扰方法，有利于在实现抗干扰功能的情况下尽量降低CPU负载，从而降低芯片的功耗，同时为CPU的其他线程留下了更多的时隙资源用于其他复杂计算。

本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。

附图说明

以下将参照附图对本发明的优选实施方式进行描述。图中：

图1为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机的原理框图；

图2为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机的阵列天线中阵元位置示意图；

图3为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机的定时器第一个定时信号（定时信号1）下ASIC电路与CPU的交互时序图；

图4为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机在多个定时信号下，定时信号和中断信号的示意图；

图5为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机在多个定时信号下，定时信号周期和抗干扰权值的生效周期示意图；

图6为根据本发明的一种优选实施方式的抗干扰GNSS信号接收机在多个定时信号下，定时信号周期和抗干扰权值的生效周期的又一示意图；

图7为根据本发明的一种优选实施方式的抗干扰GNSS信号处理方法的流程图。

具体实施方式

以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分，为了避免混淆本发明的实质，公知的方法、过程、流程、元件并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本实施例中通过自适应阵列抗干扰方式进行抗干扰。自适应阵列抗干扰方式基本原理为通过计算各个阵元对应的权值，根据该权值将各个阵元的对应的数字基带信号进行加权求和，达到抑制干扰方向的入射的干扰信号的效果。自适应阵列抗干扰方式为现有技术，包括：相关矩阵估计、抗干扰权值求解、采样数据（每一阵元对应的数字基带信号）加权求和三个步骤。本实施例中，相关矩阵估计和采样数据加权求和用ASIC电路硬件实现，抗干扰权值求解包含矩阵求逆运算在SOC的CPU上用浮点运算以软件方式处理，CPU通过运行抗干扰权值计算程序计算抗干扰权值。ASIC电路与CPU之间通过寄存器读写和中断信号实现信息传输和协同工作，共同实现抗干扰功能。为了适应GNSS接收机的运动状态，CPU需要对权值进行更新以适应干扰源的变化，以将入射方向变化的干扰信号进行抑制，然而权值更新周期时间过短，会挤占CPU的计算资源，影响CPU对于定时定位信号的解算，因此，本发明公开了一种抗压制式干扰接收机，在满足抗干扰性能的基础上，选取合适的权值更新周期，以减少抗干扰功能给CPU带来的负载。

如图1所示，图1为本发明中一种实施例的抗干扰GNSS信号接收机的原理框图，该GNSS接收机包括SOC（System on Chip，系统级芯片）和片外电路，片外电路包括阵列天线和多路ADC（Analog-to-Digital Converter，模数转换）电路（多路ADC电路也可以集成在SOC内部），SOC包括ASIC电路（Application Specific Integrated Circuit，专用集成电路）、CPU和总线。ASIC电路中包括多路数据预处理电路、干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路、功率阈值寄存器（图中未示）、选通电路和控制寄存器。

阵列天线用于接收空间射频信号，阵列天线按照阵元的排布方式可以将阵列划分 为：线阵、圆阵、平面阵、L型阵和立体阵等，每种阵列都可以包括多个阵元，本实施例中的方 案并不对阵元排布方式和阵元数量进行具体限制。通常，阵列天线最多可以抵抗数量为阵 元数减1的方向上的干扰信号。结合商用GNSS接收机的使用场景，阵元数一般取4即可满足 大部分的应用场景。本实施例中以四阵元圆阵为例进行说明，如图2所示，图2为阵元位置示 意图，阵元A0~A3各个方向同性且增益均相等。阵元A0位于圆心位置，阵元A1~A3平均分布于 圆周。实际应用中，入射到阵列的信号源（不论是GNSS信号源还是压制式干扰信号源）均处 于远场，即阵列自身的尺寸相比与阵列与信源之间的距离可以忽略不计，可以认为GNSS信 号和干扰信号均为平面波，即GNSS信号的入射方向与各个阵元的垂直方向的夹角均相同均 为

，同理干扰信号的入射方向与各个阵元的垂直方向的夹角均相同均为

。

多路ADC电路用于将中频信号进行采样，其中中频信号由空间射频信号经过阵列天线和射频通道后得到。

多路数据预处理电路用于对每个阵元对应的中频信号进行数字下变频等操作，输出每一路数字基带信号。本实施例中的阵列天线包括四阵元，对应的，多路数据预处理电路将四路中频信号转换为四路数字基带信号。

干扰检测电路用于周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路（在一些实施例中，只需要对其中一路数字基带信号进行干扰检测）进行干扰检测，得到干扰检测结果，并将干扰检测结果写入干扰检测寄存器，以供CPU进行读取干扰检测结果。SOC芯片启动后，加权求和电路和相关矩阵估计电路不工作（即保持静默状态，以减少不必要的功耗），干扰检测电路进行干扰检测。在接收机工作的整个过程内，干扰检测电路不断（例如，每隔设定时长）对数字基带信号进行干扰检测。

干扰检测可以通过统计数字基带信号的功率大小实现。由于GNSS信号的功率和通常的噪声功率是已知的，可以根据这两者的功率设置功率阈值。当干扰检测电路检测到某一路数字基带信号的功率大于该功率阈值时，判断当前数字基带信号存在干扰信号（因为压制式干扰的信号功率会很高，远大于GNSS信号的功率和通常的噪声功率）；当干扰检测电路检测到某一路数字基带信号的功率小于该功率阈值时，判断当前数字基带信号不存在干扰信号。

在一些实施例中，干扰检测结果为干扰标志，干扰检测电路将干扰标志写入干扰检测寄存器的干扰标志位。CPU读取干扰标志，当干扰标志为有干扰时，使能加权求和电路、定时器和相关矩阵估计电路。具体地，干扰检测电路检测某一路数字基带信号的功率，当该功率小于某一功率阈值时，判断当前数字基带信号不存在干扰信号，生成干扰标志作为干扰检测结果，并将干扰标志（此时为无干扰标志）写入干扰检测寄存器；当该功率大于该功率阈值时，判断当前数字基带信号存在干扰信号，生成干扰标志作为干扰检测结果，并将干扰标志（此时为有干扰标志）写入干扰检测寄存器。例如，若信号功率大于功率阈值则将干扰标志（1）写入状态寄存器的干扰标志位，若信号功率小于功率阈值则将无干扰标志（0）写入状态寄存器的干扰标志位。该功率阈值可以由CPU写入干扰检测电路中的功率阈值寄存器内。

在一些实施例中，CPU根据抗干扰GNSS信号处理芯片所在的不同噪声环境，将对应的功率阈值写入干扰检测电路中的功率阈值寄存器。例如，SOC可以将最近一次定位成功所在地理位置对应的功率阈值，作为最新的功率阈值写入该功率阈值寄存器内，或者接收机通过其他途径获得接收机的大体地理位置，并将该地理位置对应的功率阈值，作为最新的功率阈值写入该功率阈值寄存器。该功率阈值是根据不同噪声环境下的典型噪声功率、以及GNSS信号功率确定的，并保存在SOC中或SOC外的存储器中，以供CPU在不同噪声环境下进行使用。

CPU周期性读取并判断干扰检测结果，当干扰结果为有干扰时，使能加权求和电路、定时器和相关矩阵估计电路，即控制抗干扰功能启动，ASIC电路的相关电路和CPU共同配合完成对GNSS信号的抗干扰处理。另外，CPU还可以将权值更新周期写入权值更新周期寄存器。权值更新周期的初始值T0通常较大，以降低CPU抗干扰权值计算带来的负载。在一些其他实施例中，权值更新周期可以在SOC上电后，由CPU将该初始值T0写入该权值更新周期寄存器，而不必得到进入抗干扰工作状态后才将该初始值T0写入该权值更新周期寄存器。

定时器根据权值更新周期寄存器中的权值更新周期，产生周期为权值更新周期的定时信号。例如，权值更新周期寄存器内的权值更新周期写入定时器，每经过该权值更新周期，计数器清零产生定时信号，同时触发权值更新周期寄存器内的数值再次写入定时器，从而定时器进入下一个计数周期。

如图3所示，图3为第一个定时信号（定时信号1）下相关矩阵估计电路与CPU的交互 时序图，当前定时信号的周期为T0，在每一次定时信号（如定时信号1）的触发下，对于每一 路数字基带信号，相关矩阵估计电路周期性地从每一路数字基带信号提取预设数量个时间 快拍（即采样周期）的采样数据，并将这些采样数据保存至相关矩阵估计电路中的缓存器 内，然后利用从该缓存器中读取的采样数据计算相关矩阵估计值（多个相关矩阵估计值组 成相关矩阵），并将相关矩阵估计值写入到相关矩阵寄存器，之后相关矩阵估计电路向CPU 发送中断信号（中断信号1）。相关矩阵估计电路从数字基带信号提取采样数据的周期由权 值更新周期寄存器中的周期决定。在一些实施例中，相关矩阵估计电路根据如下方式计算 该相关矩阵R：

，其中x为第n个采样周期（时间快拍）的输入矢量的平均值，第n 个采样周期（时间快拍）的输入矢量为：

，

其中，M为阵元数，n为采样周期，

为阵元通道m在(nT_s)时刻的数字基带信号 复采样，T_s为采样周期，

为x的共轭转秩，

代表

的平均值。

其中，预设数量个时间快拍（即采样周期）的采样数据越大，计算相关矩阵的计算量越大，计算精度也越高，反之则计算量越小，计算精度也越低，为了提高抗干扰的效果，预设数量不能过低，同时为了减少计算量，预设数量也不宜过大。

继续参照图3，在CPU每收到设定次数的中断信号之前的期间，CPU在每次收到中断信号之后，以中断信号1为例，读取相关矩阵寄存器中的相关矩阵R1，运行抗干扰权值计算程序对相关矩阵进行运算得到每一路数字基带信号的抗干扰权值W1，并将抗干扰权值W1写入权值寄存器；在抗干扰权值被写入时刻的下一个定时信号（定时信号2）到来时，抗干扰权值被送入到加权求和电路中，加权求和电路根据抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号。残留干扰检测电路对抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，设定次数为大于1的次数。

如图4所示，图4为多个定时信号下，定时信号和中断信号的示意图。若设定次数为4次，在定时信号1至中断信号4期间，权值更新周期均保持T0不变，在每一个定时信号周期内，相关矩阵估计模块均产生一个中断，在CPU接收到中断信号4之前的期间（定时信号1~中断信号4期间），CPU在每次收到中断信号之后读取相关矩阵寄存器中的相关矩阵，以CPU收到第一个中断信号为例，CPU运行抗干扰权值计算程序对相关矩阵进行运算得到每一路数字基带信号的抗干扰权值W1，并将抗干扰权值W1写入权值寄存器。需要做出说明的是，由于CPU在中断后不一定能够马上运行抗干扰权值计算程序（例如，可能当前正在处理其他优先级更高的中断程序，或者更紧急的任务），将抗干扰权值写入权值寄存器的时刻可能是在下一个定时信号（定时信号2）之前（如图5所示，图5为多个定时信号周期下，定时信号周期和抗干扰权值生效周期的示意图），也可能是在下一个定时信号（定时信号2）之后且在下下个定时信号（定时信号3）之前（如图6所示，图6为多个定时信号周期下，定时信号周期和抗干扰权值的又一示意图）。在前一种情况下，权值寄存器在前预设次数（4次）中断信号之前的期间，每个定时周期下生效的抗干扰权值依次为：W0、W1、W2和W3，在后一种情况下，权值寄存器在前预设次数（4次）中断信号之前的期间，每个定时周期下生效的抗干扰权值依次为：W0、W0、W1和W2。也就是说，如图5和图6所示，大致每当前权值更新周期T0的时间，产生一个新的抗干扰权值，另外，如果相关矩阵估计电路的每次中断能得到CPU的及时处理（对应前一种情况），每当前权值更新周期的时间则会有新的抗干扰权值生效。

加权求和电路根据抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号。加权求和电路从权值寄存器中读取各路数字基带信号的抗干扰权值（该权值是在上一个定时信号周期内被写入的），并将抗干扰权值与对应的数字基带信号进行乘法运算，将各路乘法运算结果累加得到抗干扰信号，并将该抗干扰信号输出到选通电路的一个输入端。

请继续参考图3，CPU在中断信号1的下一个定时信号（定时信号2）之前将抗干扰权 值W1写入权值寄存器为例，定时信号2之前抗干扰权值W1虽然被写入了权值寄存器，但是， 加权求和电路内部的运算寄存器中的抗干扰权值还是此前存在的抗干扰权值（本实施例为 抗干扰权值的初始值W0），加权求和电路根据此前存储的抗干扰权值W0执行加权求和计算。 直到下一个定时信号（定时信号2）到来之时，定时信号2触发权值寄存器中的抗干扰权值W1 写入加权求和电路内部的运算寄存器，此时抗干扰权值W1正式生效参与加权求和，只要加 权求和电路的运算时钟沿来临，就会执行一次加权求和运算。加权求和运算的具体计算公 式如式1所示，其中，M代表阵元数，

代表第i路数字基带信号的采样数据，

代表第i 路数字基带信号的采样数据的权值，

为代表加权求和电路的输出的抗干扰信号，该采 样数据缓存在加权求和电路的缓存器中。

残留干扰检测电路用于对加权求和电路输出的抗干扰信号进行残留干扰检测，得到残留干扰检测结果（包括有残留干扰和无残留干扰），然后将该残留干扰检测结果写入残留干扰检测寄存器，以供CPU从该残留干扰检测寄存器中读取该残留干扰检测结果。在一些实施例中，残留干扰检测结果为残留干扰标志，残留干扰检测电路将残留干扰标志写入残留干扰检测寄存器的残留干扰标志位：残留干扰检测电路检测抗干扰信号的功率，当该功率小于某一功率阈值时，判断抗干扰信号不存在残留干扰信号，生成残留干扰标志作为残留干扰检测结果，并将残留干扰标志（此时为无残留干扰标志）写入残留干扰检测寄存器；当该功率大于该功率阈值时，判断抗干扰信号存在残留干扰信号，生成残留干扰标志作为残留干扰检测结果，并将残留干扰标志（此时为有残留干扰标志）写入残留干扰检测寄存器。

为了高效实现干扰和残留干扰检测，可以用一个状态寄存器替换上述干扰检测寄存器和残留干扰检测寄存器，该状态寄存器中设有干扰标志位和残留干扰标志位，以分别供干扰检测电路和残留干扰检测电路写入干扰标志和残留干扰标志。例如，若干扰检测电路判断当前存在干扰信号，则将有干扰标志（例如1）写入状态寄存器的干扰标志位，若干扰检测电路判断当前不存在干扰信号，则将无干扰标志（例如0）写入状态寄存器的干扰标志位。又如，若残留干扰检测电路判断当前存在残留干扰，则将有残留干扰标志（例如1）写入状态寄存器的残留干扰标志位，若残留干扰检测电路判断当前不存在残留干扰，则将无残留干扰标志（例如0）写入状态寄存器的残留干扰标志位。

残留干扰检测电路可以采用与干扰检测电路同样的电路；在其他实施例中，残留干扰检测电路可以使用导航信号处理电路中的干扰检测电路（例如信号跟踪单元电路中的）；在另外的实施例中，残留干扰检测电路包括与干扰检测电路同样的电路、以及导航信号处理电路中的干扰检测电路这两者，在此情况下，CPU需要综合这两者对应的残留干扰检测结果（例如，残留干扰标志位），以判断抗干扰信号是否有残留干扰。

CPU每收到设定次数的中断信号时，开始读取并判断残留干扰检测结果，当残留干扰检测结果为有残留干扰时，将在权值更新周期的基础上确定的更小的权值更新周期写入权值更新周期寄存器。若残留干扰检测结果为残留干扰标志，残留干扰检测电路将残留干扰标志写入状态寄存器的残留标志位；CPU每收到设定次数的中断信号时，开始读取残留干扰标志，当残留干扰标志为有残留干扰时，将在权值更新周期的基础上确定的更小的权值更新周期写入权值更新周期寄存器。请重新参考图5，若设定次数等于4，CPU收到中断信号4时，开始读取并判断残留干扰检测结果，当残留干扰结果为有残留干扰时，将在权值更新周期的基础上确定的更小的权值更新周期T1写入权值更新周期寄存器。在定时信号5时，定时器根据权值更新周期寄存器中的权值更新周期T1，在CPU每收到设定次数（4次）的中断信号之前的期间（定时信号5~中断信号9）的期间，大致每当前权值更新周期T1的时间，产生一个新的抗干扰权值，依次为W4~W7。

请重新参考图6，若设定次数等于4，CPU收到中断信号4时，开始读取并判断残留干扰检测结果，判断不需要缩短当前权值更新周期，则权值更新周期寄存器中的权值更新周期继续保持为T0，相关矩阵估计电路继续在当前的权值更新周期T0下工作，大致每当前权值更新周期T0的时间，产生一个新的抗干扰权值，依次为W3~W6。

本实施例利用控制寄存器控制选通电路，以选通输出抗干扰信号和未经抗干扰处理的信号（任一路数字基带信号）中的一者。选通电路的第一输入端输入抗干扰信号，第二输入端输入任一路数字基带信号；当干扰标志为有干扰时，CPU还使能选通电路，并在控制寄存器中的选通标志位写入抗干扰标志；选通电路在选通标志位中的抗干扰标志的控制下，选通输出抗干扰信号。选通电路在选通标志位中的无抗干扰标志的控制下，选通输出任一路数字基带信号。例如，当选通标志位为1（抗干扰标志）时，将抗干扰信号选通输出；当选通标志位为0（无抗干扰标志）时，将未经过抗干扰处理的数字基带信号（通常为阵元A0对应的数字基带信号）选通输出。由于抗干扰功能启动时，CPU还未根据当前的数字基带信号的相关矩阵计算出抗干扰权值，此时选通电路被使能，开始选通输出抗干扰信号，如果此时权值寄存器中的数据是随机的，由加权求和电路计算出的抗干扰信号也是随机的，会导致输出干扰检测电路的误判，该误判又可能反过来影响下一个计算得到的抗干扰权值，如此循环。因此，为了避免这种问题，在一些实施例中，抗干扰GNSS信号处理芯片上电复位触发抗干扰权值的初始值写入权值寄存器，抗干扰功能启动的第一个定时信号周期内，按照抗干扰权值的初始值输出抗干扰信号，选通电路第二输入端输入的一路数字基带信号的抗干扰权值的初始值为1，多路数字基带信号的其余路数字基带信号的抗干扰权值的初始值为0，因此，此时计算得到的抗干扰信号，与第二输入端输入的该路数字基带信号是相同的，因此，对其进行的残留干扰检测能够反映出干扰的真实情况。例如阵列天线包括A0、A1、A2和A3四个阵元，阵元A0对应的数字基带信号的抗干扰权值的初始值为1，A1~A3对应数字基带信号的抗干扰权值的初始值为0，计算得到的抗干扰信号也就是阵元A0的数字基带信号，残留干扰检测电路对该抗干扰信号进行检测，从而获得的残留干扰检测结果能够真实反映阵元A0的数字基带信号的干扰情况。最终，被选通输出的信号被送至导航信号处理电路进行处理。

导航信号处理电路可以与现有技术中的导航信号处理电路相同，包括信号捕获单元电路和信号跟踪单元电路等。导航信号处理电路根据选通电路的输出信号进行GNSS信号的捕获和跟踪等运算。

本实施例中通过残留干扰检测电路检测当前的抗干扰效果，若当前权值更新周期下能够满足抗干扰要求，则按照当前权值更新周期下更新抗干扰信号权值直至干扰信号消失，若当前权值更新周期下不能满足抗干扰要求，则缩短当前权值更新周期，本实施例中的GNSS信号抗干扰方式，有利于在实现抗干扰功能的情况下尽量降低CPU负载，从而降低芯片的功耗，同时为CPU的其他线程留下了更多的时隙资源用于其他复杂计算。

在一些实施例中，若将在权值更新周期的基础上确定的更小的权值更新周期之后，CPU判断该更小的权值更新周期是否小于权值更新周期阈值，若是则产生告警信息，若否则将该更小的权值更新周期写入权值更新周期寄存器。权值更新周期小于权值更新周期阈值会影响CPU处理导航信号处理程序和PVT（Position Velocity Time，位置、速度和时间）解算程序等工作，（如图1所示），同时会导致CPU不能及时处理相关矩阵估计电路的中断信号以及计算新的抗干扰权值，进而导致抗干扰权值实际的权值更新周期与当前的权值更新周期相差明显，从而导致本权值更新周期的实时性和准确度造成影响。

本发明实施例还提供了一种抗干扰GNSS信号接收机，包括阵列天线，阵列天线包括多个阵元，还包括所述的抗干扰GNSS信号处理芯片。

本发明实施例还提供了一种抗干扰GNSS信号处理方法，应用于抗干扰GNSS信号处理芯片，抗干扰GNSS信号处理芯片包括CPU，抗干扰GNSS信号处理芯片还包括干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路，如图7所示，抗干扰GNSS信号处理方法包括如下步骤：

S100，干扰检测电路周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路进行干扰检测，得到干扰检测结果。CPU周期性读取并判断干扰检测结果，当干扰结果为有干扰时，使能加权求和电路、定时器和相关矩阵估计电路。

S200，定时器根据权值更新周期寄存器中的权值更新周期，产生周期为权值更新周期的定时信号；在每一次定时信号的触发下，相关矩阵估计电路从每一路数字基带信号提取采样数据，利用采样数据计算相关矩阵，并在将相关矩阵写入相关矩阵寄存器之后向CPU发送一次中断信号。

S300，在CPU每收到设定次数的中断信号之前的期间，CPU在每次收到中断信号之后，读取相关矩阵寄存器中的相关矩阵，运行抗干扰权值计算程序对相关矩阵进行运算得到每一路数字基带信号的抗干扰权值，并将抗干扰权值写入权值寄存器；在抗干扰权值被写入时刻的下一个定时信号到来时，抗干扰权值被送入到加权求和电路中，加权求和电路根据抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号；残留干扰检测电路对抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，设定次数为大于1的次数。

S400，所述CPU每收到设定次数的中断信号时，开始读取并判断残留干扰检测结果，当残留干扰结果为有残留干扰时，将在权值更新周期的基础上确定的更小的权值更新周期写入权值更新周期寄存器。

要说明的是，本发明中采用步骤编号（字母或数字编号）来指代某些具体的方法步骤，仅仅是出于描述方便和简洁的目的，而绝不是用字母或数字来限制这些方法步骤的顺序。本领域的技术人员能够明了，相关方法步骤的顺序，应由技术本身决定，不应因步骤编号的存在而被不适当地限制，本领域技术人员可以根据技术本身确定各种允许的、合理的步骤顺序。

本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (13)

1.一种抗干扰GNSS信号处理芯片，包括CPU，其特征在于，还包括干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路，

所述干扰检测电路周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路进行干扰检测，得到干扰检测结果；所述CPU周期性读取并判断所述干扰检测结果，当所述干扰结果为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；

所述定时器根据所述权值更新周期寄存器中的权值更新周期，产生周期为所述权值更新周期的定时信号；在每一次定时信号的触发下，所述相关矩阵估计电路从每一路数字基带信号提取采样数据，利用所述采样数据计算相关矩阵，并在将所述相关矩阵写入相关矩阵寄存器之后向所述CPU发送一次中断信号；

在所述CPU每收到设定次数的中断信号之前的期间，所述CPU在每次收到中断信号之后，读取所述相关矩阵寄存器中的相关矩阵，运行抗干扰权值计算程序对所述相关矩阵进行运算得到每一路数字基带信号的抗干扰权值，并将所述抗干扰权值写入所述权值寄存器；在所述抗干扰权值被写入时刻的下一个定时信号到来时，所述抗干扰权值被送入到所述加权求和电路中，所述加权求和电路根据所述抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号；所述残留干扰检测电路对所述抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，所述设定次数为大于1的次数；

所述CPU每收到设定次数的中断信号时，开始读取并判断所述残留干扰结果，当所述残留干扰结果为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

2.根据权利要求1所述的抗干扰GNSS信号处理芯片，其特征在于，

还包括选通电路和控制寄存器，所述选通电路的第一输入端输入所述抗干扰信号，第二输入端输入任一路所述数字基带信号；

当所述干扰检测结果为有干扰时，所述CPU还使能所述选通电路，并在所述控制寄存器中的选通标志位写入抗干扰标志；

所述选通电路在所述选通标志位中的所述抗干扰标志的控制下，选通输出所述抗干扰信号。

3.根据权利要求2所述的抗干扰GNSS信号处理芯片，其特征在于，

所述抗干扰GNSS信号处理芯片上电复位触发所述抗干扰权值的初始值写入所述权值寄存器，且所述选通电路第二输入端输入的一路数字基带信号的抗干扰权值的初始值为1，所述多路数字基带信号的其余路数字基带信号的抗干扰权值的初始值为0。

4.根据权利要求1所述的抗干扰GNSS信号处理芯片，其特征在于，

在所述权值更新周期的基础上确定更小的权值更新周期之后，所述CPU判断该更小的权值更新周期是否小于权值更新周期阈值，若是则产生告警信息，若否则将该更小的权值更新周期写入所述权值更新周期寄存器。

5.根据权利要求1所述的抗干扰GNSS信号处理芯片，其特征在于，还包括状态寄存器，

所述干扰检测结果为干扰标志，所述干扰检测电路将所述干扰标志写入状态寄存器的干扰标志位；所述CPU读取所述干扰标志，当所述干扰标志为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；

所述残留干扰检测结果为残留干扰标志，所述残留干扰检测电路将所述残留干扰标志写入所述状态寄存器的残留标志位；所述CPU每收到设定次数的中断信号时，开始读取所述残留干扰标志，当所述残留干扰标志为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

6.根据权利要求5所述的抗干扰GNSS信号处理芯片，其特征在于，

所述CPU根据所述抗干扰GNSS信号处理芯片所在的不同噪声环境，将对应的功率阈值写入所述干扰检测电路中的功率阈值寄存器，所述干扰检测电路将检测得到的某一路数字基带信号的功率与该功率阈值进行比较，若该功率大于该功率阈值，将干扰标志确定为有干扰，若该功率小于该功率阈值，将干扰标志确定为无干扰。

7.一种抗干扰GNSS信号接收机，包括阵列天线，所述阵列天线包括多个阵元，其特征在于，还包括如权利要求1至6任一所述的抗干扰GNSS信号处理芯片。

8.一种抗干扰GNSS信号处理方法，应用于抗干扰GNSS信号处理芯片，所述抗干扰GNSS信号处理芯片包括CPU，其特征在于，所述抗干扰GNSS信号处理芯片还包括干扰检测电路、加权求和电路、相关矩阵估计电路、相关矩阵寄存器、定时器、权值寄存器、权值更新周期寄存器和残留干扰检测电路，所述抗干扰GNSS信号处理方法包括如下步骤：

所述干扰检测电路周期性地对GNSS信号的分别来源于阵列天线的多个阵元的多路数字基带信号中至少一路进行干扰检测，得到干扰检测结果；所述CPU周期性读取并判断所述干扰检测结果，当所述干扰结果为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；

所述定时器根据所述权值更新周期寄存器中的权值更新周期，产生周期为所述权值更新周期的定时信号；在每一次定时信号的触发下，所述相关矩阵估计电路从每一路数字基带信号提取采样数据，利用所述采样数据计算相关矩阵，并在将所述相关矩阵写入相关矩阵寄存器之后向所述CPU发送一次中断信号；

在所述CPU每收到设定次数的中断信号之前的期间，所述CPU在每次收到中断信号之后，读取所述相关矩阵寄存器中的相关矩阵，运行抗干扰权值计算程序对所述相关矩阵进行运算得到每一路数字基带信号的抗干扰权值，并将所述抗干扰权值写入所述权值寄存器；在所述抗干扰权值被写入时刻的下一个定时信号到来时，所述抗干扰权值被送入到所述加权求和电路中，所述加权求和电路根据所述抗干扰权值对多路数字基带信号进行加权求和得到抗干扰信号；所述残留干扰检测电路对所述抗干扰信号进行残留干扰检测，得到残留干扰结果；其中，所述设定次数为大于1的次数；

所述CPU每收到设定次数的中断信号时，开始读取并判断所述残留干扰结果，当所述残留干扰结果为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

9.根据权利要求8所述的抗干扰GNSS信号处理方法，其特征在于，

所述抗干扰GNSS信号处理芯片还包括选通电路和控制寄存器，所述选通电路的第一输入端输入所述抗干扰信号，第二输入端输入任一路所述数字基带信号；

所述GNSS信号处理方法还包括如下步骤：

当所述干扰检测结果为有干扰时，所述CPU还使能所述选通电路，并在所述控制寄存器中的选通标志位写入抗干扰标志；

所述选通电路在所述选通标志位中的所述抗干扰标志的控制下，选通输出所述抗干扰信号。

10.根据权利要求9所述的抗干扰GNSS信号处理方法，其特征在于，

所述抗干扰GNSS信号处理芯片上电复位触发所述抗干扰权值的初始值写入所述权值寄存器，且所述选通电路第二输入端输入的一路数字基带信号的抗干扰权值的初始值为1，所述多路数字基带信号的其余路数字基带信号的抗干扰权值的初始值为0。

11.根据权利要求8所述的抗干扰GNSS信号处理方法，其特征在于，

在所述权值更新周期的基础上确定更小的权值更新周期之后，所述CPU判断该更小的权值更新周期是否小于权值更新周期阈值，若是则产生告警信息，若否则将该更小的权值更新周期写入所述权值更新周期寄存器。

12.根据权利要求8所述的抗干扰GNSS信号处理方法，其特征在于，

所述抗干扰GNSS信号处理芯片还包括状态寄存器，

所述干扰检测结果为干扰标志，所述干扰检测电路将所述干扰标志写入状态寄存器的干扰标志位；所述CPU读取所述干扰标志，当所述干扰标志为有干扰时，使能所述加权求和电路、定时器和相关矩阵估计电路；

所述残留干扰结果为残留干扰标志，所述残留干扰检测电路将所述残留干扰标志写入所述状态寄存器的残留标志位；所述CPU每收到设定次数的中断信号时，开始读取所述残留干扰标志，当所述残留干扰标志为有残留干扰时，将在所述权值更新周期的基础上确定的更小的权值更新周期写入所述权值更新周期寄存器。

13.根据权利要求12所述的抗干扰GNSS信号处理方法，其特征在于，

所述CPU根据所述抗干扰GNSS信号处理芯片所在的不同噪声环境，将对应的功率阈值写入所述干扰检测电路中的功率阈值寄存器，所述干扰检测电路将检测得到的某一路数字基带信号的功率与该功率阈值进行比较，若该功率大于该功率阈值，将干扰标志确定为有干扰，若该功率小于该功率阈值，将干扰标志确定为无干扰。

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