CN115185219A - 一种snspd宽动态响应范围的调控电路 - Google Patents

Abstract

本发明提供了一种SNSPD宽动态响应范围的调控电路，属于信号采集技术领域。本调控电路包括Bias‑Tee模块、信号预处理电路和主控模块，Bias‑Tee模块输入端用于和SNSPD输出端连接，Bias‑Tee模块电源端和主控模块连接，Bias‑Tee模块输出端和信号预处理电路输入端连接，信号预处理电路输出端和主控模块输入端连接，Bias‑Tee模块在主控模块的控制下实现对SNSPD动态响应的调节。本调控电路响应快，且能有效增强SNSPD的动态响应范围。

Description

一种SNSPD宽动态响应范围的调控电路

技术领域

本发明属于信号采集技术领域，特别涉及一种SNSPD宽动态响应范围的调控电路。

背景技术

超导纳米线单光子探测器SNSPD是一类新型单光子探测器，可实现90％以上的系统探测效率。SNSPD工作需要设定一工作电流Ib，在高偏置电流下，器件探测效率高，但动态范围小；降低SNSPD的工作电流，其光响应动态范围可增大，但是会降低探测效率。

在某些应用场景，入射光会突然增强并超过SNSPD的动态响应范围，此后SNSPD会进入长期闩锁状态(latch)，之后无法进行光响应。人工手动重启时间较长，且在闩锁状态下，光信号完全丢失，无法探测。

发明内容

有鉴于此，本发明的目的在于提供一种SNSPD宽动态响应范围的调控电路，以增强SNSPD的动态响应范围。

本发明的目的可通过下列技术方案来实现：一种SNSPD宽动态响应范围的调控电路，包括Bias-Tee模块、信号预处理电路和主控模块，所述的Bias-Tee模块输入端用于和SNSPD输出端连接，所述的Bias-Tee模块电源端和主控模块连接，所述的Bias-Tee模块输出端和信号预处理电路输入端连接，所述的信号预处理电路输出端和主控模块输入端连接，所述的Bias-Tee模块在主控模块的控制下实现对SNSPD动态响应的调节。

本发明的主控模块采集SNSPD输出的信号，通过其内部的定时计数器来计数信号的数量，主控模块预设阈值，当计数器计数值单位时间内超过了阈值后，主控模块控制DAC，把设定的偏置电压降低到一定值，进而实现大动态范围SNSPD。

优选的，所述的主控模块包括触发器、缓冲器、跟随器及主控芯片，所述的触发器输入端和信号预处理电路输出端连接，所述的缓冲器输入端和触发器输出端连接，所述的缓冲器输出端和所述的主控芯片信号输入端连接，所述的跟随器连接于所述的主控芯片和所述的Bias-Tee模块之间。触发器的作用为矫正TTL高电平脉宽宽度一致，确保主控芯片都可以识别计数；缓冲器用于将输入的一路TTL波形分为两路，分别接入主控芯片和外部计数器或示波器等；跟随器用于确保偏置电压的稳定。

优选的，所述的主控芯片包括计数器和至少一个DAC，所述的计数器和所述的信号预处理电路模块连接，所述的DAC和所述的Bias-Tee模块电源端连接。

优选的，所述的主控芯片为FPGA或CPU。

优选的，所述的跟随器包括第一运算放大器和第二运算放大器，第一运算放大器输入端和主控芯片DAC连接，第一运算放大器输出端与主控芯片的ADC1引脚连接；第二运算放大器输入端和Bias-Tee模块偏置电压连接，第二运算放大器和主控芯片的ADC2引脚连接。跟随器确保偏置电压的稳定，同时主控芯片实时监控ADC1和ADC2，确保偏置电压的准确

优选的，所述的信号预处理电路包括串联的放大器模块和比较器模块，所述的放大器模块输入端和所述的Bias-Tee模块的输出端连接，所述的比较器模块的输出端和主控模块的输入端连接。

优选的，所述的放大器模块包括串联的第一级放大器和第二级放大器，第一级放大器输入端和所述的Bias-Tee模块输出端连接，所述的第二级放大器输出端和所述的比较器输入端连接。

优选的，所述的第一级放大器和第二级放大器的参数均为：NF<1.5dB；Gain>50dB；带宽1kHz—1GHz。

优选的，所述的第一级放大器和第二级放大器之间还串联有π型衰减器。

与现有技术相比，本SNSPD宽动态响应范围的调控电路具有以下优点：1、能够大幅增强SNSPD的动态响应范围，使其探测范围更广；2、响应时间短，达到ms级别，探测效率高；3、能够避免SNSPD进入长期闩锁状态。

附图说明

图1是实施例的SNSPD宽动态响应范围的调控电路的电路原理图。

图2是实施例二的SNSPD宽动态响应范围的调控电路的电路示意图。

图中，1、SNSPD；2、Bias-Tee模块；3、放大器模块；301、第一级放大器；302、π型衰减器；303、第二级放大器；4、比较器模块；5、主控模块；501、触发器；502、缓冲器；503、跟随器；504、主控芯片。

具体实施方式

下面详细描述本发明的实施例，所述的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过各参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

如图1所示，本发明提供的一种SNSPD宽动态响应范围的调控电路，包括Bias-Tee模块2、放大器模块3、比较器模块4和主控模块5，其中放大器模块3和比较器模块4串联构成信号预处理电路。Bias-Tee模块2输入端用于和SNSPD1输出端连接，Bias-Tee模块2电源端和主控模块5连接，Bias-Tee模块2输出端和放大器模块3输入端连接，比较器模块4输出端和主控模块5输入端连接。Bias-Tee模块2给SNSPD1系统中的探测器一个偏置电流，当探测器上有光子打上后形成电阻，从而产生一个一定电压的脉冲信号，Bias-Tee模块2发送的脉冲信号通过放大器模块3进行放大处理，比较器将信号低于设置的trigger电平VDAC_REF的输出为0V，高于trigger电平VDAC_REF的输出为5V。主控模块5根据接收的电平信号进行计数，在计数值单位时间超过预设的阈值后，通过控制其内的DAC，将设定的偏执电压降低并提供给Bias-Tee模块2，从而快速调节SNSPD1动态响应范围，实现大动态范围SNSPD1。

结合图2具体的说，本实施例中，主控模块5包括触发器501、缓冲器502、跟随器503及主控芯片504。主控芯片504采用型号为STM32F307VET6的CPU芯片，其频率>100MHz，具有至少一路12bitDAC、复用定时计数器等。触发器501采用SN74LVC1G74芯片及其外围电路构成，触发器501输入端接比较器模块4输出端，其作用是矫正比较器模块4输出的TTL高电平脉宽宽度一致，确保主控芯片504都可以识别计数，脉宽宽度由电阻R13和电容C15确定，计算公式：T＝RC。缓冲器502采用CDCLV1102PW芯片及其外围电路构成，缓冲器502输入端接入触发器501105输出端，缓冲器502106的作用是将一路5V的TTL波形分为二路2.5V的TTL波形，TTL多路分出后一路接SMA可供接入外部计数器或示波器，一路接入主控芯片504。跟随器503采用LMV358DR2G芯片，其包含两个运算放大器，运算放大器A和运算放大器B，运算放大器A输入端和主控芯片504DAC连接，运算放大器A输出端与主控芯片504的ADC1引脚连接；运算放大器B输入端和Bias-Tee模块2偏置电压连接，运算放大器B和主控芯片504的ADC2引脚连接。跟随器503的作用为确保偏置电压的稳定，同时主控芯片504实时监控ADC1引脚和ADC2引脚，确保偏置电压的准确。需要说明的是，在本发明的其他实施例中，主控芯片504还可以采用FPGA代替实现。

放大器模块3包括依次串联的第一级放大器301、π型衰减器302和第二级放大器303，第一级放大器301输入端和Bias-Tee模块2输出端连接，第二级放大器303输出端和比较器输入端连接。第一级放大器301和第二级放大器303的参数均为：NF<1.5dB；Gain>50dB；带宽1kHz—1GHz，脉冲信号经放大器放大后脉冲幅值在100mV左右。通过π型衰减器302对第一级放大器301输出的信号进行衰减处理，同时进行阻抗匹配，实现对负载功率的调节和对信号反射进行抑制，提高信号质量。

本发明的的原理如下：主控模块5预设计数阈值，使用时主控芯片504对比较器输出端TTL信号的识别，同时通过其内部的定时计数器来计数信号的数量，当计数器计数值单位时间内超过了阈值后，控制芯片内部DAC部分输出电压。主控芯片的控制采用以下算法实现：

Ib(i+1)＝Ib(i){1-Kp[logCR(i+1)-logCR(i)]}(i≥1)

其中，Ib(i)为第i秒的Ib值，CR(i)为第i秒的计数值，Kp为调节因子，可以通过不同类型器件计数率CR与Ib的关系图得出。

通过给定一个初始计数CR(i)和Ib(i)，当接收到的计数率涨落时，由于主控模块5根据上述算法进行运算反馈控制，使Ib(i+1)随之变化，进而控制CR(i+1)达到稳态。这样即可在快速响应的同时还大幅增强SNSPD1的动态响应范围。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (9)

1.一种SNSPD宽动态响应范围的调控电路，包括Bias-Tee模块(2)、信号预处理电路和主控模块(5)，所述的Bias-Tee模块(2)输入端用于和SNSPD(1)输出端连接，所述的Bias-Tee模块(2)电源端和主控模块(5)连接，所述的Bias-Tee模块(2)输出端和信号预处理电路输入端连接，所述的信号预处理电路输出端和主控模块(5)输入端连接，所述的Bias-Tee模块(2)在主控模块(5)的控制下实现对SNSPD(1)动态响应的调节。

2.根据权利要求1所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的主控模块(5)包括触发器(501)、缓冲器(502)、跟随器(503)及主控芯片(504)，所述的触发器(501)输入端和信号预处理电路输出端连接，所述的缓冲器(502)输入端和触发器(501)输出端连接，所述的缓冲器(502)输出端和所述的主控芯片(504)信号输入端连接，所述的跟随器(503)连接于所述的主控芯片(504)和所述的Bias-Tee模块(2)之间。

3.根据权利要求2所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的主控芯片(504)包括计数器和至少一个DAC，所述的计数器和所述的信号预处理电路模块连接，所述的DAC和所述的Bias-Tee模块(2)电源端连接。

4.根据权利要求2或3所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的主控芯片(504)为FPGA或CPU。

5.根据权利要求2或3所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的跟随器(503)包括第一运算放大器和第二运算放大器，第一运算放大器输入端和主控芯片(504)DAC连接，第一运算放大器输出端与主控芯片(504)的ADC1引脚连接；第二运算放大器输入端和Bias-Tee模块(2)偏置电压连接，第二运算放大器和主控芯片(504)的ADC2引脚连接。

6.根据权利要求1或2或3所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的信号预处理电路包括串联的放大器模块(3)和比较器模块(4)，所述的放大器模块(3)输入端和所述的Bias-Tee模块(2)的输出端连接，所述的比较器模块(4)的输出端和主控模块(5)的输入端连接。

7.根据权利要求6所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的放大器模块(3)包括串联的第一级放大器(301)和第二级放大器(303)，第一级放大器(301)输入端和所述的Bias-Tee模块(2)输出端连接，所述的第二级放大器(303)输出端和所述的比较器输入端连接。

8.根据权利要求7所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的第一级放大器(301)和第二级放大器(303)的参数均为：NF<1.5dB；Gain>50dB；带宽1kHz—1GHz。

9.根据权利要求7所述的SNSPD宽动态响应范围的调控电路，其特征在于，所述的第一级放大器(301)和第二级放大器(303)之间还串联有π型衰减器(302)。

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