CN115167815A - 乘加器电路、芯片及电子设备 - Google Patents

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Abstract

本申请公开了一种乘加器电路、芯片及电子设备，该乘加器电路包括：乘法器、加法器和复用器，复用器的第一输入端口电连接乘法器的第一输入端口，复用器的第二输入端口电连接乘法器的输出端口，复位器的输出端口电连接加法器的第一输入端口；乘法器被配置为通过将第一数据和第二数据相乘以产生乘积；复用器被配置为用于将乘加器电路在多种预设运算模式之间进行切换，多种预设运算模式包括乘加模式、加法器模式；在乘加模式下乘法器的输出端口和加法器的输入端口连通，加法器被配置为将通过加法器的第二输入端口输入的第三数据和乘积相加以产生第一求和数据并输出，在加法器模式下加法器被配置为将获取到的两个数据相加以产生第二求和数据并输出。

Description

乘加器电路、芯片及电子设备
技术领域
本申请涉及数据处理技术领域，具体而言涉及一种乘加器电路、芯片及电子设备。
背景技术
随着人工智能(AI)的应用越来越广泛，用于AI模型计算和推理的专用芯片(ASIC)也逐渐成为这类应用的主流。乘加器作为AI ASIC的底层电路模块，其特性直接决定着芯片的性能，功耗与面积。
传统的乘加器是一种不包含分路、回路的计算单元，其数据流在时钟信号控制下通常是由输入向输出端单向流动。这样的乘加器能够处理的运算较为单一。对于单独的乘法或加法运算，或乘加之后的结果再进行乘法或加法运算的情况，则需要经过乘加器之外的其他电路完成，或由输出再转移回输入端才能够完成(乘加器复用)。在乘加器复用时，通常容易出现无效计算。这样的无效计算在流水线下虽然对芯片的性能没有影响，但会增加系统的功耗，从而降低芯片的效率。例如乘->加->加的运算，在乘加器运行第二个加法运行时，其乘法器实际需要进行一次无效计算。
因此需要进行改进，以解决上述问题中的至少一个。
发明内容
针对上述问题，本申请提供了一种乘加器电路，所述电路包括：
乘法器、加法器和复用器，所述复用器的第一输入端口电连接所述乘法器的第一输入端口，所述复用器的第二输入端口电连接所述乘法器的输出端口，所述复位器的输出端口电连接所述加法器的第一输入端口；
所述乘法器，被配置为通过将自所述第一输入端口输入的第一数据和自所述第二输入端口输入的第二数据相乘以产生乘积；
所述复用器，被配置为用于将所述乘加器电路在多种预设运算模式之间进行切换，其中，所述多种预设运算模式包括乘加模式、加法器模式；
在所述乘加模式下，所述乘法器的输出端口和所述加法器的输入端口连通，所述加法器被配置为将通过所述加法器的第二输入端口输入的第三数据和所述乘积相加以产生第一求和数据并输出，
在所述加法器模式下，所述乘法器关闭，所述加法器被配置为将获取到的两个数据相加以产生第二求和数据并输出。
在一些实施例中，所述乘加器电路还用于获取运算模式选择信号，并根据所述运算模式选择信号运行对应的预设运算模式，其中，所述运算模式选择信号用于指示所述乘加器电路将要运行的所述预设运算模式。
在一些实施例中，所述乘加器电路包括逻辑电路，其配置用于根据运算模式选择信号，生成对应的使能信号以传递给所述复用器，所述复用器被配置为根据相应的使能信号选择对应的预设运算模式。
在一些实施例中，所述使能信号为第一信号时，所述复用器控制所述乘加器电路运行乘加模式，当所述使能信号为第二信号时，所述复用器控制所述乘加器电路运行加法器模式。
在一些实施例中，所述乘法器包括模拟乘法器、硬件乘法器或谐波乘法器。
在一些实施例中，所述加法器包括全加器或半加器。
在一些实施例中，所述复用器包括二选一复用器。
在一些实施例中，所述多种预设运算模式还包括无效模式，当在所述无效模式时，所述乘法器在一次或多次加法运算中执行无效操作。
本申请还提供一种芯片，所述芯片包括前述的乘加器电路。
在一些实施例中，所述芯片包括专用芯片。
本申请还提供一种电子设备，所述电子设备包括前述的芯片。
为了解决前述技术问题中的至少一个，本申请提供了一种乘加器电路、芯片及电子设备，其中，本申请通过复用器来对乘加器电路所要执行的运算模式进行选择，使得本申请的乘加器电路更加灵活，其既可以进行乘加运算也可以进行加法运算，并且消除了无效运算，从而能够降低人工智能芯片的功耗，提高其运算效率。
附图说明
本申请的下列附图在此作为本申请的一部分用于理解本申请。附图中示出了本申请的实施例及其描述，用来解释本申请的装置及原理。在附图中，
图1示出了一种传统的乘加器电路的示意性框图。
图2示出根据实施例的一种乘加器电路的示意性框图。
图3示出根据实施例的一种电子设备的示意性框图。
具体实施方式
为了使得本申请的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本申请的示例实施例。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是本申请的全部实施例，应理解，本申请不受这里描述的示例实施例的限制。基于本申请中描述的本申请实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其他实施例都应落入本申请的保护范围之内。
如图1所示，传统的乘加器结构(也即乘加器电路)由一个乘法器110和一个加法器120构成，其共有3个输入端口和1个输出端口。三个输出端口的输入信号a,b,c依次完成a*b＝d和e＝d+c的操作后，e作为输出由输出端口输出。
然而传统的乘加器是一种不包含分路、回路的计算单元，其数据流在时钟信号控制下通常是由输入向输出端单向流动。这样的乘加器能够处理的运算较为单一。对于单独的乘法或加法运算，或乘加之后的结果再进行乘法或加法运算的情况，则需要经过乘加器之外的其他电路完成，或由输出再转移回输入端才能够完成(乘加器复用)。在乘加器复用时，通常容易出现无效计算。这样的无效计算在流水线下虽然对芯片的性能没有影响，但会增加系统的功耗，从而降低芯片的效率。例如乘->加->加的运算，在乘加器运行第二个加法运行时，其乘法器实际需要进行一次无效计算。
一些常规的乘加器会在输出点增加存储电路用于存储乘加器的结果，并有将计算结果导回乘法器或加法器的回路。这类新型乘加器在一定程度上增加了乘加器的灵活性，然而其乘法-加法部分仍然是紧密耦合在一起的。因此，类似的无效操作依旧存在。
基于前述技术问题中的至少一个，如图2所示，本申请提供一种乘加器电路，乘加器电路包括乘法器210、加法器230和复用器220(Multiplexer，简称MUX)，所述复用器220的第一输入端口电连接所述乘法器210的第一输入端口，所述复用器220的第二输入端口电连接所述乘法器210的输出端口，所述复位器的输出端口电连接所述加法器230的第一输入端口。
乘法器210可以用于运行乘法运算，通过将自所述第一输入端口输入的第一数据a和自所述第二输入端口输入的第二数据b相乘以产生乘积d，加法器230则被配置用于执行加法运算。
在一些实施例中，乘法器210可以为模拟乘法器210、硬件乘法器210或谐波乘法器210，加法器230可以为全加器或半加器，而复用器220可以为数据复用器或多路复用器等。在一种实现中，复用器220可以为2选1多路复用器、3选1多路复用器或4选1多路复用器，从而可以满足不同运算场景的需求。本申请中主要以复用器220为2选1多路复用器的情况为例进行说明，其中，2选1多路复用器的电路结构简单，功耗和面积相比乘加器可忽略不计，因此，即使增加了复用器220也不会大幅增加乘加器电路的功耗和面积。并且，由于复用器220的加入，相比传统乘加器，本申请的乘加器电路中乘法器210和加法器230被隔离，因此可以更灵活的用于各类操作。
复用器220的数目可以根据实际运算需要确定，例如其可以是1个、2个或者3个等。可以理解，这些运算模式具有可以包括加法运算、乘加运算(也即，a*b+c＝e的运算)或乘->加->加运算(也即，a*b+c+f)等的运算规则。例如，神经网络模型中常见的全连接层、卷积层、池化层等的计算可以归纳为两数相乘再与第三数相加的运算。
复用器220被配置为用于将所述乘加器电路在多种预设运算模式之间进行切换，其中，所述多种预设运算模式包括乘加模式、加法器230模式；在所述乘加模式下，所述乘法器210的输出端口和所述加法器230的输入端口连通，所述加法器230被配置为将通过所述加法器230的第二输入端口输入的第三数据c和乘积d相加以产生第一求和数据e并输出，在所述加法器230模式下，所述乘法器210关闭，所述加法器230被配置为将获取到的两个数据相加以产生第二求和数据并输出(例如，将第一数据a和第三数据c相加以产生第二求和数据)，通过这样的方式使得本申请的乘加器电路更加灵活，其既可以进行乘加运算也可以进行加法运算，并且消除了无效运算，从而能够降低人工智能芯片的功耗，提高其运算效率。
在一些实施例中，所述乘加器电路还用于获取运算模式选择信号，并根据所述运算模式选择信号运行对应的预设运算模式，其中，所述运算模式选择信号用于指示所述乘加器电路将要运行的所述预设运算模式。
基于本申请的乘加器电路的结构，复用器220可以根据运算模式选择信号生成的使能信号en控制选择连通不同的通路，从而执行不同的运算，从而最终实现相应的运算模式，例如，对于复用器220可以设定其使能信号en为第一信号例如为1时，其可以连通乘法器210的输出端口和加法器230的第一输入端口之间的通路，此时也即对应运行乘加模式，运行乘加模式时，本申请的乘加器电路与传统乘加器一致，再例如，对于复用器220可以设定在其使能信号en为与第一信号不同的第二信号例如为0时，其可连通乘法器210的第一输入端口和加法器230之间的通路(也即乘法器210关闭，第一数据a从复用器220传输到加法器230)，从而可以将第一输入端口输入的第一数据a输入到加法器230，同时加法器230还接收加法器230的第二输入端口输入的第三数据c，以将第一数据a和第三数据c进行加法运算以获得第二求和值并输出，其中，在该加法运算过程中，乘法器210关闭，乘加器作为加法器230工作，因此在单独的加法操作或者连续的加法操作时，无需再执行无效乘法运算，从而能够显著的降低传统乘加器中的无效乘法操作(也即乘法运算)，从而降低芯片功耗。
值得一提的是，在本申请中，多种预设运算模式还包括无效模式，该无效模式也即大体等同于传统乘加器的无效状态，也即在运算时(例如在至少一次加法运算时)乘法器210需要进行无效计算，例如在单独的加法运算时，或者连续的加法运算时，或者乘加运算后再进行至少一次的加法运算时。可选地，乘法器210的无效计算可以是指将需要求和数据和例如1进行相乘运算等。
在一些实施例中，可以通过硬件电路来生成输入到复用器220的使能信号en。在一种实现中，硬件电路可为逻辑电路，逻辑电路其配置用于根据运算模式选择信号，生成对应的使能信号en以传递给所述复用器220，所述复用器220被配置为根据相应的使能信号en选择对应的预设运算模式。
在一个实施场景中，上述逻辑电路可通过与门、或门、非门和异或门等多种逻辑门电路中的一种或多种的组合来实现。例如，可通过与门、非门和异或门来组成一个逻辑电路，从而可以对例如运算模式选择信号中的两比特模式指示位执行与运算、非运算以及异或运算并生成相应的使能信号en。另外，上述运算模式选择信号可以来自于用于控制乘加器电路的运算的控制模块，例如处理器。
在另一个实施场景中，上述使能信号en还可通过软件算法来生成。软件算法可为与上述逻辑电路相对应的逻辑运算方法，即与运算、或运算、非运算和异或运算等多种逻辑运算中的一种或多种的组合运算方法，此处不再详述。
上述仅仅列举了几种逻辑电路及逻辑运算方法，本领域技术人员还可根据不同运算场景(例如运算模式选择信号与使能信号en之间不同的对应关系)来选择其他逻辑电路或逻辑运算方法，此处不再详述。
综上所述，本申请通过复用器220来对乘加器电路所要执行的运算模式进行选择，使得本申请的乘加器电路更加灵活，其既可以进行乘加运算也可以进行加法运算，并且消除了无效运算，从而能够降低人工智能芯片的功耗，提高其运算效率。
进一步，本申请还提供一种芯片和电子设备，该芯片包括前述的乘加器电路，有关乘加器电路的一些细节参考前述的描述，在此不再赘述，该电子设备则包括该芯片。其中，该电子设备可以包括为个人电脑、服务器或云端设备、智能终端、PC设备、物联网终端、移动终端等。
如图3所示，该电子设备可以包括存储器310、芯片320、输出装置330和输出装置340等，各个器件通过总线通信连接。
其中芯片320包括前述的乘加器电路，其是一种系统级芯片(System on Chip，SoC)，或称片上系统，集成有一个或多个组合处理装置，组合处理装置是一种人工智能运算单元，用以支持各类深度学习和机器学习算法，满足计算机视觉、语音、自然语言处理、数据挖掘等领域复杂场景下的智能处理需求。芯片320可以是用于AI模型计算和推理的专用芯片(ASIC)，特别是深度学习技术大量应用在云端智能领域，云端智能应用的一个显著特点是输入数据量大，对平台的存储能力和计算能力有很高的要求，本申请的芯片适用在云端智能应用，具有庞大的片外存储、片上存储和强大的计算能力。
芯片320可以包括计算单元和处理单元，配置成执行用户指定的操作，主要实现为单核智能处理器或者多核智能处理器，用以执行深度学习或机器学习的计算，其可以通过与处理单元进行交互，以共同完成用户指定的操作。
处理单元作为通用的处理装置，执行包括但不限于数据搬运、对计算单元的开启和/或停止等基本控制。根据实现方式的不同，处理单元可以是中央处理器(centralprocessing unit，CPU)、图形处理器(graphics processing unit，GPU)或其他通用和/或专用处理器中的一种或多种类型的处理器，这些处理器包括但不限于数字信号处理器(digital signal processor，DSP)、专用集成电路(application specific integratedcircuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等，并且其数目可以根据实际需要来确定。如前所述，仅就本披露的计算装置201而言，其可以视为具有单核结构或者同构多核结构。然而，当将计算装置201和处理装置203整合共同考虑时，二者视为形成异构多核结构。
芯片320还可以包括存储装置用以存储待处理的数据，其可以是DRAM，为DDR内存，大小通常为16G或更大，用于保存计算单元和/或处理单元的数据。
计算单元为单核或多核装置时处理核的内部结构示意图。计算单元用以处理计算机视觉、语音、自然语言、数据挖掘等输入数据，计算单元包括三大模块：控制模块、运算模块及存储模块。其运算模块可以包括前述的乘加器电路。控制模块用以协调并控制运算模块和存储模块的工作，以完成深度学习的任务、存储模块用来存储或搬运相关数据，包括神经元存储单元(neuron RAM，NRAM)、权值存储单元(weight RAM，WRAM)、直接内存访问模块(direct memory access，DMA)等。
存储器310可以包括易失性存储器(Volatile Memory)，例如随机存取存储器(Random Access Memory，RAM)；存储器也可以包括非易失性存储器(Non-VolatileMemory)，例如只读存储器(Read-Only Memory，ROM)、快闪存储器(Flash Memory)、硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)；存储器还可以包括上述种类的存储器的组合。
输入装置330包括但不限于鼠标、键盘、触摸屏等，输出装置340包括但不限于显示器、打印机、扬声器等。
尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本申请的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本申请的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本申请的范围之内。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本申请的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。
本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者系统的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种乘加器电路，其特征在于，所述电路包括：
乘法器、加法器和复用器，所述复用器的第一输入端口电连接所述乘法器的第一输入端口，所述复用器的第二输入端口电连接所述乘法器的输出端口，所述复位器的输出端口电连接所述加法器的第一输入端口；
所述乘法器，被配置为通过将自所述第一输入端口输入的第一数据和自所述第二输入端口输入的第二数据相乘以产生乘积；
所述复用器，被配置为用于将所述乘加器电路在多种预设运算模式之间进行切换，其中，所述多种预设运算模式包括乘加模式、加法器模式；
在所述乘加模式下，所述乘法器的输出端口和所述加法器的输入端口连通，所述加法器被配置为将通过所述加法器的第二输入端口输入的第三数据和所述乘积相加以产生第一求和数据并输出，
在所述加法器模式下，所述乘法器关闭，所述加法器被配置为将获取到的两个数据相加以产生第二求和数据并输出。
2.如权利要求1所述的乘加器电路，其特征在于，所述乘加器电路还用于获取运算模式选择信号，并根据所述运算模式选择信号运行对应的预设运算模式，其中，所述运算模式选择信号用于指示所述乘加器电路将要运行的所述预设运算模式。
3.如权利要求2所述的乘加器电路，其特征在于，所述乘加器电路包括逻辑电路，其配置用于根据运算模式选择信号，生成对应的使能信号以传递给所述复用器，所述复用器被配置为根据相应的使能信号选择对应的预设运算模式。
4.如权利要求2所述的乘加器电路，其特征在于，所述使能信号为第一信号时，所述复用器控制所述乘加器电路运行乘加模式，当所述使能信号为第二信号时，所述复用器控制所述乘加器电路运行加法器模式。
5.如权利要求1所述的乘加器电路，其特征在于，所述乘法器包括模拟乘法器、硬件乘法器或谐波乘法器。
6.如权利要求1所述的乘加器电路，其特征在于，所述加法器包括全加器或半加器；
所述复用器包括二选一复用器。
7.如权利要求1所述的乘加器电路，其特征在于，所述多种预设运算模式还包括无效模式，当在所述无效模式时，所述乘法器在一次或多次加法运算中执行无效操作。
8.一种芯片，其特征在于，所述芯片包括权利要求1至7中任一项所述的乘加器电路。
9.如权利要求9所述的芯片，其特征在于，所述芯片包括专用芯片。
10.一种电子设备，其特征在于，所述电子设备包括如权利要求8或9所述的芯片。
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CN116540977A (zh) * 2023-07-05 2023-08-04 北京瑞莱智慧科技有限公司 模乘法器电路、fpga电路和asic模块

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116540977A (zh) * 2023-07-05 2023-08-04 北京瑞莱智慧科技有限公司 模乘法器电路、fpga电路和asic模块
CN116540977B (zh) * 2023-07-05 2023-09-12 北京瑞莱智慧科技有限公司 模乘法器电路、fpga电路和asic模块

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