CN115098249A - L2中ocsq少上pipeline的实现方法及系统 - Google Patents

Abstract

本发明涉及CPU技术领域，具体涉及一种L2中ocsq少上pipeline的实现方法及系统，包括以下步骤：store miss请求从core发出，并allocate cwq entry项；cwq的store miss请求赢得仲裁，上pipeline；命中tag_ram E态，在core中不存在dirty数据；CPQ向core发出probe请求，CPQ收到core的response后，CPQ直接deallocORQ上pipeline，hit了L2E态，直接从dataram中读取数据和cacheline的E态返回给core,同时把发出store miss请求的那个core的MESI更改为E态。本发明当L2需要probe core时，都是通过cpq来实现，cpq core结束后，只有有dirty的数据需要写入L2cache,cpq才需要上pipeline来更新L2的data ram；从而达到减少上pipeline的次数。

Description

L2中ocsq少上pipeline的实现方法及系统

技术领域

本发明涉及CPU技术领域，具体涉及一种L2中ocsq少上pipeline的实现方法及系统。

背景技术

当L2需要probe core时，都是通过cpq(core probe queue)来实现，probe core结束后，不管有没有dirty的数据需要写入L2 cache,cpq都需要上pipeline来更新L2的tagram，同时如果有dirty的数据，更新L2的data ram。

因此本文提供一种L2中ocsq少上pipeline的实现方法及系统，如果probe core后，没有dirty的数据需要更新L2 data ram，则不需要上pipeline，更新L2的tag ram则在分配cpq的时候就已经更新好。

发明内容

针对现有技术的不足，本发明公开了一种L2中ocsq少上pipeline的实现方法及系统，用于解决上述问题。

本发明通过以下技术方案予以实现：

第一方面，本发明提供了一种L2中ocsq少上pipeline的实现方法，包括以下步骤：

S1初始化，store miss请求从core发出，并allocate一个cwq entry项，请求赢得仲裁，上pipeline；

S2命中了tag_ram E态，并且在core中不存在dirty的数据，则Allocate ORQ CPQ，并且ORQ等CPQ的probe core后重新上pipeline；

S3判断cpq是否需要上pipeline，并进行相应的处理；

S4由CPQ向core发出probe请求，待CPQ收到core的response后，CPQ上pipeline，更新L2 tag_ram；

S5ORQ上pipeline，hit了L2 E态，直接从dataram中读取数据和cacheline的E态返回给core，同时把发出store miss请求的core的MESI更改为E态。

更进一步的，所述方法中，probe请求的类型为probe_invalid。

更进一步的，所述方法中，若cpq需要上pipeline，则不作处理，若cpq不需要上pipeline，则吧重新上pipeline中具有S态的core的tag ram信息更改为I态。

更进一步的，所述方法中，L2进行工作时包括以下步骤：

T1接收来自core和外部extend的请求，同时收来自CRQ CWQ EPQ ORQ EFQ CPQ的请求，并选出其中的一个请求进入pipeline；

T2根据请求的类型和当前L2中TAG信息及MESI状态信息，生成相关分配方案；

T3通过L2向下游memory发出读请求或写请求，并由下游memory返回reload data回填到EFQ；

T4通过EFQ上L2de pipeline，将reload回来的数据写入L2$中，同时将数据return给请求的core。

更进一步的，所述方法中，L2接收来自core和外部extend的请求，包括接收来自core的read请求，放在CRQ中；接收来自core的write请求，放在CWQ中；接收来自外部的probe请求，放在EPQ中。

更进一步的，所述方法中，在pipeline中，根据请求的类型，和当前L2中TAG信息及MESI状态信息确定：是否可以直接写入L2；是否可以直接return data给请求方；是否需要向下游memory reload数据或权限；是否需要产生evict；是否需要向下游memory write数据；是否需要probe core；如果判断需要向下游memory reload数据或权限，则分配一个ORQ；如果判断需要向下游memory write数据，则分配一个WRQ；如果判断需要probe core，则分配一个CPQ,L2向core发出probe请求，都是通过CPQ来完成。

更进一步的，所述方法中，通过L2向下游memory发出读请求，则通过ORQ发出，向下游memory读取到数据并拿到该数据对应的权限；通过L2向下游memory发出写请求，则通过WRQ，将数据从L2中写到下一级memory中。

第二方面，本发明提供了一种L2中ocsq少上pipeline的实现系统，所述系统用于实现第一方面所述的L2中ocsq少上pipeline的实现方法，包括probe、eviction、TAG RAM、DATA RAM、CRQ、CWQ、EPQ、ORQ、WRQ、EFQ和CPQ。

更进一步的，所述probe用于窥视和监听，将core中dirty的数据probe下来或者为了拿到E权限，把core中的MESI状态信息进行修改；

所述eviction，用于保持cache中保存的数据相对新的数据，在cache中需要把数据替换出去时产生；

所述TAG RAM用于记录cacheline的addr及该cacheline在L2和所有的L2 CORE中的MESI状态信息；

所述DATA RAM用于记录cacheline的数据信息；

所述CRQ用于接收来自core的read请求存放的队列；

所述CWQ用于接收来自core的write请求的队列；

所述EPQ用于接收来自外部的probe请求的队列；

所述ORQ，用于在一个在L2中的请求，上L2 pipeline后，发现本cache中该cacheline不存在或该cacheline的在本cache中的访问权限不够时，则需要申请一个ORQ，通过ORQ向下一级memory reload数据并拿到相应的权限；

所述WRQ，用于在L2需要把某条cacheline给写到下一级memory，则申请要给WRQ，通过WRQ将数据写入下一级memory；

所述EFQ用于在由reload数据回填L2的时候，先把数据回填写入EFQ中，然后通过EFQ上L2的pipeline将数据写入L2$同时将数据return给请求模块；

所述CPQ用于将probe相应的core,probe请求则先存放在CPQ中，然后通过CPQ向对应的core发出probe请求。

本发明的有益效果为：

本发明当L2需要probe core时，都是通过cpq(core probe queue)来实现，probecore结束后，只有有dirty的数据需要写入L2cache,cpq才需要上pipeline来更新L2的dataram；如果没有dirty的数据，则不需要上pipeline，从而达到减少上pipeline的次数。

本发明由于减少了上pipeline的次数，可以把pipeline资源留给其他的request，达到提高cpu的整体性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例L2的基本框图；

图2是本发明实施例cpq需要上pipeline的处理流程图；

图3是本发明实施例cpq不需要上pipeline的处理流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

本实施例提供一种L2中ocsq少上pipeline的实现方法，包括以下步骤：

S1初始化，store miss请求从core发出，并allocate一个cwq entry项，请求赢得仲裁，上pipeline；

S2命中了tag_ram E态，并且在core中不存在dirty的数据，则Allocate ORQ CPQ，并且ORQ等CPQ的probe core后重新上pipeline；

S3判断cpq是否需要上pipeline，并进行相应的处理；

S4由CPQ向core发出probe请求，待CPQ收到core的response后，CPQ上pipeline，更新L2 tag_ram；

S5ORQ上pipeline，hit了L2 E态，直接从dataram中读取数据和cacheline的E态返回给core，同时把发出store miss请求的core的MESI更改为E态。

本实施例当L2需要probe core时，都是通过cpq(ocore probe queue)来实现，cpqcore结束后，只有有dirty的数据需要写入L2 cache,cpq才需要上pipeline来更新L2的data ram；如果没有dirty的数据，则不需要上pipeline，从而达到减少上pipeline的次数。

实施例2

在其他层面，本实施例提供一种L2工作方式，其框图如图1所示，其基本功能描述如下：

接收来自core和外部extend的请求，包括

接收来自core的read请求，放在CRQ(core read queue)中；

接收来自core的write请求，放在CWQ(core write queue)中；

接收来自外部的probe请求，放在EPQ(extend probe queue)中；

仲裁模块接收来自CRQ CWQ EPQ ORQ EFQ CPQ的请求，选出其中的一个请求进入pipeline；

在pipeline中，根据请求的类型，和当前L2中TAG信息及MESI状态信息确定：

是否可以直接写入L2；是否可以直接return data给请求方；是否需要向下游memory reload数据或权限；是否需要产生evict；是否需要向下游memory write数据；是否需要probe core等。

本实施例中，如果判断需要向下游memory reload数据或权限，则分配一个ORQ(outstanding request queue)。

本实施例中，如果判断需要向下游memory write数据，则分配一个WRQ(writerequet queue)。

本实施例中，如果判断需要probe core，则分配一个CPQ(core probe queue),L2向core发出probe请求，都是通过CPQ(core probe queue)来完成。

L2向下游memory发出请求：

读请求，则通过ORQ(outstanding request queue)发出，向下游memory读取到数据并拿到该数据对应的权限。

写请求，则通过WRQ(write requet queue)，将数据从L2中写到下一级memory中。

L下游memory返回reload data回填到EFQ(Extend fill queue)

再由EFQ(Extend fill queue)上L2de pipeline，讲reload回来的数据写入L2$中，同时将数据return请求的core。

实施例3

本实施例提供一种memory系统维护数据一致性的协议，用来表明对该cacheline当前core具有怎么的权限，具体如下：

M:modify，表明该core对该cacheline进行了修改，该cacheline只在本cache中存在，如果其它cache需要访问该cachelin，则需要通过probe的方式才能拿到最新dirty数据，并拿到相应的权限。

E:Exclusive表明该cacheline只在本cache中存在，如果其它cache需要访问该cacheline，则需要通过probe的方式拿到相应的数据和权限。

S:Shared表明该cacheline不仅在本cache中存在，可能还在其他的cache中存在，如果其它cache需要访问该cacheline，并拿到E/M态，则需要通过probe的方式拿到相应的数据和权限。

I:Invalid表明该cacheline不在本cache中。

实施例4

在具体实施层面，参照图2所示，本实施例提供一种cpq需要上pipeline的处理流程，具体如下：

store miss请求从core发出，并allocate一个cwq entry项；

cwq的store miss请求赢得仲裁，上pipeline；

命中了tag_ram E态，并且在core中不存在dirty的数据；

Allocate ORQ CPQ，并且ORQ需要等CPQ的probe core后才能重新上pipeline；

CPQ向core发出probe请求，probe请求的类型为probe_invalid；

待CPQ收到core的response后，CPQ上pipeline，更新L2 tag_ram；

ORQ上pipeline，hit了L2 E态，直接从dataram中读取数据和cacheline的E态返回给core，同时把发出store miss请求的那个core的MESI更改为E态。

参照图3所示，本实施例提供了一种cpq不需要上pipeline的处理流程，具体如下：

store miss请求从core发出，并allocate一个cwq entry项；

cwq的store miss请求赢得仲裁，上pipeline；

命中了tag_ram E态，并且在core中不存在dirty的数据；

Allocate ORQ CPQ，且ORQ需要等CPQ的probe core后才能重新上pipeline，在该次pipeline中同时把具有S态的core的tag ram信息更改为I态；

CPQ向core发出probe请求，probe请求的类型为probe_invalid；

待CPQ收到core的response后，CPQ直接dealloc；

ORQ上pipeline，hit了L2 E态，直接从dataram中读取数据和cacheline的E态返回给core，同时把发出store miss请求的那个core的MESI更改为E态。

本实施例上面为core发来的store miss请求，hit了L2 E态，在其它core中为S态，需要把其它core的该cacheline给invalid掉的场景，由于probe发出的请求是probe_inv请求，也就是把core的该cacheline直接无效掉即可，不存在ditry的数据写回L2，此时cpq需要和不需要上pipeline的两种情况的处理流程。

实施例5

本实施例提供一种L2中ocsq少上pipeline的实现系统，具体包括：

probe：窥视监听，在多核环境下为维护数据的一致性，需要通过probe的方式，将core中dirty的数据probe下来或者为了拿到E权限，把core中的MESI状态信息进行修改。

eviction：由于cache的容量有限，为了保持cache中保存的数据相对新的数据，当cache中需要把数据替换出去时，就会产生eviction。

TAG RAM：记录cacheline的addr及该cacheline在L2和所有的L2 CORE中的MESI状态信息。

DATA RAM：记录cacheline的数据信息。

CRQ(core read queue):接收来自core的read请求存放的队列。

CWQ(core write queue)：接收来自core的write请求的队列。

EPQ(extend probe queue)：接收来自外部的probe请求的队列。

ORQ(outstanding request queue)：当一个在L2中的请求，上L2 pipeline后，发现本cache中该cacheline不存在或该cacheline的在本cache中的访问权限不够时，则需要申请一个ORQ，通过ORQ向下一级memory reload数据并拿到相应的权限。

WRQ(write requet queue)：当L2需要把某条cacheline给写到下一级memory，则申请要给WRQ，通过WRQ将数据写入下一级memory。

EFQ(Extend fill queue)：当由reload数据回填L2的时候，先把数据回填写入EFQ中，然后通过EFQ上L2的pipeline将数据写入L2$同时将数据return给请求模块。

CPQ(core probe queue)：由于一个L2挂了多个Core，可能模块core所需要的最新数据在其它core中或某个core需要拿到E/M权限的时候，此时需要probe相应的core,probe请求则先存放在CPQ中，然后通过CPQ向对应的core发出probe请求。

综上，本发明当L2需要probe core时，都是通过cpq(core probe queue)来实现，probe core结束后，只有有dirty的数据需要写入L2 cache,cpq才需要上pipeline来更新L2的data ram；如果没有dirty的数据，则不需要上pipeline，从而达到减少上pipeline的次数。

本发明由于减少了上pipeline的次数，可以把pipeline资源留给其他的request，达到提高cpu的整体性能。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法包括以下步骤：

S1初始化，store miss请求从core发出，并allocate一个cwq entry项，请求赢得仲裁，上pipeline；

S2命中了tag_ram E态，并且在core中不存在dirty的数据，则Allocate ORQ CPQ，并且ORQ等CPQ的probe core后重新上pipeline；

S3判断cpq是否需要上pipeline，并进行相应的处理；

S4由CPQ向core发出probe请求，待CPQ收到core的response后，CPQ上pipeline，更新L2tag_ram；

S5ORQ上pipeline，hit了L2 E态，直接从dataram中读取数据和cacheline的E态返回给core，同时把发出store miss请求的core的MESI更改为E态。

2.根据权利要求1所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，probe请求的类型为probe_invalid。

3.根据权利要求1所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，若cpq需要上pipeline，则不作处理，若cpq不需要上pipeline，则吧重新上pipeline中具有S态的core的tag ram信息更改为I态。

4.根据权利要求1所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，L2进行工作时包括以下步骤：

T1接收来自core和外部extend的请求，同时收来自CRQ CWQ EPQ ORQ EFQ CPQ的请求，并选出其中的一个请求进入pipeline；

T2根据请求的类型和当前L2中TAG信息及MESI状态信息，生成相关分配方案；

T3通过L2向下游memory发出读请求或写请求，并由下游memory返回reload data回填到EFQ；

T4通过EFQ上L2de pipeline，将reload回来的数据写入L2$中，同时将数据return给请求的core。

5.根据权利要求4所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，L2接收来自core和外部extend的请求，包括接收来自core的read请求，放在CRQ中；接收来自core的write请求，放在CWQ中；接收来自外部的probe请求，放在EPQ中。

6.根据权利要求4所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，在pipeline中，根据请求的类型，和当前L2中TAG信息及MESI状态信息确定：是否可以直接写入L2；是否可以直接return data给请求方；是否需要向下游memory reload数据或权限；是否需要产生evict；是否需要向下游memory write数据；是否需要probe core；如果判断需要向下游memory reload数据或权限，则分配一个ORQ；如果判断需要向下游memorywrite数据，则分配一个WRQ；如果判断需要probe core，则分配一个CPQ,L2向core发出probe请求，都是通过CPQ来完成。

7.根据权利要求4所述的一种L2中ocsq少上pipeline的实现方法，其特征在于，所述方法中，通过L2向下游memory发出读请求，则通过ORQ发出，向下游memory读取到数据并拿到该数据对应的权限；通过L2向下游memory发出写请求，则通过WRQ，将数据从L2中写到下一级memory中。

8.一种L2中ocsq少上pipeline的实现系统，所述系统用于实现如权利要求1-7任一项所述的L2中ocsq少上pipeline的实现方法，其特征在于，包括probe、eviction、TAG RAM、DATA RAM、CRQ、CWQ、EPQ、ORQ、WRQ、EFQ和CPQ。

9.根据权利要求8所示的一种L2中ocsq少上pipeline的实现系统，其特征在于，所述probe用于窥视和监听，将core中dirty的数据probe下来或者为了拿到E权限，把core中的MESI状态信息进行修改；

所述eviction，用于保持cache中保存的数据相对新的数据，在cache中需要把数据替换出去时产生；

所述TAG RAM用于记录cacheline的addr及该cacheline在L2和所有的L2 CORE中的MESI状态信息；

所述DATA RAM用于记录cacheline的数据信息；

所述CRQ用于接收来自core的read请求存放的队列；

所述CWQ用于接收来自core的write请求的队列；

所述EPQ用于接收来自外部的probe请求的队列；

所述ORQ，用于在一个在L2中的请求，上L2 pipeline后，发现本cache中该cacheline不存在或该cacheline的在本cache中的访问权限不够时，则需要申请一个ORQ，通过ORQ向下一级memory reload数据并拿到相应的权限；

所述WRQ，用于在L2需要把某条cacheline给写到下一级memory，则申请要给WRQ，通过WRQ将数据写入下一级memory；

所述EFQ用于在由reload数据回填L2的时候，先把数据回填写入EFQ中，然后通过EFQ上L2的pipeline将数据写入L2$同时将数据return给请求模块；

所述CPQ用于将probe相应的core,probe请求则先存放在CPQ中，然后通过CPQ向对应的core发出probe请求。

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