CN115064506A - 半导体封装及其形成方法 - Google Patents

半导体封装及其形成方法 Download PDF

Info

Publication number
CN115064506A
CN115064506A CN202210486804.1A CN202210486804A CN115064506A CN 115064506 A CN115064506 A CN 115064506A CN 202210486804 A CN202210486804 A CN 202210486804A CN 115064506 A CN115064506 A CN 115064506A
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor
package substrate
package
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210486804.1A
Other languages
English (en)
Inventor
许佳桂
游明志
赖柏辰
林柏尧
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/396,253 external-priority patent/US12035475B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115064506A publication Critical patent/CN115064506A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107—Using laser light
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

本公开实施例提供一种半导体封装及其形成方法。所述半导体封装包括封装基板、半导体装置、底部填充元件以及凹槽。半导体装置通过多个电连接件接合到封装基板的表面。底部填充元件形成在半导体装置与封装基板的表面之间，以围绕并保护所述电连接件。底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。凹槽形成在带状部中并与半导体装置的外围间隔开。

Description

半导体封装及其形成方法
技术领域
本发明实施例涉及一种半导体制造技术，特别涉及一种在底部填充带状部(underfill fillet portion)中具有凹槽的半导体封装及其形成方法。
背景技术
半导体装置被用于各种电子应用中，例如个人电脑、手机、数码相机以及其他电子设备。通常通过在半导体基板之上依序沉积绝缘或介电层、导电层和半导体层，并且使用微影(光刻)及蚀刻工艺对各个材料层进行图案化，以在其上形成电路组件和元件来制造半导体装置。多个集成电路(integrated circuits，ICs)通常是在单个半导体晶圆上制造，且晶圆上的各个晶粒通过沿着切割线在集成电路之间进行锯切而被分割。各个晶粒通常单独封装在例如多芯片模块或其他类型的封装中。
一种较小的半导体封装类型是覆晶芯片级封装(flip chip chip-scalepackage，FcCSP)，其中半导体晶粒被倒置放在基板上并使用导电凸块连接到基板。通常将底部填充元件施加到由导电凸块形成的间隙中，以将半导体晶粒固定到基板。基板具有布线以将半导体晶粒上的凸块连接到基板上具有较大占位面积(footprint)的接触垫。焊球阵列形成在基板的另一侧，用于将封装的半导体晶粒电连接到终端应用。
虽然现有的封装技术通常已经足以满足其预计目的，但它们仍不是在所有方面都完全令人满意的。
发明内容
本公开一些实施例提供一种半导体封装。所述半导体封装包括封装基板、半导体装置、底部填充元件以及凹槽。半导体装置通过多个电连接件接合到封装基板的表面。底部填充元件形成在半导体装置与封装基板的表面之间，配置成围绕并保护所述电连接件。底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部(fillet portion)。凹槽形成在带状部中并与半导体装置的外围间隔开。
本公开一些实施例提供一种半导体封装。所述半导体封装包括封装基板、半导体装置、底部填充元件以及多个凹槽。半导体装置设置在封装基板的表面之上。底部填充元件形成在半导体装置与封装基板的表面之间。底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。所述凹槽形成在带状部中且彼此分开。所述凹槽分别对应于半导体装置的多个部分布置。
本公开一些实施例提供一种形成半导体封装的方法。所述形成半导体封装的方法包括安装半导体装置在封装基板的表面上。所述形成半导体封装的方法还包括形成底部填充元件于半导体装置与封装基板的表面之间，其中底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。此外，所述形成半导体封装的方法包括形成一或多个凹槽于带状部中。
附图说明
根据以下的详细说明并配合说明书附图做完整的公开。应强调的是，根据本产业的一般作业，各个特征未必按照比例绘制。事实上，可能任意的放大或缩小各个特征的尺寸，以做清楚的说明。
图1A至图1I示出根据一些实施例，一半导体封装的形成的各个中间阶段的剖面图。
图2A示出根据一些实施例，一半导体封装的剖面图。
图2B示出图2A中区域A的放大图，显示了凹槽形成在底部填充元件的带状部中。
图2C示出图2A中的半导体封装的平面图。
图2D示出图2C中区域B的放大图，显示了L形凹槽。
图3A及图3B示出根据一些其他实施例，不同形状的凹槽的平面图。
图4示出根据一些其他实施例，多个凹槽形成在带状部的宽度方向上。
图5A、图5B、图5C及图5D示出根据一些其他实施例，不同形状的凹槽的平面图。
图6A、图6B、图6C及图6D示出根据一些其他实施例，带状部中的凹槽的不同布置的平面图。
图7示出根据一些其他实施例，额外的凹槽形成对应于晶粒到晶粒区域(die-to-die region)。
图8示出根据一些其他实施例，凹槽沿着相对于封装基板的表面倾斜的方向延伸。
图9是示出根据一些实施例的形成半导体封装的方法的简化流程图。
附图标记说明：
10：载体
12：离型膜
14：第二载体
16：第二离型膜
20：中介层
20A：第一侧
20B：第二侧
22：绝缘层
24：导电特征
26：(第一)半导体晶粒
28：(第二)半导体晶粒
30：导电元件
32：导电结构
320：金属柱
322：金属盖层
34：底部填充元件
340：(底部填充)部分
36：密封层
38：导电结构
380：金属柱
382：金属盖层
40：半导体装置
40A：外围
42：封装基板
42A：第一表面
42B：第二表面
44：导电元件
46：底部填充元件
460：带状部
460A：外表面
460B：内边缘
460C：外边缘
48,48’：凹槽
48A,48A’：侧壁
48B：底表面
481：第一延伸部分
482：第二延伸部分
483：连接部分
900：工艺流程
901,902,903：工艺
A,B：区域
C：距离
G：间隙
T：切割胶带
V：划线
X,Y,Z：方向
H1：距离
H2：深度
L1,L2：长度
S1,S2：宽度
W1,W2：长度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下描述具体的构件及其排列方式的实施例以阐述本公开。当然，这些实施例仅作为范例，而不该以此限定本公开的范围。例如，在说明书中叙述了一第一特征形成在一第二特征之上或上方，其可能包含第一特征与第二特征是直接接触的实施例，亦可能包含了有附加特征形成在第一特征与第二特征之间，而使得第一特征与第二特征可能未直接接触的实施例。另外，在本公开不同范例中可能使用重复的参考符号及/或标记，此重复为了简化与清晰的目的，并非用以限定所讨论的各个实施例及/或结构之间有特定的关系。
再者，空间相关用语，例如“在…下方”、“下方”、“较低的”、“在…上方”、“较高的”及类似的用语，是为了便于描述附图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用语意欲包含使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
说明书中的用语“基本上(substantially)”，例如“基本上平坦”或“基本上共平面”等为本领域技术人员所能理解的。在一些实施例中，形容词“基本上”可以被去除。在适用的情况下，用语“基本上”还可以包括“全部(entirely)”、“完全(completely)”、“所有(all)”等的实施例。在适用的情况下，用语“基本上”还可以涉及90％或更高，例如95％或更高，特别是99％或更高，包括100％。此外，例如“基本上平行”或“基本上垂直”之类的用语应解释成不排除相较于特定布置的微小偏差，并且例如可包括高达10°的偏差。用语“基本上”不排除“完全”，例如“基本上不含(substantially free)”Y的组合物可以是完全不含Y。
与特定距离或尺寸结合使用的用语，例如“约”，应解释成不排除相较于特定距离或尺寸的微小偏差，并且例如可包括高达10％的偏差。用于数值X的用语“约”可能表示X±5或10％。
根据本公开各个实施例提供一种半导体封装及其形成方法。一些实施例的一些变体(variations)也被讨论。在各个视图和说明性实施例中，相同的参考符号用于表示相同的元件。
根据一些实施例，一种半导体封装具有降低封装中应力的设计，包括在封装在封装基板上的半导体装置的边缘堆积的底部填充带状部中形成一或多个凹槽。在一些实施例中，可以根据半导体封装中的高应力区域来布置凹槽，下面将对此进行更详细的描述。通过凹槽，封装基板与半导体装置之间的底部填充元件的耦合效应(coupling effect)被降低，从而可以减小或缓解热循环过程中在封装中产生的应力。结果，还可以降低封装中的装置或部件损坏(例如，破裂或分层)的风险，从而提高整个封装结构的可靠性。
将针对特定的背景(context)来描述实施例，即在二维半集成电路(two and ahalf dimensional integrated circuit，2.5DIC)结构或三维集成电路(threedimensional IC，3DIC)结构中具有中介层基板或其他主动芯片的封装技术。在此讨论的实施例是提供示例以使得能够制造或使用本公开的发明标的，且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以作出的修改。尽管下面所讨论的方法实施例可以特定顺序来执行，但其他方法实施例也可设想以任何逻辑顺序执行的步骤。
图1A至图1I示出根据一些实施例，一半导体封装的形成的各个中间阶段的剖面图。一些对应的工艺也示意性地反映在图9所示的工艺流程中。
图1A示出根据一些实施例，在载体10之上形成中介层20。载体10用于在后续处理步骤中为建构(build-up)层或结构的处理提供暂时的机械和结构支撑。载体10可以是玻璃载体、硅晶圆、有机载体等，且在一些实施例中可以具有圆形的俯视形状。
根据一些实施例，在形成中介层20之前，离型膜12可以形成在载体10上，如图1A所示。离型膜12可由聚合物基(polymer-based)材料(例如，光热转换(Light-To-Heat-Conversion，LTHC)材料)形成，其能够在载热辐射(例如，激光光束)下分解，从而可以将载体10与将在后续工艺中形成的上方结构分离。在本实施例中，离型膜12由环氧树脂基(epoxy-based)热释放材料(thermal-release material)形成，其被涂覆在载体10上。
根据一些实施例，中介层20形成在离型膜12上。中介层20用于提供封装在封装结构中的半导体晶粒与一封装基板之间的电连接，这将在后面描述。在一些实施例中，中介层20为中介层晶圆，不含主动装置(例如，晶体管、二极管等)和被动装置(例如，电阻器、电容器、电感器等)。在一些替代实施例中，中介层20是在其上或其中包括主动及/或被动装置的装置晶圆。
根据一些实施例，中介层20为包括重分布线路(redistribution line，RDL)结构的介电基板，如图1A所示。重分布线路结构可以包括多个层叠的绝缘层22以及由绝缘层22围绕的多个导电特征24。导电特征24可以包括在水平方向上提供电连接的导电线路、在垂直方向上提供电连接的导电通孔(conductive vias)、以及暴露在中介层20的两最外侧表面以提供外部电连接的接触垫(contact pads)。应当理解的是，图1A中所示的重分布线路结构的构造仅是示意性示例，并无意图且也不应被解读为限制本公开。
绝缘层22可包括或由一或多种聚合物材料制成。聚合物材料可包括聚苯恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、环氧基树脂、一或多种其他合适的聚合物材料、或其组合。在一些实施例中，聚合物材料是光敏性的，因此可以使用光微影(光刻)工艺在绝缘层22中形成具有期望图案的开口。在一些其他实施例中，一些或全部的绝缘层22包括或由聚合物材料以外的介电材料制成。介电材料可包括氧化硅、碳化硅、氮化硅、氮氧化硅、一或多种其他合适的材料、或其组合。
导电特征24可包括或由铜、铝、金、钴、钛、镍、银、石墨烯、一或多种其他合适的导电材料、或其组合制成。在一些实施例中，导电特征24包括多个子层。举例来说，每个导电特征24包含多个子层(包括钛/铜、钛/镍/铜、钛/铜/钛、铝/钛/镍/银、其他合适的多个子层、或其组合)。
上述重分布线路结构的形成可涉及多个沉积或涂布工艺、多个图案化工艺、及/或多个平坦化工艺。
沉积或涂布工艺可用于形成绝缘层及/或导电层。沉积或涂布工艺可包括旋转涂布工艺、电镀(electroplating)工艺、化学镀(electroless)工艺、化学气相沉积(chemicalvapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、一或多种其他适用的工艺、或其组合。
图案化工艺可用于图案化形成的绝缘层及/或形成的导电层。图案化工艺可包括光微影工艺、能量束钻孔工艺(例如，激光束钻孔工艺、离子束钻孔工艺、或电子束钻孔工艺)、蚀刻工艺、机械钻孔工艺、一或多种其他适用的工艺、或其组合。
平坦化工艺可用于为形成的绝缘层及/或形成的导电层提供平坦的顶表面，以利于后续工艺。平坦化工艺可包括机械研磨工艺、化学机械抛光(chemical mechanicalpolishing，CMP)工艺、一或多种其他适用的工艺、或其组合。
在一些其他实施例中(未显示)，中介层20为半导体基板，例如体型(bulk)半导体基板、绝缘层上覆硅(silicon-on-insulator，SOI)基板、绝缘层上覆锗(germanium-on-insulator，GOI)基板等。中介层20的半导体材料可为硅、锗、化合物半导体(包括硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)、或其组合。也可以使用其他基板，例如多层或梯度基板。中介层20可以是掺杂的(doped)或未掺杂的(undoped)。
贯通孔(through-vias，TVs)可以形成在半导体基板中并贯穿半导体基板，以为安装在中介层20两侧的装置提供电连接。还可以在中介层20的半导体基板的一侧或两侧上形成一或多个互连结构层(类似于上述图1A所示的重分布线路结构)，以用于布线。形成贯通孔及/或互连结构层的工艺为本领域所熟知，故在此不再赘述。
图1B示出根据一些实施例，半导体晶粒26及半导体晶粒28被接合到中介层20。在接合工艺之前，可以使用例如拾取和放置工具(pick-and-place tool)将半导体晶粒26和半导体晶粒28放置在中介层20的第一侧20A(例如，所示的上侧)之上。半导体晶粒26及半导体晶粒28可以如图1B所示交替布置，尽管也可以使用其他布置方式(取决于设计需求)。
在一些实施例中，半导体晶粒26及半导体晶粒28可以包括一或多个逻辑晶粒(例如中央处理单元(central processing unit，CPU)晶粒、图形处理单元(graphicsprocessing unit，GPU)晶粒、现场可编程闸阵列(field-programmable gate array，FPGA)晶粒、特定应用集成电路(application specific integrated circuit，ASIC)晶粒、系统单芯片(system-on-chip，SOC)晶粒、系统整合芯片(system-on-integrated-chip，SoIC)晶粒、微控制器晶粒等)、存储器晶粒(例如动态随机存取存储器(dynamic random accessmemory，DRAM)晶粒、静态随机存取存储器(static random access memory，SRAM)晶粒、高频宽存储器(high bandwidth memory，HBM)晶粒等)、功率管理晶粒(例如功率管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radio frequency，RF)晶粒、感测器晶粒、微机电系统(micro-electro-mechanical-system，MEMS)晶粒、信号处理晶粒(例如数字信号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如模拟前端(analog front-end，AFE)晶粒)等或上述的组合。半导体晶粒26和半导体晶粒28中的每一个可以例如通过沿着划线锯切或切割半导体晶圆(其上形成有多个集成电路晶粒)以将半导体晶圆分成多个单独的半导体晶粒来获得。
在一些实施例中，半导体晶粒26(在此也称为第一半导体晶粒26)和半导体晶粒28(在此也称为第二半导体晶粒28)是提供不同功能的不同类型的电子装置。举例来说，第一半导体晶粒26是处理器装置，而第二半导体晶粒28是存储器装置(其可以是存储器晶粒或存储器堆叠)。也可以使用半导体晶粒26和半导体晶粒28的其他组合。在一些其他实施例中，单一类型的半导体晶粒或多于两种不同类型的半导体晶粒也可以设置在中介层20上。
根据一些实施例，在被设置在中介层20上方之后，半导体晶粒26及半导体晶粒28可以通过覆晶接合方式接合到中介层20，例如通过每个半导体晶粒26/28上的导电元件30与中介层20上的导电结构32形成导电接点，如图1B所示。
根据一些实施例，在接合工艺之前，导电元件30(例如，导电柱)可以形成在暴露于每个半导体晶粒26/28的主动面(例如，所示的下表面)的接触垫(未显示)上。导电元件30可包括或由铜、铝、金、钴、钛、锡、一或多种其他合适的材料、或其组合制成，并可以使用电镀工艺、化学镀工艺、放置工艺(placement process)、印刷工艺、物理气相沉积工艺、化学气相沉工艺、一或多种其他适用的工艺、或其组合来形成。
根据一些实施例，每个导电结构32包括金属柱320以及在金属柱320之上的金属盖层(例如，焊料盖)322。包括金属柱320和金属盖层322的导电结构32有时称为微凸块(microbumps)。在接合工艺之前，导电结构32可以形成在暴露于中介层20的第一侧20A的接触垫(由一些导电特征24构成)上。金属柱320可包括例如铜、铝、金、镍、钯、其类似物、或其组合的导电材料，并可以通过溅镀、印刷、电镀、化学镀、化学气相沉积等工艺形成。金属柱320可以是无焊料的(solder-free)，并具有基本上垂直的侧壁。金属盖层322可包括镍、锡、锡铅、金、铜、银、钯、铟、镍-钯-金、镍-金、其类似物、或其组合，并可以通过例如电镀工艺的镀覆(plating)工艺形成。
本领域普通技术人员将可以理解到，提供以上导电结构32示例是出于说明的目的，并且导电结构32的其他结构也可以被使用。举例来说，在一些其他实施例中不形成金属盖层322。
半导体晶粒26及半导体晶粒28与中介层20之间的接合可以是焊料接合或直接金属对金属(例如，铜对铜)接合。根据一些实施例，半导体晶粒26及半导体晶粒28通过回焊工艺接合到中介层20。在回焊过程中，导电接点分别与半导体晶粒26及半导体晶粒28的暴露接触垫和中介层20的暴露接触垫接触，以将半导体晶粒26及半导体晶粒28物理和电耦接到中介层20。半导体晶粒26和半导体晶粒28因此可以通过中介层20互连。
图1C示出根据一些实施例，在中介层20之上形成底部填充元件34。底部填充元件34是形成在中介层20的第一侧20A之上，以围绕并保护在半导体晶粒26及半导体晶粒28下方的导电接点，以及增强半导体晶粒26及半导体晶粒28与中介层20之间的连接。根据一些实施例，每个底部填充元件34填充半导体晶粒26及半导体晶粒28、中介层20以及导电接点之间的整个间隙，且还具有垂直延伸到相邻半导体晶粒26与半导体晶粒28之间的间隙G(参见图1B)中的部分340，如图1C所示。
底部填充元件34可包括或由绝缘材料制成，例如底部填充材料(underfillmaterial)。底部填充材料可包括环氧树脂、树脂、填料材料、应力释放剂(stress releaseagent，SRA)、助粘剂、其他合适的材料、或其组合。在一些实施例中，液态的底部填充材料使用注射器或针头沿着半导体晶粒26及半导体晶粒28的边缘分配，并通过毛细管效应被吸入每个半导体晶粒26/28与中介层20之间的间隙中，以强化导电接点乃至整体封装结构的强度。在分配之后，底部填充材料被固化以形成底部填充元件34。
图1C还示出根据一些实施例，在中介层20之上形成密封层36。密封层36是形成在中介层20的第一侧20A之上，以围绕并保护半导体晶粒26、半导体晶粒28以及底部填充元件34。在一些其他实施例中，不形成底部填充元件34，且密封层36可进一步延伸到半导体晶粒26及半导体晶粒28与中介层20之间的间隙中以围绕并保护导电接点。
在一些实施例中，密封层36包括或由绝缘材料制成，例如模制材料(moldingmaterial)。模制材料可包括聚合物材料，例如其中散布有填料的环氧基树脂。在一些实施例中，模制材料(例如，液态的模制材料)被分配在中介层20之上，使得半导体晶粒26及半导体晶粒28被掩埋或覆盖(即，半导体晶粒26及半导体晶粒28的顶表面被模制材料覆盖)。在一些实施例中，然后使用热处理来固化液态的模制材料，并将其转化为密封层36。
在一些实施例中，进一步对密封层36进行平坦化工艺(未显示)以部分地去除密封层36，直到半导体晶粒26及半导体晶粒28的顶表面通过密封层36的顶表面暴露出来，如图1C所示。这有利于消散在操作过程中从半导体晶粒26及半导体晶粒28产生的热量。在一些其他实施例中，在平坦化工艺之后，半导体晶粒26及半导体晶粒28的顶表面仍可掩埋在密封层36中。平坦化工艺可包括研磨工艺、化学机械抛光(CMP)工艺、蚀刻工艺、干式研磨工艺、一或多种其他适用的工艺、或其组合。
图1D示出根据一些实施例，第二载体14附接到图1C的所得结构。第二载体14可类似于图1A所示的载体10，用于在后续处理步骤中为建构层或结构的处理提供暂时的机械和结构支撑。在一些实施例中，在密封层36的平坦化处理之后，第二载体14可以附接到图1C的所得结构的平坦顶表面(例如，由密封层36以及半导体晶粒26和半导体晶粒28的顶表面组成)。
根据一些实施例，在附接第二载体14之前，第二离型膜16可以形成在图1C的所得结构上，如图1D所示。第二载体14接着可以通过第二离型膜16附接到图1C的所得结构。类似于图1A所示的离型膜12，第二离型膜16可由聚合物基材料(例如，光热转换(LTHC)材料)形成，其能够在载热辐射(例如，激光光束)下分解，从而可以将第二载体14与将在后续工艺中形成的上方结构分离。在本实施例中，第二离型膜16由环氧树脂基热释放材料形成，其被涂覆在密封层36以及半导体晶粒26和半导体晶粒28的平坦顶表面上。
图1D还示出根据一些实施例，载体10的脱离(de-bonding)。在一些实施例中，在附接第二载体14之后，载体10可从其余结构上脱离，例如通过将紫外光或激光光束投射到离型膜12上，使得离型膜12在紫外光或激光光束的热量下分解。因此，其余结构与载体10分离。在图1D的所得结构中，中介层20的第二侧20B(与第一侧20A相对)可被暴露。尽管未显示，在后续处理中，可以将图1D的所得结构颠倒过来而变成如图1E所示的状态。
图1E示出根据一些实施例，在中介层20之上形成导电结构38。每个导电结构38可以电连接到暴露于原先由载体10覆盖的中介层20的第二侧20B的一个接触垫(由一些导电特征24构成)上。导电结构38用于实现中介层20(及其上的半导体晶粒26和半导体晶粒28)与一封装基板之间的电连接，这将在后面描述。
根据一些实施例，每个导电结构38包括金属柱380以及在金属柱380之上的金属盖层(例如，焊料盖)382。包括金属柱380和金属盖层382的导电结构38有时称为可控塌陷芯片连接(controlled collapse chip connection，C4)凸块。金属柱380可包括例如铜、铝、金、镍、钯、其类似物、或其组合的导电材料，并可以通过溅镀、印刷、电镀、化学镀、化学气相沉积等工艺形成。金属柱380可以是无焊料的，并具有基本上垂直的侧壁。金属盖层382可包括镍、锡、锡铅、金、铜、银、钯、铟、镍-钯-金、镍-金、其类似物、或其组合，并可以通过例如电镀工艺的镀覆工艺形成。
本领域普通技术人员将可以理解到，提供以上导电结构38示例是出于说明的目的，并且导电结构38的其他结构也可以被使用。举例来说，在一些其他实施例中不形成金属盖层382。
图1E还示出根据一些实施例，第二载体14的脱离。在一些实施例中，在形成导电结构38之后，第二载体14可从其余结构上分离，例如通过将紫外光或激光光束投射到第二离型膜16上，使得第二离型膜16在紫外光或激光光束的热量下分解。因此，其余结构与第二载体14分离。在图1E的所得结构中，密封层36以及半导体晶粒26和半导体晶粒28的与中介层20相对的表面可被暴露。
图1F示出根据一些实施例的分割工艺(singulation process)。为了进行分割工艺，图1E的所得结构可被放置在一框架(未显示)上，其中密封层36以及半导体晶粒26和半导体晶粒28的暴露表面被粘附到附接到框架的切割胶带T。之后进行分割工艺，沿着划线V锯切图1E的所得结构以形成多个相同的封装结构(在此也称为半导体装置40)，每个封装结构包括中介层20、并排布置的第一半导体晶粒26和第二半导体晶粒28、以及其他上述的封装部件。
图1G示出根据一些实施例，一个半导体装置40被接合到封装基板42。相应的工艺在图9所示的工艺流程900中被示为工艺901。封装基板42用于提供封装在封装结构中的装置或晶粒与外部电子装置之间的电连接。尽管未显示，封装基板42包括导电线路，以互连暴露于封装基板42的第一表面42A(例如，所示的上表面)和第二表面42B(例如，所示的下表面)的接触垫。封装基板42可以包括核心，或者可以是无核心基板。在一些实施例中，封装基板42可以是印刷电路板(printed circuit board，PCB)、陶瓷基板、或其他合适的封装基板。数个导电凸块(未显示，例如为焊球)可以形成在封装基板42的第二表面42B之上以提供外部电连接。形成导电凸块的工艺为本领域所熟知，故在此不再赘述。
在接合工艺之前，可以使用例如拾取和放置工具将半导体装置40放置在封装基板42的第一表面42A之上，其中导电结构38侧面向第一表面42A。之后，根据一些实施例，半导体装置40可以通过覆晶接合方式接合到封装基板42，例如通过半导体装置40上的导电结构38与封装基板42上的导电元件44形成导接点，如图1G所示。
根据一些实施例，在接合工艺之前，导电元件44(例如，导电柱)可以形成在暴露于封装基板42的第一表面42A的接触垫(未显示)上。导电元件44可包括或由铜、铝、金、钴、钛、锡、一或多种其他合适的材料、或其组合制成，并可以使用电镀工艺、化学镀工艺、放置工艺、印刷工艺、物理气相沉积工艺、化学气相沉工艺、一或多种其他适用的工艺、或其组合来形成。
半导体装置40与封装基板42之间的接合可以是焊料接合或直接金属对金属(例如，铜对铜)接合。根据一些实施例，半导体装置40通过回焊工艺接合到封装基板42。在回焊过程中，导电接点分别与半导体装置40的暴露接触垫和封装基板42的暴露接触垫接触，以将半导体装置40物理和电耦接到封装基板42。
图1H示出根据一些实施例，在封装基板42之上形成底部填充元件46。相应的工艺在图9所示的工艺流程900中被示为工艺902。底部填充元件46是形成在封装基板42的第一表面42A之上，以围绕并保护在半导体装置40下方的导电接点，以及增强半导体装置40与封装基板42之间的连接。根据一些实施例，底部填充元件46填充半导体装置40、封装基板42以及导电接点之间的整个间隙。底部填充元件46的材料及形成方法可以与图1C所示的底部填充元件34的材料及形成方法相同或相似，故在此不再赘述。
根据一些实施例，底部填充元件46还包括位于半导体装置40的每个边缘处的带状部(fillet portion)460(有时也称为底部填充带状部)，其中在底部填充元件46固化之后，带状部460形成或堆积在半导体装置40之外，如图1H所示(也参照图2B及图2C)。带状部460具有从封装基板42的第一表面42A向上倾斜至半导体装置40的外围40A(即，横向边缘)的外表面460A，从而可以密封半导体装置40与封装基板42之间的间隙。这为半导体装置40下方的导电接点提供了防潮屏障和保护层。
根据一些实施例，带状部460沿着半导体装置40的外围40A可以具有均匀的宽度S1，且宽度S1(即，相邻于半导体装置40的外围40A的带状部460的内边缘460B与和内边缘460B相对的带状部460的外边缘460C之间的横向距离)可介于约200微米(μm)至约2000微米之间的范围内，但本公开不限于此。
上述用于半导体封装的各种封装部件和基板材料可以具有不同的热膨胀系数(coefficient of thermal expansions，CTEs)。因此，当封装结构在封装组装、可靠性测试或现场操作期间经历热循环时，封装部件和基板材料可以不同的速率膨胀。不同的热膨胀会在封装中造成物理应力，增加封装在封装结构中的半导体装置40损坏的风险，从而引起可靠性问题。
为了解决上述应力问题，根据本公开一些实施例的半导体封装还具有降低应力的设计，包括在底部填充元件46的带状部460中形成一或多个凹槽。
图1I示出根据一些实施例，在带状部460中形成凹槽48。相应的工艺在图9所示的工艺流程900中被示为工艺903。根据一些实施例，可以通过使用激光切割去除带状部460的一些材料而形成凹槽48(如图1I所示)，尽管也可以使用其他合适的工艺。
通过在带状部460中形成或产生凹槽48，封装基板42与半导体装置40之间的底部填充元件46的耦合效应可被降低。如此一来，由于半导体装置40与封装基板42所用材料的热膨胀不匹配(CTE mismatch)而产生于半导体装置40中的应力也可被减小或缓解。
接着，下面将描述根据一些实施例的凹槽48的详细结构及布置。
图2A示出根据一些实施例的半导体封装(由图1A至图1I所示的工艺制造)的剖面图。图2B示出图2A中区域A的放大图。图2C示出图2A中的半导体封装的平面(或俯视)图。图2D示出图2C中区域B的放大图。在图2A至图2D中，多个凹槽48形成在带状部460中且彼此分开。凹槽48在带状部460中的布置(例如，位置)将在后面描述。
根据一些实施例，每个凹槽48从带状部460的外表面460A朝向封装基板42的第一表面42A延伸，但并未到达第一表面42A。
举例来说，每个凹槽48可以沿着基本上垂直于第一表面42A的垂直方向(例如，所示的Z方向)从外表面460A延伸到带状部460的内部，以形成多个垂直侧壁48A、48A’以及连接在侧壁48A与侧壁48A’之间的平坦底表面48B，如图2B所示。底表面48B可以基本上平行于第一表面42A。凹槽48的深度H2(即，外表面460A与底表面48B之间的(垂直)距离)小于外表面460A与第一表面42A之间的(垂直)距离H1，因此底表面48B与第一表面42A分离。这可以防止激光能量伤害到封装基板42。在一些情况下，凹槽48的深度H2可以介于距离H1的约30％至约90％之间的范围内(例如，深度H2可以是约400微米)，尽管也可以使用其他范围。
根据一些实施例，每个凹槽48形成在带状部460的内边缘460B与外边缘460C之间，如图2B至图2C所示。根据一些实施例，凹槽48的宽度S2(即，相邻于内边缘460B的侧壁48A与相邻于外边缘460C的侧壁48A’之间的横向距离)小于带状部460的宽度S1。在一些情况下，凹槽48的宽度S2可以介于带状部460的宽度S1的约10％至约50％之间的范围内(例如，宽度S2可以是约300微米)，尽管也可以使用其他范围。根据一些实施例，凹槽48在整个深度H2上具有均匀的宽度S2，然而在不同的实施例中凹槽48在深度H2方向上也可以具有变化的宽度(例如，两个或更多个宽度)。在一些实施例中，凹槽48的深度方向可以容易调整。举例来说，凹槽48的深度方向与外表面460A之间可具有锐角，且侧壁48A/48A’与外表面460A之间可具有锐角。在一些实施例中，外表面460A可以是或具有曲面，及/或凹槽48可以在侧壁48A/48A’与底表面48B之间具有圆角。在一些实施例中，底表面48B可以是曲面。
根据一些实施例，每个凹槽48与半导体装置40的外围40A间隔开。这有助于防止水气经由凹槽48进入半导体装置40与封装基板42之间的间隙。在一些情况下，半导体装置40的外围40A与凹槽48的相邻侧壁48A之间的(横向)距离C可以介于带状部460的宽度S1的约10％至约50％的范围内(例如，距离C可以是约200微米)，尽管也可以使用其他范围。根据一些实施例，每个凹槽48与带状部460的内边缘460B和外边缘460C间隔开。
根据一些实施例，带状部460中的凹槽48在平面图中分别布置为对应于半导体装置40的角落(例如，四个角落)，如图2C所示。应当理解的是，热循环过程中产生的应力通常集中在半导体装置40的角落区域，此可能导致密封层36与半导体晶粒26及半导体晶粒28之间的界面(对应于该些角落区域)发生分层。因此，通过将凹槽48布置为对应于并靠近半导体装置40的角落，有助于缓解这些角落区域中的应力，从而降低密封层36分层的风险。
根据一些实施例，每个凹槽48在平面图中具有与半导体装置40的相应角落匹配的形状。举例来说，如图2C至图2D所示，每个凹槽48在平面图中呈L形(L-shaped)，亦即为L形槽。L形凹槽48可以包括第一延伸部分481、第二延伸部分482、以及连接在第一延伸部分481与第二延伸部分482之间的连接部分483。
第一延伸部分481和第二延伸部分482分别在两个正交的横向方向(例如，所示的X方向和Y方向)上延伸，并且与半导体装置40的两个相邻侧边平行且横向重叠。在一些情况下，第一延伸部分481(在X方向上)的长度L2(即，重叠区域的长度)可以介于半导体装置40(在X方向上)的相邻侧边的长度L1的约0.5％至约10％之间的范围内(例如，第一延伸部分481的长度L2可以是约500微米)，尽管也可以使用其他范围。另外，第二延伸部分482(在Y方向上)的长度W2(即，重叠区域的长度)可以介于半导体装置40(在Y方向上)的相邻侧边的长度W1的约0.5％至约10％之间的范围内(例如，第二延伸部分482的长度W2可以是约500微米)，尽管也可以使用其他范围。
连接部分483靠近半导体装置40的两个相邻侧边之间的角落布置。根据一些实施例，连接部分483在平面图中呈L形，一端邻接第一延伸部分481，另一端邻接第二延伸部分482。根据一些实施例，整个凹槽48(包括第一延伸部分481、第二延伸部分482以及连接部分483)可以具有均匀的宽度S2。
在一些替代实施例中，连接部分483的平面图形状也可以是弧形(参见图3A)、梯形(参见图3B)、或任何其他可以通过激光切割形成的合适形状。
可以对本公开实施例进行许多变化及/或修改。
举例来说，根据一些其他实施例，可以在垂直于半导体装置40的外围40A的带状部460的宽度S1方向上布置或设置多个(例如，两个)凹槽48(多排凹槽48)，如图4所示。多排凹槽48可与带状部460的内边缘460B和外边缘460C间隔开。在宽度S1方向上增加凹槽48的数量有助于进一步降低封装中的应力。
根据一些其他实施例，带状部460中的凹槽48也可以具有不同于L形(如上所讨论)的平面图形状，包括例如图5A至图5D中所示的矩形、圆形、三角形、六边形、或任何其他合适的形状，只要它们可以降低底部填充元件46的耦合效应。举例来说，在一些情况下，可以在半导体装置40的每个角落处的带状部460中设置布置为同心圆的凹槽48。
在不同实施例中也可以使用不同数量及/或布置的凹槽48。举例来说，图6A、图6B、图6C及图6D示出根据一些其他实施例，带状部460中的凹槽48的不同布置的平面图。在图6A中，凹槽48可以布置为仅对应于半导体装置40的两个角落，以减小这些角落区域中的应力。在一些其他实施例中，凹槽48也可以布置成仅对应于半导体装置40的一个角落或一些角落，这取决于实际需要。在图6B至图6C中，凹槽48不仅靠近半导体装置40的四个角落布置，还沿着半导体装置40的相对侧边(沿X方向或沿Y方向)布置。更具体地，每个凹槽48呈细长状，并且沿着半导体装置40的一个侧边(沿X方向或沿Y方向)从一个角落连续延伸到另一个角落。在图6D中，仅设置单个凹槽48(但不限于此)，该凹槽48呈细长状，并且沿着半导体装置40的整个外围40A(即，沿着所有角落和所有侧边)连续延伸。
根据一些其他实施例，额外的凹槽48’设置在带状部460中以在平面图中对应于相邻半导体晶粒26与半导体晶粒28之间之间隙G(参见图1B)，如图7所示。应当理解的是，在一些情况下，热循环过程中产生的应力也容易集中在半导体装置40的晶粒到晶粒区域(die-to-die region)(如图7中的虚线框所示)，此可能导致底部填充部分340(参见图1C)与半导体晶粒26及半导体晶粒28之间的界面(对应于晶粒到晶粒区域)发生分层。因此，通过将凹槽48’布置为对应于并靠近相邻半导体晶粒26与半导体晶粒28之间的间隙G(即，半导体装置40的晶粒到晶粒区域)，有助于缓解晶粒到晶粒区域中的应力，从而降低底部填充元件34分层的风险。
在一些其他实施例中，对应于半导体装置40的角落区域布置的凹槽48可以被省略，而凹槽48’保留在带状部460中。
尽管凹槽48或凹槽48’的上述实施例是在基本上垂直于封装基板42的第一表面42A的(垂直)方向上延伸，但本公开不限于此。根据一些其他实施例，如图8所示，凹槽48或凹槽48’也可以形成为(例如，通过激光切割)沿着相对于封装基板42的第一表面42A倾斜的方向延伸，只要它们仍然远离第一表面42A和半导体装置40的外围40A。
在一些替代实施例中，倾斜的凹槽也可以应用于图4所示的实施例。举例来说，在带状部460的宽度S1方向上的两个凹槽48中的一者是垂直的，而另一者是倾斜的。在一些情况下，内凹槽48(即，内排凹槽)是垂直的且深度较大，而外凹槽48(即，外排凹槽)是倾斜的且深度较小。外凹槽48的宽度可以大于内凹槽48的宽度。在一些其他实施例中，内凹槽48可以从L形凹槽改变成如图5A至图5D所示的凹槽形状，而外凹槽48可以是垂直的或倾斜的L形凹槽。内凹槽48与外凹槽48可以具有不同的深度及/或宽度。
在另外一些实施例中，在带状部460的宽度S1方向上的凹槽48数量可以是三个或更多，并且该些凹槽48可以具有上述形状、尺寸(宽度及/或深度)及/或角度(垂直或倾斜)的任何组合。举例来说，在带状部460的宽度S1方向上设置有三个凹槽的情况下，中间的凹槽可以具有与其他凹槽不同的形状、尺寸及/或角度。
应当理解的是，本文中所述的几何形状、构造及制造方法仅是出于说明的目的，并无意图且也不应被解读为限制本公开。一旦由本公开所提示，许多替代方案和修改对于本领域技术人员来说将是显而易见的。
还应了解的是，尽管在上述示例实施例中，封装模块(包括封装在中介层上的半导体晶粒)被描述为半导体装置40的示例，但半导体装置40也可以是其他类型(例如，单个半导体芯片或晶粒)。在底部填充带状部中形成上述凹槽也有助于减小封装在封装基板上的单个半导体芯片或晶粒中的应力，从而降低半导体芯片/晶粒损坏(例如，破裂)的风险。
本公开实施例具有一些优点：通过在底部填充带状部中提供或形成一或多个凹槽以对应于封装的半导体装置的高应力区域，能够降低热循环过程中半导体装置发生损坏(例如，破裂或分层)的风险。如此一来，整个封装结构的可靠性得到改善。
根据本公开一些实施例，提供一种半导体封装。所述半导体封装包括封装基板、半导体装置、底部填充元件以及凹槽。半导体装置通过多个电连接件接合到封装基板的表面。底部填充元件形成在半导体装置与封装基板的表面之间，配置成围绕并保护所述电连接件。底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。凹槽形成在带状部中并与半导体装置的外围间隔开。
在一些实施例中，带状部具有与半导体装置的外围相邻的内边缘以及与内边缘相对的外边缘，且凹槽形成在带状部的内边缘与外边缘之间，凹槽的宽度小于带状部的宽度。在一些实施例中，带状部具有从封装基板的表面向上倾斜至半导体装置的外围的外表面，且凹槽从带状部的外表面朝向封装基板的表面延伸，但并未到达封装基板的表面。在一些实施例中，凹槽沿着垂直于或倾斜于封装基板的表面的方向延伸。在一些实施例中，半导体装置包括多个侧边以及多个角落，且凹槽在平面图中靠近所述角落中的一个角落布置。在一些实施例中，凹槽包括分别平行于所述侧边中的两个相邻侧边的第一延伸部分和第二延伸部分，以及形成在第一延伸部分与第二延伸部分之间并对应于所述两个相邻侧边之间的角落的连接部分。在一些实施例中，连接部分在平面图中呈L形、弧形或梯形。在一些实施例中，半导体装置包括多个侧边以及多个角落，且凹槽在平面图中呈细长状，并沿着所述角落中的两个角落以及该两个角落之间的所述侧边中的一个侧边连续布置。在一些实施例中，凹槽在平面图中呈细长状，并沿着半导体装置的整个外围连续布置。在一些实施例中，所述半导体封装还包括多个凹槽，布置在垂直于半导体装置的外围的带状部的宽度方向上。
根据本公开另一些实施例，提供一种半导体封装。所述半导体封装包括封装基板、半导体装置、底部填充元件以及多个凹槽。半导体装置设置在封装基板的表面之上。底部填充元件形成在半导体装置与封装基板的表面之间。底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。所述凹槽形成在带状部中且彼此分开。所述凹槽分别对应于半导体装置的多个部分布置。
在一些实施例中，带状部具有与半导体装置的外围相邻的内边缘以及与内边缘相对的外边缘，且所述凹槽中的每一凹槽与带状部的内边缘和外边缘间隔开。在一些实施例中，带状部具有从封装基板的表面向上倾斜至半导体装置的外围的外表面，凹槽沿着垂直于封装基板的表面的垂直方向从带状部的外表面朝向封装基板的表面延伸，且带状部的外表面与凹槽的底表面之间在垂直方向上的距离小于带状部的外表面与封装基板的表面之间在垂直方向上的距离。在一些实施例中，半导体装置包括多个角落，且所述凹槽在平面图中对应于所述角落中的一些或全部布置。在一些实施例中，半导体装置包括多个侧边以及多个角落，且所述凹槽在平面图中沿着所述侧边中的两个相对侧边以及所述角落布置。在一些实施例中，半导体装置包括并排布置的两个晶粒，且间隙形成在两个晶粒之间，且所述凹槽在平面图中对应于间隙布置。
根据本公开又另一些实施例，提供一种形成半导体封装的方法。所述形成半导体封装的方法包括安装半导体装置在封装基板的表面上。所述形成半导体封装的方法还包括形成底部填充元件于半导体装置与封装基板的表面之间，其中底部填充元件包括横向延伸超出半导体装置的外围并沿着半导体装置的外围形成的带状部。此外，所述形成半导体封装的方法包括形成一或多个凹槽于带状部中。
在一些实施例中，所述一或多个凹槽是通过激光切割形成。在一些实施例中，所述凹槽中的每一凹槽与半导体装置的外围间隔开。在一些实施例中，所述凹槽中的每一凹槽形成为从带状部的外表面朝向封装基板的表面延伸，但并未到达封装基板的表面。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体封装，包括：
一封装基板；
一半导体装置，通过多个电连接件接合到该封装基板的一表面；
一底部填充元件，形成在该半导体装置与该封装基板的该表面之间，配置成围绕并保护该些电连接件，其中该底部填充元件包括一带状部，该带状部横向延伸超出该半导体装置的一外围并沿着该半导体装置的该外围形成；以及
一凹槽，形成在该带状部中并与该半导体装置的该外围间隔开。
2.如权利要求1所述的半导体封装，其中该带状部具有与该半导体装置的该外围相邻的一内边缘以及与该内边缘相对的一外边缘，且
其中该凹槽形成在该带状部的该内边缘与该外边缘之间，该凹槽的一宽度小于该带状部的一宽度。
3.如权利要求1所述的半导体封装，其中该带状部具有从该封装基板的该表面向上倾斜至该半导体装置的该外围的一外表面，且
其中该凹槽从该带状部的该外表面朝向该封装基板的该表面延伸，但并未到达该封装基板的该表面。
4.如权利要求1所述的半导体封装，其中该半导体装置包括多个侧边以及多个角落，且
其中该凹槽在一平面图中靠近该些角落中的一角落布置。
5.如权利要求4所述的半导体封装，其中该凹槽包括分别平行于该些侧边中的两个相邻侧边的一第一延伸部分和一第二延伸部分，以及形成在该第一延伸部分与该第二延伸部分之间并对应于该两个相邻侧边之间的该角落的一连接部分。
6.如权利要求1所述的半导体封装，其中该半导体装置包括多个侧边以及多个角落，且
其中该凹槽在一平面图中呈细长状，并沿着该些角落中的两个角落以及该两个角落之间的该些侧边中的一侧边连续布置。
7.如权利要求1所述的半导体封装，其中该凹槽在一平面图中呈细长状，并沿着该半导体装置的整个该外围连续布置。
8.一种半导体封装，包括：
一封装基板；
一半导体装置，设置在该封装基板的一表面之上；
一底部填充元件，形成在该半导体装置与该封装基板的该表面之间，其中该底部填充元件包括一带状部，该带状部横向延伸超出该半导体装置的一外围并沿着该半导体装置的该外围形成；以及
多个凹槽，形成在该带状部中且彼此分开，其中该些凹槽分别对应于该半导体装置的多个部分布置。
9.如权利要求8所述的半导体封装，其中该半导体装置包括并排布置的两个晶粒，且一间隙形成在该两个晶粒之间，且
其中该些凹槽在一平面图中对应于该间隙布置。
10.一种形成半导体封装的方法，包括：
安装一半导体装置在一封装基板的一表面上；
形成一底部填充元件于该半导体装置与该封装基板的该表面之间，其中该底部填充元件包括一带状部，该带状部横向延伸超出该半导体装置的一外围并沿着该半导体装置的该外围形成；以及
形成一或多个凹槽于该带状部中。
CN202210486804.1A 2021-05-07 2022-05-06 半导体封装及其形成方法 Pending CN115064506A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163185621P 2021-05-07 2021-05-07
US63/185,621 2021-05-07
US17/396,253 2021-08-06
US17/396,253 US12035475B2 (en) 2021-08-06 Semiconductor package with stress reduction design and method for forming the same

Publications (1)

Publication Number Publication Date
CN115064506A true CN115064506A (zh) 2022-09-16

Family

ID=83197447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210486804.1A Pending CN115064506A (zh) 2021-05-07 2022-05-06 半导体封装及其形成方法

Country Status (2)

Country Link
CN (1) CN115064506A (zh)
TW (1) TWI811971B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434437B1 (ko) * 2015-09-17 2022-08-19 삼성전자주식회사 반도체 패키지
US10109547B2 (en) * 2016-01-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Llc Semiconductor device and method of manufacture
US10163813B2 (en) * 2016-11-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure including redistribution structure and conductive shielding film
US9929128B1 (en) * 2017-04-20 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with adhesive layer
US11443993B2 (en) * 2019-09-09 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with cavity in interposer

Also Published As

Publication number Publication date
TW202308100A (zh) 2023-02-16
TWI811971B (zh) 2023-08-11
US20220361338A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
US8319349B2 (en) Approach for bonding dies onto interposers
US11990429B2 (en) Dummy die placement without backside chipping
US11410897B2 (en) Semiconductor structure having a dielectric layer edge covering circuit carrier
US11848265B2 (en) Semiconductor package with improved interposer structure
US11658086B2 (en) Semiconductor package and method of manufacturing semiconductor package
US20220157777A1 (en) Semiconductor device package having dummy dies and method of forming the same
US20230260862A1 (en) Integrated circuit package and method
US20240030214A1 (en) Semiconductor package
US20230326881A1 (en) Semiconductor package with riveting structure between two rings and method for forming the same
US20220319944A1 (en) Semiconductor package and method of manufacturing semiconductor package
TWI811971B (zh) 半導體封裝及其形成方法
US9147668B2 (en) Method for fabricating semiconductor structure
US12035475B2 (en) Semiconductor package with stress reduction design and method for forming the same
TWI796114B (zh) 半導體晶粒封裝及其形成方法
US11978729B2 (en) Semiconductor device package having warpage control and method of forming the same
US20230290704A1 (en) Package structure and manufacturing method thereof
TW202245177A (zh) 半導體裝置封裝及其形成方法
TW202347678A (zh) 積體電路裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination