CN115062354A - 一种加解密算法的实现方法、装置、设备及介质 - Google Patents

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Abstract

本发明公开了一种加解密算法的实现方法、装置、设备及介质，方法包括：配置FPGA程序库以及与FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于FPGA程序库初始化配置各个FPGA中的硬件加解密算法；响应于接收到加解密请求，判断加解密请求中的目标算法是否为FPGA中的硬件加解密算法；基于判断结果选择由对应的FPGA实现目标算法或更新对应的FPGA中的算法并在FPGA进行算法更新时暂由对应的软件加解密算法实现目标算法。通过本发明的方案，弥补了加解密算法切换时FPGA不能工作带来的效率损失，提高了加解密算法的计算效率。

Description

一种加解密算法的实现方法、装置、设备及介质
技术领域
本发明涉及芯片技术领域，尤其涉及一种加解密算法的实现方法、装置、设备及介质。
背景技术
随着技术的发展，尤其是云计算、智能化的发展，数据中心和各种设备之间的通信数据不仅规模呈爆炸式增长，其中的敏感信息保护也越来越重要。而又因为设备限制和应用领域的不同，用于保护敏感信息的加解密算法种类繁多。数据的加解密本质上就是数学计算，需要消耗计算资源，从这个角度来说，加解密的实现可以分为由软件实现(即通过指令调用CPU上的通用计算资源)和使用专门的硬件电路搭建的计算资源实现。显然，用软件实现的方式效率会比较低，且需要占用CPU资源，当加解密计算量太大的时候会影响CPU的其它工作；而用专门硬件电路的方式，在计算效率上优势明显，但问题是一般不具备通用性，即同一组硬件电路很难实现对多种加解密算法的加速。
发明内容
有鉴于此，本发明提出了一种加解密算法的实现方法、装置、设备及介质，能够实现灵活的多种加解密算法的配置方案；并在需要更新算法时，可以实现硬件加密算法和软件加密算法的动态切换，在对应FPGA下载更新程序的同时由软件暂时接替其工作，从而有效避免算法切换带来的效率大幅降低，由此，在兼顾了产品通用性和灵活性的同时，提高了多种加解密算法并行的效率。
基于上述目的，本发明实施例的一方面提供了一种加解密算法的实现方法，具体包括如下步骤：
配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
在一些实施方式中，基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法包括：
响应于所述加解密请求中的目标算法为所述FPGA中的所述硬件加解密算法，则基于对应的FPGA实现所述目标算法；
响应于所述加解密请求中的目标算法不为所述FPGA中的所述硬件加解密算法，则判断第一预设时间内是否有未使用的FPGA；
响应于所述第一预设时间内有未使用的FPGA，比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度，并获取复杂度最低的所述硬件加解密算法对应的未使用的FPGA；
暂时由对应的软件加解密算法实现所述目标算法，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
在一些实施方式中，在判断第一预设时间内是否有未使用的FPGA步骤之后，方法还包括：
响应于所述第一预设时间内没有未使用的FPGA，则比较所有FPGA中的所述硬件加解密算法的复杂度与所述目标算法的复杂度；
响应于所述目标算法的复杂度是最低的，则基于对应的软件加解密算法实现所述目标算法；
响应于所述目标算法的复杂度不是最低的，暂时由对应的软件加解密算法实现与所述目标算法对应的数据加解密操作，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
在一些实施方式中，方法还包括：
判断是否有所述软件加密算法的运行时间超过第二预设时间；
响应于有所述软件加密算法的运行时间超过所述第二预设时间，则判断第三预设时间内是否有未使用的FPGA；
响应于所述第三预设时间内有所述未使用的FPGA，则比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度；
将复杂度最低的所述硬件加解密算法在对应的FPGA中更新为所述运行时间超过所述第二预设时间的软件加密算法对应的硬件加解密算法。
在一些实施方式中，所述FPGA包括：计时寄存器，所述计时寄存器配置用于记录所述FPGA上一次向CPU传输数据的时间。
在一些实施方式中，方法还包括：
在所述FPGA复位或向所述CPU发送数据后，将所述FPGA对应的计时寄存器的值置为0，并在每个时钟周期将所述对应的计时寄存器的值加1；
判断第一预设时间内是否有未使用的FPGA包括：
判断所有FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第一预设时间内未使用；
判断第三预设时间内是否有未使用的FPGA包括：
定期扫描所有FPGA的定时寄存器，并判断所述FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第三预设时间内未使用。
在一些实施方式中，配置FPGA程序库包括：配置本地FPGA程序库和云端FPGA程序库；
配置与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法包括：在本地配置与所述FPGA程序库中的所述硬件加解密算法对应的所述软件加解密算法。
本发明实施例的另一方面，还提供了一种加解密算法的实现装置，包括：
配置模块，所述配置模块配置为配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
判断模块，所述判断模块配置为响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
实现模块，所述实现模块配置为基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机程序，所述计算机程序由所述处理器执行时实现如上方法的步骤。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明至少具有以下有益技术效果：通过配置FPGA程序库以及与FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于FPGA程序库初始化配置各个FPGA中的硬件加解密算法；响应于接收到加解密请求，判断加解密请求中的目标算法是否为FPGA中的硬件加解密算法；基于判断结果选择由对应的FPGA实现目标算法或更新对应的FPGA中的算法并在FPGA进行算法更新时暂由对应的软件加解密算法实现目标算法。通过本发明的方案，弥补了加解密算法切换时FPGA不能工作带来的效率损失，提高了加解密算法的计算效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的加解密算法的实现方法的一实施例的流程框图；
图2为本发明提供的CPU与FPGA的互连的一实施例的结构示意图；
图3为本发明提供的一种加解密算法的实现方法的又一实施例的流程示意图；
图4为本发明提供的加解密算法的实现装置的一实施例的示意图；
图5为本发明提供的计算机设备的一实施例的结构示意图；
图6为本发明提供的计算机可读存储介质的一实施例的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提出了一种加解密算法的实现方法的实施例。如图1所示，其包括如下步骤：
S10、配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
S20、响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
S30、基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
在一具体实施例中，FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种半定制电路，是一种使用大量通用的基本计算单元搭建出的芯片，通过下载特定格式(二进制码流)的程序文件，配置芯片中的基本计算单元，从而形成特定的功能。本发明实施例基于FPGA与软件配合的方式实现多种加解密算法。通过提前在FPGA中下载不同的程序，可以在不更换芯片的前提下实现对多种加解密算法的加速。相比于专门设计电路的全定制芯片，FPGA在面积、功耗、性能上都处于劣势，但也远高于软件计算的方式。
提前在FPGA中尽可能全地下载好各种场景下可能遇到的加解密算法的程序，如果要切换有不同加解密需求的场景，或者算法需要升级时，就对FPGA上的程序重新下载更新，而如果临时遇到FPGA预先下载程序中不支持的算法，就改用软件加解密算法进行计算，以此实现对多种加解密算法的兼容和加速，通用性好且可以灵活进行多种加速算法的切换，提高了加解密算法的计算效率。
在本实施例中，FPGA数量为至少一个，若是只有一块FPGA，则需将尽可能多的硬件加解密算法提前下载到FPGA中，若是多块FPGA可以每个FPGA中预先下载1至多个硬件加解密程序(即硬件加解密算法)。优选地为多块FPGA，每个FPGA中预先下载1个硬件加解密程序，一方面这样可以使多块FPGA并行执行各自的加解密算法，提高加解密算法的加速效率，另一方面，在需要对算法进行更新时，可以只选择一块FPGA，将该FPGA中正在执行的加解密算法转交到软件上执行，即在软件端基于对应的软件加解密算法执行，其他FPGA的运行不受影响，有效避免了算法切换带来的计算效率的大幅降低。
下面对优选方案进行进一步说明。
如图2所示，为CPU与FPGA的连接结构示意图。通过一个多路选择开关(MUX)将多个可替换的FPGA与CPU相连。由于每个FPGA只需要能容纳一种加解密算法，因此可以尽可能地选用逻辑容量规模较小的FPGA以降低成本。多个FPGA与CPU之间的数据传输，分为两种：一是加解密数据；二是对FPGA程序的下载更新数据。
对于同一个FPGA，这两种数据不会同时传输(在进行程序下载更新时FPGA无法进行数据加解密)，因此，相较于单个FPGA的结构，CPU和MUX之间的数据传输带宽需求不会明显增加，即使MUX下游连接了多个FPGA，上游端口依然可以复用通常带宽的FPGA加速器端口(一般是PCIe)。
FPGA中硬件加解密算法的自动下载更新过程如下：
配置FPGA程序库，自动启动指定FPGA程序下载更新的控制程序，以及FPGA完成程序下载更新并复位上电(即能正常工作)后向CPU发送反馈，期间，将进行下载更新的FPGA中的硬件加解密算法由对应的软件加解密算法实现。
本实施例中，所有的加解密算法都同时需要对应的软件实现程序，由于软件程序一般容量较小，可以将其放置在本地。
本实施例提出一种基于细粒度动态切换实现多种加解密算法兼容的方法，能在通用的软硬件架构下，通过采用不同数量的小规模FPGA实现灵活的多种加解密算法解决方案配置，通过对FPGA上加解密算法的动态切换解决硬件加速资源的限制，并通过在动态切换过程中的软硬件协同弥补了硬件功能切换时不能工作带来的效率损失。在兼顾产品通用性和灵活性的前提下，提高了多种加解密算法并行的效率。
在一些实施方式中，基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法包括：
响应于所述加解密请求中的目标算法为所述FPGA中的所述硬件加解密算法，则基于对应的FPGA实现所述目标算法；
响应于所述加解密请求中的目标算法不为所述FPGA中的所述硬件加解密算法，则判断第一预设时间内是否有未使用的FPGA；
响应于所述第一预设时间内有未使用的FPGA，比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度，并获取复杂度最低的所述硬件加解密算法对应的未使用的FPGA；
暂时由对应的软件加解密算法实现所述目标算法，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
如图3所示，为又一种加解密算法的实现流程示意图，具体如下：
配置FPGA程序库以及与FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
判断是否出现加解密功能需求；
若是出现了加解密功能需求，则判断该加解密功能需求中的目标算法是否在FPGA中实现；
若是该加解密功能需求中的目标算法在FPGA中实现，则由对应的FPGA实现目标算法已完成数据加解密操作；
若是该加解密功能需求中的目标算法不在FPGA中实现，则判断是否有近期(第一预设时间，由用户根据使用场景自定义)未使用的FPGA；
若是近期有未使用的FPGA，比较所有未使用的FPGA中的硬件加解密算法的复杂度，并获取复杂度最低的硬件加解密算法所在的FPGA；
暂时由对应的软件加解密算法实现目标算法，并从FPGA程序库下载对应的硬件加解密算法更新到获取复杂度最低的硬件加解密算法所在的FPGA；
判断下载更新是否完成；
若是下载更新完成，则将该目标算法转移到复杂度最低的硬件加解密算法所在的FPGA中实现；
若是下载更新未完成，则返回暂时由对应的软件加解密算法实现目标算法的步骤继续下载更新。
由此实现了新的加解密算法需求触发的动态切换流程。
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
在一些实施方式中，在判断第一预设时间内是否有未使用的FPGA步骤之后，方法还包括：
响应于所述第一预设时间内没有未使用的FPGA，则比较所有FPGA中的所述硬件加解密算法的复杂度与所述目标算法的复杂度；
响应于所述目标算法的复杂度是最低的，则基于对应的软件加解密算法实现所述目标算法；
响应于所述目标算法的复杂度不是最低的，暂时由对应的软件加解密算法实现与所述目标算法对应的数据加解密操作，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
结合图3，继续对新的加解密算法需求触发的动态切换流程进行说明。
在判断是否有近期未使用的FPGA时，若是近期没有未使用的FPGA，则比较所有未使用的FPGA中的硬件加解密算法的复杂度以及目标算法的复杂度；
判断目标算法的复杂度是否为最低的；
若是目标算法的复杂度是最低的，则基于对应的软件加解密算法实现目标算法；
若是目标算法的复杂度不是最低的，暂时由对应的软件加解密算法实现目标算法，并从FPGA程序库下载对应的硬件加解密算法更新到获取复杂度最低的硬件加解密算法所在的FPGA；
判断下载更新是否完成；
若是下载更新完成，则将该目标算法转移到复杂度最低的硬件加解密算法所在的FPGA中实现；
若是下载更新未完成，则返回暂时由对应的软件加解密算法实现目标算法的步骤继续下载更新。
在一些实施方式中，方法还包括：
判断是否有所述软件加密算法的运行时间超过第二预设时间；
响应于有所述软件加密算法的运行时间超过所述第二预设时间，则判断第三预设时间内是否有未使用的FPGA；
响应于所述第三预设时间内有所述未使用的FPGA，则比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度；
将复杂度最低的所述硬件加解密算法在对应的FPGA中更新为所述运行时间超过所述第二预设时间的软件加密算法对应的硬件加解密算法。
如图3所示，方法还包括由软件加解密算法长时间运行触发的动态切换流程。具体如下：
判断是否有软件加密算法的运行时间超过第二预设时间；
若是有软件加密算法的运行时间超过第二预设时间，则判断第三预设时间内是否有未使用的FPGA；
若是第三预设时间内有未使用的FPGA，则比较所有未使用的FPGA中的硬件加解密算法的复杂度；
将复杂度最低的硬件加解密算法所在FPGA中的算法下载更新为运行时间超过所述第二预设时间的软件加密算法对应的硬件加解密算法。
由此实现了由软件加解密算法长时间运行触发的动态切换流程。
在一些实施方式中，所述FPGA包括：计时寄存器，所述计时寄存器配置用于记录所述FPGA上一次向CPU传输数据的时间。
在一些实施方式中，方法还包括：
在所述FPGA复位或向所述CPU发送数据后，将所述FPGA对应的计时寄存器的值置为0，并在每个时钟周期将所述对应的计时寄存器的值加1；
判断第一预设时间内是否有未使用的FPGA包括：
判断所有FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第一预设时间内未使用；
判断第三预设时间内是否有未使用的FPGA包括：
定期扫描所有FPGA的定时寄存器，并判断所述FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第三预设时间内未使用。
具体的，本实施中，基于FPGA的加解密算法的切换机制可以分为两种情况：一是当前FPGA中的算法有部分已经在近期没有使用或使用频率很低；二是目前所有的算法都并行在使用。
对于上述两种情况的判断，在每个FPGA中设置一组计时寄存器，用于记录上次向CPU传输数据的时间。具体地，FPGA复位后，计时寄存器初始值置为0，之后如果FPGA向CPU发送数据，则同时将寄存器重置为0，否则，每个时钟周期寄存器值加1，直到达到寄存器的最大值，也就是可以认为是近期没有使用，寄存器最大值可依据经验而定。
在需要支持新的加解密算法时，软件会扫描所有FPGA的计时寄存器，如果没有寄存器达到最大值，则对所有的需支持的算法(包括新增的需求)进行复杂度的判断，即判断FPGA程序库中对应的硬件加解密程序的大小，程序越大则认为复杂度越高，最终选择将复杂度高的算法保留在FPGA中实现，将复杂度低的由软件进行加解密实现。如果在扫描计时寄存器时发现有寄存器已经达到最大值，则从达到最大值的FPGA算法中选择复杂度最低的替换。
同时，为了避免出现FPGA资源的浪费，在有算法是通过软件加解密的过程中，会定期对所有计时寄存器发起扫描(这个周期应该大于计时寄存器的最大值)，如果发现有寄存器已经达到最大值，则将软件中实现的加解密算法替换到当前算法复杂度最低的FPGA中。扫描周期的长短设置可以根据实际情况调整配置，时间太长会让软件中算法替换不及时，时间太短则有可能替换掉了正在使用的算法，从而造成反复的替换，二者都会影响效率。基于上述过程，在有超出FPGA个数的加解密算法需要同时支持时，将复杂度相对较高的算法下载更新到FPGA中。因此，在评估软件运行的算法是否需要替换到FPGA上实现时，只需要考虑当前的FPGA是不是有使用频率很低的即可。
当需要对FPGA中算法的替换时，为了避免出现等待FPGA下载程序时间(长短与复杂度有关，一般几十分钟到几个小时)过长影响系统效率，会在启动FPGA下载更新的同时，启动软件对目标算法的加解密工作，直到对应的FPGA反馈能正常工作后，再将该算法的加解密功能转移到FPGA上。
通过本实施例，实现了FPGA自动下载更新程序的机制；并且以FPGA使用时间和FPGA算法程序大小作为FPGA上各个算法的未来使用频率和复杂度的判断依据，从而将复杂度高的算法尽量通过硬件加速实现，并通过软件不需要像FPGA一样长时间下载程序的优势，在FPGA自动更新算法的同时用软件暂时替代其执行加解密计算，弥补了硬件功能切换时不能工作带来的效率损失，在兼顾产品通用性和灵活性的前提下，提高了多种加解密算法并行的效率。
在一些实施方式中，配置FPGA程序库包括：配置本地FPGA程序库和云端FPGA程序库；
配置与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法包括：在本地配置与所述FPGA程序库中的所述硬件加解密算法对应的所述软件加解密算法。
具体的，加解密算法的中部分经典算法，例如MD5、AES等，不会有更新迭代且较为简单，用于生成FPGA程序的二进制数据不会太大，使用频率也比较高；而一些前沿的新算法，例如，格密码等，标准仍在更新且较为复杂，只有在少数专用场景会使用。基于此，将FPGA程序库分为本地程序库和云端程序库，经典算法的FPGA程序放置在本地的存储中，将前沿的新算法的FPGA程序放在云端，需要时下载使用。
另外，所有的加解密算法都同时需要对应的软件实现程序，不过软件程序一般容量较小，因此所有的软件加解密算法都可以放置在本地。
基于同一发明构思，根据本发明的另一个方面，如图4所示，本发明的实施例还提供了一种加解密算法的实现装置，包括：
配置模块110，所述配置模块110配置为配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
判断模块120，所述判断模块120配置为响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
实现模块130，所述实现模块130配置为基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
基于同一发明构思，根据本发明的另一个方面，如图5所示，本发明的实施例还提供了一种计算机设备30，在该计算机设备30中包括处理器310以及存储器320，存储器320存储有可在处理器上运行的计算机程序321，处理器310执行程序时执行如上的方法的步骤。
其中，存储器作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的所述加解密算法的实现方法对应的程序指令/模块。处理器通过运行存储在存储器中的非易失性软件程序、指令以及模块，从而执行装置的各种功能应用以及数据处理，即实现上述方法实施例的加解密算法的实现方法。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据装置的使用所创建的数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
基于同一发明构思，根据本发明的另一个方面，如图6所示，本发明的实施例还提供了一种计算机可读存储介质40，计算机可读存储介质40存储有被处理器执行时执行如上方法的计算机程序410。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种加解密算法的实现方法，其特征在于，包括：
配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
2.根据权利要求1所述的方法，其特征在于，基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法包括：
响应于所述加解密请求中的目标算法为所述FPGA中的所述硬件加解密算法，则基于对应的FPGA实现所述目标算法；
响应于所述加解密请求中的目标算法不为所述FPGA中的所述硬件加解密算法，则判断第一预设时间内是否有未使用的FPGA；
响应于所述第一预设时间内有未使用的FPGA，比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度，并获取复杂度最低的所述硬件加解密算法对应的未使用的FPGA；
暂时由对应的软件加解密算法实现所述目标算法，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
3.根据权利要求2所述的方法，其特征在于，在判断第一预设时间内是否有未使用的FPGA步骤之后，还包括：
响应于所述第一预设时间内没有未使用的FPGA，则比较所有FPGA中的所述硬件加解密算法的复杂度与所述目标算法的复杂度；
响应于所述目标算法的复杂度是最低的，则基于对应的软件加解密算法实现所述目标算法；
响应于所述目标算法的复杂度不是最低的，暂时由对应的软件加解密算法实现与所述目标算法对应的数据加解密操作，并从所述FPGA程序库下载对应的硬件加解密算法更新到所述对应的未使用的FPGA；
在所述对应的硬件加解密算法下载更新完成后，将所述目标算法转移到所述对应的未使用的FPGA中实现。
4.根据权利要求2所述的方法，其特征在于，还包括：
判断是否有所述软件加密算法的运行时间超过第二预设时间；
响应于有所述软件加密算法的运行时间超过所述第二预设时间，则判断第三预设时间内是否有未使用的FPGA；
响应于所述第三预设时间内有所述未使用的FPGA，则比较所有所述未使用的FPGA中的所述硬件加解密算法的复杂度；
将复杂度最低的所述硬件加解密算法在对应的FPGA中更新为所述运行时间超过所述第二预设时间的软件加密算法对应的硬件加解密算法。
5.根据权利要求1所述的方法，其特征在于，所述FPGA包括：计时寄存器，所述计时寄存器配置用于记录所述FPGA上一次向CPU传输数据的时间。
6.根据权利要求5所述的方法，其特征在于，还包括：
在所述FPGA复位或向所述CPU发送数据后，将所述FPGA对应的计时寄存器的值置为0，并在每个时钟周期将所述对应的计时寄存器的值加1；
判断第一预设时间内是否有未使用的FPGA包括：
判断所有FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第一预设时间内未使用；
判断第三预设时间内是否有未使用的FPGA包括：
定期扫描所有FPGA的定时寄存器，并判断所述FPGA的计时寄存器的值是否达到阈值；
响应于所述FPGA的计时寄存器的值达到阈值，则确定所述FPGA在所述第三预设时间内未使用。
7.根据权利要求1所述的方法，其特征在于，配置FPGA程序库包括：配置本地FPGA程序库和云端FPGA程序库；
配置与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法包括：在本地配置与所述FPGA程序库中的所述硬件加解密算法对应的所述软件加解密算法。
8.一种加解密算法的实现装置，其特征在于，包括：
配置模块，所述配置模块配置为配置FPGA程序库以及与所述FPGA程序库中的硬件加解密算法对应的软件加解密算法，并基于所述FPGA程序库初始化配置各个FPGA中的硬件加解密算法；
判断模块，所述判断模块配置为响应于接收到所述加解密请求，判断所述加解密请求中的目标算法是否为所述FPGA中的所述硬件加解密算法；
实现模块，所述实现模块配置为基于判断结果选择由对应的FPGA实现所述目标算法或更新对应的FPGA中的算法并在所述FPGA进行算法更新时暂由对应的软件加解密算法实现所述目标算法。
9.一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如权利要求1至7任意一项所述的方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行如权利要求1至7任意一项所述的方法的步骤。
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