CN115050829A - 一种半导体器件的外延结构及其制备方法、半导体器件 - Google Patents

一种半导体器件的外延结构及其制备方法、半导体器件 Download PDF

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Abstract

本发明公开了一种半导体器件的外延结构及其制备方法、半导体器件。其中，半导体器件的外延结构包括衬底，以及依次位于衬底一侧的背势垒层、沟道层和势垒层，势垒层与沟道层之间形成有二维电子气，背势垒层包括AlxGa1‑xN背势垒层，或者，背势垒层包括InxGa1‑xN背势垒层。本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，通过在沟道层靠近衬底的一侧设置背势垒层，且背势垒层包括AlxGa1‑xN背势垒层或InxGa1‑xN背势垒层，以抬高背势垒层一侧的导带，从而提高了背势垒层一侧的势垒，增加2DEG的限域能力，使得在沟道层和势垒层的界面处形成的高浓度2DEG不易向背势垒层泄露，进而降低背势垒层的漏电，提高半导体器件的击穿电压。

Description

一种半导体器件的外延结构及其制备方法、半导体器件
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。
背景技术
半导体材料氮化镓(GaN)由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅(Si)和砷化镓(GaAs)更适合于制备高温、高频、高压和大功率器件，因此氮化镓基半导体器件具有很好的应用前景。
但现有的氮化镓基半导体器件中，二维电子气(Two Dimensional Electron Gas，2DEG)很容易向缓冲层泄露，造成缓冲层漏电，使得半导体器件容易被击穿而失效。
发明内容
本发明提供一种半导体器件的外延结构及其制备方法、半导体器件，以解决二维电子气容易向缓冲层泄露的问题，增加2DEG的限域能力，提高半导体器件的击穿电压。
第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：
衬底；
依次位于所述衬底一侧的背势垒层、沟道层和势垒层，所述势垒层与所述沟道层之间形成有二维电子气；
所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
可选的，所述背势垒层包括AlxGa1-xN背势垒层，所述背势垒层的铝组分沿第一方向不变或者逐渐降低；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述背势垒层的铟组分沿第一方向不变或者逐渐降低；
其中，所述第一方向为所述衬底指向所述沟道层的方向。
可选的，所述背势垒层包括至少一层子背势垒层；
靠近所述沟道层一侧的所述子背势垒层包括AlpGa1-pN子背势垒层，或者，靠近所述沟道层一侧的所述子背势垒层包括InpGa1-pN子背势垒层，其中，1％≤p≤10％。
可选的，所述背势垒层包括至少两层子背势垒层，所述子背势垒层包括第一子背势垒层和第二子背势垒层，所述第二子背势垒层位于所述第一子背势垒层远离所述衬底的一侧；
所述第一子背势垒层包括AlyGa1-yN子背势垒层，所述第二子背势垒层包括AlzGa1- zN子背势垒层，或者，所述第一子背势垒层包括InyGa1-yN子背势垒层，所述第二子背势垒层包括InzGa1-zN子背势垒层，其中，0＜z＜y≤30％。
可选的，所述第一子背势垒层包括AlyGa1-yN子背势垒层，所述第二子背势垒层包括AlzGa1-zN子背势垒层，所述第一子背势垒层的铝组分沿第一方向不变或者逐渐降低，所述第二子背势垒层的铝组分沿第一方向不变或者逐渐降低；
或者，所述第一子背势垒层包括InyGa1-yN子背势垒层，所述第二子背势垒层包括InzGa1-zN子背势垒层，所述第一子背势垒层的铟组分沿第一方向不变或者逐渐降低，所述第二子背势垒层的铟组分沿第一方向不变或者逐渐降低；
其中，所述第一方向为所述衬底指向所述沟道层的方向。
可选的，所述背势垒层的厚度为D，其中，0μm＜D≤5μm。
可选的，所述沟道层的厚度为T；
所述背势垒层包括AlxGa1-xN背势垒层，所述AlxGa1-xN背势垒层靠近所述沟道层一侧的铝组分为Q1，其中，T与Q1呈正相关；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述InxGa1-xN背势垒层靠近所述沟道层一侧的铟组分为Q2，其中，T与Q2呈正相关。
可选的，所述沟道层的厚度为T；
所述背势垒层包括AlxGa1-xN背势垒层，所述AlxGa1-xN背势垒层靠近所述沟道层一侧的铝组分为Q1，其中，5*Q1 nm≤T≤50*Q1 nm；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述InxGa1-xN背势垒层靠近所述沟道层一侧的铟组分为Q2，其中，5*Q2 nm≤T≤50*Q2 nm。
第二方面，本发明实施例还提供了一种半导体器件，包括第一方面所述的任一半导体器件的外延结构，所述半导体器件的外延结构还包括帽层，所述帽层位于所述势垒层远离所述衬底的一侧；
所述半导体器件还包括栅极、源极和漏极，所述栅极、所述源极和所述漏极均位于所述帽层远离所述衬底的一侧，且所述栅极位于所述源极和所述漏极之间。
第三方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备第一方面所述的任一半导体器件的外延结构，该方法包括：
提供衬底；
在所述衬底的一侧依次制备背势垒层、沟道层和势垒层，其中，所述势垒层与所述沟道层之间形成有二维电子气，所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，通过在沟道层靠近衬底的一侧设置背势垒层，且背势垒层11包括AlxGa1-xN背势垒层，或者，背势垒层11包括InxGa1-xN背势垒层，抬高了背势垒层一侧的导带，从而可以提高背势垒层一侧的势垒，增加2DEG的限域能力，使得在沟道层和势垒层的界面处形成的高浓度2DEG不易向背势垒层泄露，进而降低背势垒层的漏电，提高半导体器件的击穿电压。
附图说明
图1为本发明实施例提供的一种半导体器件的外延结构的结构示意图；
图2为本发明实施例提供的另一种半导体器件的外延结构的结构示意图；
图3-8为本发明实施例提供的背势垒层的铝组分的示意图；
图9为本发明实施例提供的又一种半导体器件的外延结构的结构示意图；
图10为本发明实施例提供的再一种半导体器件的外延结构的结构示意图；
图11为本发明实施例提供的又一种半导体器件的外延结构的结构示意图；
图12为本发明实施例提供的一种半导体器件的结构示意图；
图13为本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图；
图14为本发明实施例提供的一种半导体器件的制备方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种半导体器件的外延结构的结构示意图，如图1所示，本发明实施例提供的半导体器件的外延结构包括衬底10，以及依次位于衬底10一侧的背势垒层11、沟道层12和势垒层13，势垒层13与沟道层12之间形成有二维电子气，背势垒层11包括AlxGa1-xN背势垒层，或者，背势垒层11包括InxGa1-xN背势垒层。
其中，衬底10可以是蓝宝石、硅(Si)、绝缘衬底上的硅(Silicon-On-Insulator，SOI)、碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、铌酸锂(LiNbO3)、稀土氧化物中的一种或多种的组合，或者任何其他能够生长氮化物的材料，本发明实施例对衬底10的具体类型不进行限定。
继续参考图1，沟道层12位于背势垒层11远离衬底10的一侧，势垒层13位于沟道层12远离衬底10的一侧，沟道层12和势垒层13组成半导体异质结结构，在沟道层12和势垒层13的界面处形成高浓度二维电子气(Two Dimensional Electron Gas，2DEG)，且沟道层12用于提供二维电子气运动的沟道。
可选的，沟道层12的制备材料包括氮化物。例如，沟道层12的制备材料包括氮化镓(GaN)、氮化铝(AlN)、铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或者其他半导体材料中的至少一种材料，本发明实施例对此不进行限定。
势垒层13的材料可以是能够与沟道层12形成异质结结构的任何半导体材料，包括三元氮化物等，例如，势垒层13可包括铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或其它半导体材料中的至少一种材料，本发明实施例对此不进行限定。
示例性的，沟道层12采用氮化镓(GaN)，势垒层13采用氮化铝镓(AlGaN)，形成AlGaN/GaN材料体系，AlGaN/GaN材料体系中存在很强的自发极化和压电极化，在不进行掺杂的情况下就能获得1E12/cm-3量级的2DEG浓度，使得大量的2DEG限制在AlGaN/GaN界面的势阱中。
现有技术中，沟道层12靠近衬底10的一侧设置有缓冲层，2DEG很容易向缓冲层泄露，造成缓冲层漏电，使得半导体器件容易被击穿而失效。发明人经研究发现，产生上述技术问题的原因是由于缓冲层一侧的势垒高度较低，导致2DEG的限域能力很差，在高电场条件下，使得2DEG很容易向缓冲层泄露，形成缓冲层漏电。
因此，继续参考图1，本发明实施例提供的半导体器件的外延结构在沟道层12靠近衬底10的一侧设置背势垒层11，且背势垒层11包括AlxGa1-xN(氮化铝镓)背势垒层，或者，背势垒层11包括InxGa1-xN(氮化铟镓)背势垒层，其中，采用AlxGa1-xN(氮化铝镓)和InxGa1-xN(氮化铟镓)可抬高背势垒层一侧的导带，从而可以提高背势垒层11一侧的势垒，增加2DEG的限域能力，使得2DEG不容易向背势垒层11泄露，进而降低背势垒层11的漏电，提高半导体器件的击穿电压。
同时，背势垒层11包括AlxGa1-xN(氮化铝镓)背势垒层，或者，背势垒层11包括InxGa1-xN(氮化铟镓)背势垒层，在工艺上也容易实现，有助于降低半导体器件的成本。
综上所述，本发明实施例提供的半导体器件的外延结构，通过在沟道层12靠近衬底10的一侧设置背势垒层11，且背势垒层11包括AlxGa1-xN(氮化铝镓)背势垒层，或者，背势垒层11包括InxGa1-xN(氮化铟镓)背势垒层，可抬高背势垒层一侧的导带，从而可以提高背势垒层11一侧的势垒，增加2DEG的限域能力，使得在沟道层12和势垒层13的界面处形成的高浓度2DEG不易向背势垒层11泄露，进而降低背势垒层11的漏电，提高半导体器件的击穿电压。
在上述实施例的基础上，可选的，背势垒层11的禁带宽度大于氮化镓(GaN)的禁带宽度。
其中，由于氮化镓(GaN)材料的优势，使得氮化镓(GaN)可用于背势垒层11的制备，进一步的，本发明实施例提供的半导体器件的外延结构，通过设置背势垒层11的禁带宽度大于氮化镓(GaN)的禁带宽度，与背势垒层11采用氮化镓(GaN)材料相比，能够进一步提高背势垒层11一侧的势垒，增加2DEG的限域能力，进而进一步降低背势垒层11漏电，提高半导体器件的击穿电压。
可选的，0＜x≤30％。
其中，当背势垒层11包括AlxGa1-xN(氮化铝镓)背势垒层时，在AlxGa1-xN(氮化铝镓)中，x表示AlxGa1-xN的铝组分，若铝组分过高，背势垒层11的热导率会降低，从而影响半导体器件散热，因此，通过设置0＜x≤30％，使得背势垒层11中铝组分不会过高，保证背势垒层11的热导率，有助于半导体器件进行散热，示例性的，可设置0＜x≤20％，或者，设置0＜x≤20％，优选地，设置0＜x≤10％，本领域技术人员可根据实际需求进行设置。
在其他实施例中，当背势垒层11包括InxGa1-xN(氮化铟镓)背势垒层时，在InxGa1-xN(氮化铟镓)中，x表示InxGa1-xN的铟组分，若铟组分过高，背势垒层11的热导率会降低，从而影响半导体器件散热，因此，通过设置0＜x≤30％，使得背势垒层11中铟组分不会过高，保证背势垒层11的热导率，有助于半导体器件进行散热，示例性的，可设置0＜x≤20％，或者，设置0＜x≤20％，优选地，设置0＜x≤10％，本领域技术人员可根据实际需求进行设置。
继续参考图1，可选的，背势垒层11包括AlxGa1-xN背势垒层，背势垒层11的铝组分沿第一方向X不变或者逐渐降低；或者，背势垒层11包括InxGa1-xN背势垒层，背势垒层11的铟组分沿第一方向X不变或者逐渐降低；其中，第一方向X为衬底10指向沟道层12的方向。
示例性的，背势垒层11包括AlxGa1-xN背势垒层时，背势垒层11的铝组分可沿第一方向X不变，即背势垒层11的铝组分沿第一方向X保持恒定，工艺较为简单，容易制备。
在其他实施例中，背势垒层11的铝组分还可沿第一方向X逐渐降低，使得背势垒层11靠近沟道层12一侧的铝组分较低，背势垒层11远离沟道层12一侧的铝组分较高，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
进一步的，沿第一方向X，背势垒层11的铝组分可呈线性降低，也可呈非线性降低，本领域技术人员可根据实际需求进行设置，本发明实施例对此不作限定。
又例如，背势垒层11包括InxGa1-xN背势垒层时，背势垒层11的铟组分可沿第一方向X不变，即背势垒层11的铟组分沿第一方向X保持恒定，工艺较为简单，容易制备。
在其他实施例中，背势垒层11的铟组分还可沿第一方向X逐渐降低，使得背势垒层11靠近沟道层12一侧的铟组分较低，背势垒层11远离沟道层12一侧的铟组分较高，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
进一步的，沿第一方向X，背势垒层11的铟组分可呈线性降低，也可呈非线性降低，本领域技术人员可根据实际需求进行设置，本发明实施例对此不作限定。
图2为本发明实施例提供的另一种半导体器件的外延结构的结构示意图，如图2所示，可选的，背势垒层11包括至少一层子背势垒层，靠近沟道层12一侧的子背势垒层包括AlpGa1-pN子背势垒层，或者，靠近沟道层12一侧的子背势垒层包括InpGa1-pN子背势垒层，其中，1％≤p≤10％。
其中，靠近沟道层12一侧的子背势垒层即为与沟道层12相邻的子背势垒层。
示例性的，当靠近沟道层12一侧的子背势垒层包括AlpGa1-pN子背势垒层时，若靠近沟道层12一侧的子背势垒层的铝组分过高，则2DEG的迁移率会明显降低；若靠近沟道层12一侧的子背势垒层的铝组分过低，则会降低该子背势垒层的导带，不利于增加2DEG的限域能力，导致背势垒层11漏电。因此，通过设置1％≤p≤10％，可在保证增加2DEG的限域能力，降低背势垒层11漏电的同时，提高2DEG的迁移率。
在其他实施例中，当靠近沟道层12一侧的子背势垒层包括InpGa1-pN子背势垒层时，若靠近沟道层12一侧的子背势垒层的铟组分过高，则2DEG的迁移率会明显降低；若靠近沟道层12一侧的子背势垒层的铟组分过低，则会降低该子背势垒层的导带，不利于增加2DEG的限域能力，导致背势垒层11漏电。因此，通过设置1％≤p≤10％，可在保证增加2DEG的限域能力，降低背势垒层11漏电的同时，提高2DEG的迁移率。
需要注意的是，背势垒层11可设置为单层结构，即背势垒层11仅包括一层子背势垒层，此时，当靠近沟道层12一侧的子背势垒层包括AlpGa1-pN子背势垒层时，若背势垒层11的铝组分沿第一方向X逐渐降低，则设置背势垒层11靠近沟道层12一侧的界面处的铝组分不小于1％且不大于10％；当靠近沟道层12一侧的子背势垒层包括InpGa1-pN子背势垒层时，若背势垒层11的铟组分沿第一方向X逐渐降低，则设置背势垒层11靠近沟道层12一侧的界面处的铟组分不小于1％且不大于10％，本领域技术人员可根据实际需求进行设置。
在其他实施例中，背势垒层11也可设置为多层结构，即背势垒层11包括多层子背势垒层，以下实施例以背势垒11为多层结构为例进行说明。
示例性的，如图2所示，以靠近沟道层12一侧的子背势垒层包括AlpGa1-pN子背势垒层，且背势垒层11包括两层子背势垒层为例，两层子背势垒层分别第一子背势垒层111和第二子背势垒层112，第二子背势垒层112位于第一子背势垒层111远离衬底10的一侧，则第二子背势垒层112为靠近沟道层12一侧的子背势垒层，通过设置第二子背势垒层112的铝组分不小于1％且不大于10％，保证增加2DEG的限域能力，降低背势垒层11漏电的同时，提高2DEG的迁移率。
继续参考图2，可选的，背势垒层11包括至少两层子背势垒层，子背势垒层包括第一子背势垒层111和第二子背势垒层112，第二子背势垒层112位于第一子背势垒层111远离衬底10的一侧，第一子背势垒层111包括AlyGa1-yN子背势垒层，第二子背势垒层112包括AlzGa1-zN子背势垒层，或者，第一子背势垒层111包括InyGa1-yN子背势垒层，第二子背势垒层112包括InzGa1-zN子背势垒层，其中，0＜z＜y≤30％。
示例性的，如图2所示，以背势垒层11包括两层子背势垒层为例，两层子背势垒层分别为第一子背势垒层111和第二子背势垒层112，第二子背势垒层112位于第一子背势垒层111远离衬底10的一侧。
当第一子背势垒层111包括AlyGa1-yN子背势垒层，第二子背势垒层112包括AlzGa1- zN子背势垒层时，通过设置0＜z＜y≤30％，使得靠近沟道层12一侧的第二子背势垒层112的铝组分较低，远离沟道层12一侧的第一子背势垒层111的铝组分较高，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
当第一子背势垒层111包括InyGa1-yN子背势垒层，第二子背势垒层112包括InzGa1- zN子背势垒层时，通过设置0＜z＜y≤30％，使得靠近沟道层12一侧的第二子背势垒层112的铟组分较低，远离沟道层12一侧的第一子背势垒层111的铟组分较高，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
在其他实施例中，背势垒层11还可包括更多层子背势垒层，本领域技术人员可根据实际需求进行设置，本发明实施例对此不作限定。
继续参考图2，可选的，第一子背势垒层111包括AlyGa1-yN子背势垒层，第二子背势垒层112包括AlzGa1-zN子背势垒层，第一子背势垒层111的铝组分沿第一方向X不变或者逐渐降低，第二子背势垒层112的铝组分沿第一方向X不变或者逐渐降低；或者，第一子背势垒层111包括InyGa1-yN子背势垒层，第二子背势垒层112包括InzGa1-zN子背势垒层，第一子背势垒层111的铟组分沿第一方向X不变或者逐渐降低，第二子背势垒层112的铟组分沿第一方向X不变或者逐渐降低；其中，第一方向X为衬底10指向沟道层12的方向。
示例性的，当第一子背势垒层111包括AlyGa1-yN子背势垒层，第二子背势垒层112包括AlzGa1-zN子背势垒层时，第一子背势垒层111的铝组分可沿第一方向X不变，即第一子背势垒层111的铝组分沿第一方向X保持恒定，工艺较为简单，容易制备。
在其他实施例中，第一子背势垒层111的铝组分还可沿第一方向X逐渐降低，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
同理，第二子背势垒层112的铝组分可沿第一方向X不变，工艺较为简单，容易制备。第二子背势垒层112的铝组分也可沿第一方向X逐渐降低，从而在提高2DEG的限制能力的同时，提高半导体器件工作的稳定性和可靠性，本领域技术人员可根据实际需求对第一子背势垒层111和第二子背势垒层112进行设置。
示例性的，当第一子背势垒层111包括InyGa1-yN子背势垒层，第二子背势垒层112包括InzGa1-zN子背势垒层时，第一子背势垒层111的铟组分可沿第一方向X不变，即第一子背势垒层111的铟组分沿第一方向X保持恒定，工艺较为简单，容易制备。
在其他实施例中，第一子背势垒层111的铟组分还可沿第一方向X逐渐降低，从而在提高2DEG的限制能力、降低半导体器件的背势垒层11漏电，提高击穿电压的同时，降低晶格应变，减少压电极化，有效抑制二维空穴气的形成，防止半导体器件性能退化，从而提高半导体器件工作的稳定性和可靠性。
同理，第二子背势垒层112的铟组分可沿第一方向X不变，工艺较为简单，容易制备。第二子背势垒层112的铟组分也可沿第一方向X逐渐降低，从而在提高2DEG的限制能力的同时，提高半导体器件工作的稳定性和可靠性，本领域技术人员可根据实际需求对第一子背势垒层111和第二子背势垒层112进行设置。
在其他实施例中，背势垒层11还可包括多层子背势垒层，当子背势垒层包括AlpGa1-pN子背势垒层时，任一层子背势垒层的铝组分可保持恒定，也可沿第一方向X逐渐降低；当子背势垒层包括InpGa1-pN子背势垒层时，任一层子背势垒层的铟组分可保持恒定，也可沿第一方向X逐渐降低，本领域技术人员可根据实际需求进行设置。
示例性的，图3-8为本发明实施例提供的背势垒层的铝组分的示意图，如图3-8所示，以背势垒层11包括AlxGa1-xN背势垒层为例，纵坐标为铝组分的大小，横坐标为背势垒层厚度，背势垒层厚度是指与背势垒层11远离沟道层12一侧的表面之间的距离。其中，当背势垒层11为单层结构时，可设置背势垒层11的铝组分保持恒定(如图3所示)，也可设置背势垒层11的铝组分沿衬底10指向沟道层12的方向逐渐降低(如图4所示)。当背势垒层11为多层结构时，比如，以背势垒层11包括三层子背势垒层为例，三层子背势垒层分别为第一子背势垒层、第二子背势垒层和第三子背势垒层，第一子背势垒层、第二子背势垒层和第三子背势垒层的铝组分可依次降低(如图5所示)，或者，以背势垒层11包括两层子背势垒层为例，两层子背势垒层分别为第一子背势垒层和第二子背势垒层，第一子背势垒层和第二子背势垒层的铝组分可依次降低(如图6所示)。
在其他实施例中，还可设置至少一层子背势垒层的铝组分沿衬底10指向沟道层12的方向逐渐降低，比如，以背势垒层11包括两层子背势垒层为例，两层子背势垒层分别为第一子背势垒层和第二子背势垒层，第一子背势垒层和第二子背势垒层的铝组分均可沿衬底10指向沟道层12的方向逐渐降低(如图7所示)，或者，仅第二子背势垒层的铝组分均可沿衬底10指向沟道层12的方向逐渐降低(如图8所示)。
进一步的，当子背势垒层的铝组分沿第一方向X逐渐降低时，沿第一方向X，子背势垒层的铝组分可呈线性降低，也可呈非线性降低，本领域技术人员可根据实际需求进行设置。
需要注意的是，上述实施例仅为示例，本领域技术人员可根据实际需求对背势垒层11的层数，以及每层子背势垒层的铝组分分布进行设置，本发明实施例对此不作限定。
可以理解的是，当背势垒层11包括InyGa1-yN背势垒层，与上述实施例中背势垒层11包括AlyGa1-yN背势垒层时同理，本领域技术人员可根据实际需求对背势垒层11的层数，以及每层子背势垒层的铟组分分布进行设置，此处不再赘述。
继续参考图1，可选的，背势垒层11的厚度为D，其中，0μm＜D≤5μm。
其中，若背势垒层11的厚度过大，在制备背势垒层11时，会使得背势垒层11的生长时间较长，降低制备效率，且不利于控制背势垒层11中的应力，容易导致背势垒层11发生翘曲或产生裂纹，背势垒层11的厚度过大也不利于半导体器件的散热。本发明实施例提供的半导体器件的外延结构，通过设置背势垒层11的厚度D满足0μm＜D≤5μm，在减少背势垒层11的生长时间，提高制备效率的同时，避免背势垒层11发生翘曲或产生裂纹，并保证半导体器件的散热性能。
继续参考图1，沟道层12的厚度为T；背势垒层11包括AlxGa1-xN背势垒层，AlxGa1-xN背势垒层靠近沟道层12一侧的铝组分为Q1，其中，T与Q1呈正相关。
其中，AlxGa1-xN背势垒层靠近沟道层12一侧的铝组分Q1为AlxGa1-xN背势垒层与沟道层12相邻的界面处的铝组分，如果沟道层12的厚度T过小，背势垒层11中的合金散射会降低2DEG的迁移率；如果沟道层12的厚度T过大，则会在沟道层12与背势垒层11的界面处产生二维空穴气，出现寄生沟道，使得半导体器件不容易关断。因此，本发明实施例提供的半导体器件的外延结构，通过设置沟道层12的厚度为T与AlxGa1-xN背势垒层靠近沟道层12一侧的铝组分Q1呈正相关，有助于使沟道层12的厚度T不会过小或过大，在保证2DEG的迁移率的同时，避免在沟道层12与背势垒层11的界面处产生二维空穴气，进而避免出现寄生沟道，保证半导体器件的正常工作。
在其他实施例中，背势垒层11可包括InxGa1-xN背势垒层，InxGa1-xN背势垒层靠近沟道层12一侧的铟组分为Q2，其中，T与Q2呈正相关。
其中，InxGa1-xN背势垒层靠近沟道层12一侧的铟组分Q2为InxGa1-xN背势垒层与沟道层12相邻的界面处的铟组分，如果沟道层12的厚度T过小，背势垒层11中的合金散射会降低2DEG的迁移率；如果沟道层12的厚度T过大，则会在沟道层12与背势垒层11的界面处产生二维空穴气，出现寄生沟道，使得半导体器件不容易关断。因此，本发明实施例提供的半导体器件的外延结构，通过设置沟道层12的厚度为T与InxGa1-xN背势垒层靠近沟道层12一侧的铟组分Q2呈正相关，有助于使沟道层12的厚度T不会过小或过大，在保证2DEG的迁移率的同时，避免在沟道层12与背势垒层11的界面处产生二维空穴气，进而避免出现寄生沟道，保证半导体器件的正常工作。
继续参考图1，可选的，沟道层12的厚度为T，背势垒层11包括AlxGa1-xN背势垒层，AlxGa1-xN背势垒层靠近沟道层12一侧的铝组分为Q1，其中，5*Q1 nm≤T≤50*Q1 nm。
其中，AlxGa1-xN背势垒层靠近沟道层12一侧的铝组分Q1为AlxGa1-xN背势垒层与沟道层12相邻的界面处的铝组分，如果沟道层12的厚度T小于5*Q1 nm，背势垒层11中的合金散射会降低2DEG的迁移率；如果沟道层12的厚度T大于50*Q1 nm，则会在沟道层12与背势垒层11的界面处产生二维空穴气，出现寄生沟道，使得半导体器件不容易关断。因此，本发明实施例提供的半导体器件的外延结构，通过设置沟道层12的厚度T满足5*Q1 nm≤T≤50*Q1nm，在保证2DEG的迁移率的同时，避免在沟道层12与背势垒层11的界面处产生二维空穴气，进而避免出现寄生沟道，保证半导体器件的正常工作。
在其他实施例中，背势垒层11可包括InxGa1-xN背势垒层，InxGa1-xN背势垒层靠近沟道层12一侧的铟组分为Q2，其中，5*Q2 nm≤T≤50*Q2 nm。
其中，InxGa1-xN背势垒层靠近沟道层12一侧的铟组分Q2为InxGa1-xN背势垒层与沟道层12相邻的界面处的铟组分，如果沟道层12的厚度T小于5*Q2 nm，背势垒层11中的合金散射会降低2DEG的迁移率；如果沟道层12的厚度T大于50*Q2 nm，则会在沟道层12与背势垒层11的界面处产生二维空穴气，出现寄生沟道，使得半导体器件不容易关断。因此，本发明实施例提供的半导体器件的外延结构，通过设置沟道层12的厚度T满足5*Q2 nm≤T≤50*Q2nm，在保证2DEG的迁移率的同时，避免在沟道层12与背势垒层11的界面处产生二维空穴气，进而避免出现寄生沟道，保证半导体器件的正常工作。
图9为本发明实施例提供的又一种半导体器件的结构示意图，如图9所示，可选的，本发明实施例提供的半导体器件的外延结构还包括插入层14，插入层14位于沟道层12靠近势垒层13的一侧，插入层14的材料包括氮化物。
具体的，如图9所示，在沟道层12与势垒层13之间设置插入层14，插入层14的材料包括氮化物，例如，插入层14的材料包括氮化铝(AlN)、氮化铟(InN)或其它半导体材料中的至少一种材料。其中，通过在沟道层12与势垒层13之间设置插入层14，可提高2DEG的迁移率，使得半导体器件的响应更快，从而具有更高的工作频率。
继续参考图9，可选的，插入层14的厚度为E，其中，0＜E≤1nm。
其中，若插入层14的厚度过大，会影响势垒层13的生长，因此，本发明实施例提供的半导体器件的外延结构，通过设置插入层14的厚度E满足0＜E≤1nm，从而避免插入层14对势垒层13的生长产生影响。
继续参考图1，可选的，本发明实施例提供的半导体器件还包括成核层19，成核层19位于衬底10靠近背势垒层11的一侧，其中，成核层19随着不同的衬底材料而变化，用于影响异质结结构的晶体质量、表面形貌以及电学性质等参数，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用，从而能够保证异质结结构的晶体质量，减少表面形貌缺陷，有效提高半导体器件的电学性能稳定性。
可选的，成核层19可包括氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)或其它半导体材料中的至少一种，本发明实施例对此不进行限定。
在其他实施例中，本领域技术人员还可根据实际需求对半导体结构中各层的厚度进行设置，本发明实施例对此不作限定。
例如，如图1所示，可选的，势垒层13的厚度为G，其中，10nm≤G≤50nm。
其中，若势垒层13的厚度G过大，容易导致势垒层13产生裂纹；若势垒层13的厚度G过小，则会降低2DEG的浓度，因此，可设置势垒层13的厚度G满足10nm≤G≤50nm，以提高2DEG浓度的同时，避免势垒层13表面产生裂纹。
应该理解，本发明实施例是从半导体器件的外延结构设计的角度来解决二维电子气容易向缓冲层泄露的问题，增加2DEG的限域能力，提高半导体器件的击穿电压。其中，半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，DHFET)、结型场效应晶体管(Junction Field-Effect Transistor，JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，MISHFET)或者其他场效应晶体管。
下面参照附图进一步描述可适用于上述实施方式的半导体器件的外延结构的具体实施例。
实施例一
图10为本发明实施例提供的再一种半导体器件的外延结构的结构示意图，如图10所示，示例性的，本发明实施例提供的半导体器件的外延结构包括衬底10，以及依次位于衬底10一侧的成核层19、背势垒层11、沟道层12、插入层14和势垒层13。
其中，如图10所示，成核层19的厚度为100nm，成核层19随着不同的衬底材料而变化，用于影响异质结结构的晶体质量、表面形貌以及电学性质等参数，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用，从而能够保证异质结结构的晶体质量，减少表面形貌缺陷，有效提高半导体器件的电学性能稳定性。
继续参考图10，背势垒层11包括第一子背势垒层111和第二子背势垒层112，第二子背势垒层112位于第一子背势垒层111远离衬底10的一侧，第一子背势垒层111包括AlyGa1-yN子背势垒层，AlyGa1-yN子背势垒层的厚度为1000nm，第一子背势垒层111的铝组分沿第一方向X不变，且y＝15％；第二子背势垒层112包括AlzGa1-zN子背势垒层，AlzGa1-zN子背势垒层的厚度为1000nm，第一子背势垒层111的铝组分沿第一方向X逐渐降低，示例性的，沿第一方向X，第一子背势垒层111的铝组分由15％递减到5％。
继续参考图10，沟道层12的材料包括氮化镓(GaN)，沟道层12的厚度为50nm，势垒层13的材料为氮化铝镓(AlGaN)，势垒层13的厚度为25nm，沟道层12和势垒层13组成半导体异质结结构，在沟道层12和势垒层13的界面处形成高浓度二维电子气(Two DimensionalElectron Gas，2DEG)，且沟道层12用于提供二维电子气运动的沟道。
继续参考图10，插入层14的材料包括氮化铝(AlN)，插入层14的厚度为1nm，通过在沟道层12与势垒层13之间设置插入层14，可提高2DEG的迁移率，使得半导体器件的响应更快，从而具有更高的工作频率。
实施例二
图11为本发明实施例提供的又一种半导体器件的外延结构的结构示意图，如图11所示，示例性的，本发明实施例提供的半导体器件的外延结构包括衬底10，以及依次位于衬底10一侧的成核层19、缓冲层20、背势垒层11、沟道层12、插入层14和势垒层13。
其中，如图11所示，成核层19的厚度为100nm，成核层19随着不同的衬底材料而变化，用于影响异质结结构的晶体质量、表面形貌以及电学性质等参数，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用，从而能够保证异质结结构的晶体质量，减少表面形貌缺陷，有效提高半导体器件的电学性能稳定性。
继续参考图11，缓冲层20的材料包括氮化镓(GaN)，缓冲层20的厚度为2000nm，通过设置缓冲层20可降低衬底10和沟道层12之间的晶格失配，从而改善沟道层12的晶格质量。
继续参考图11，背势垒层11包括InxGa1-xN背势垒层，InxGa1-xN背势垒层的厚度为5nm，InxGa1-xN背势垒层的铟组分沿第一方向X不变，且x＝10％。沟道层12的材料包括氮化镓(GaN)，沟道层12的厚度为50nm，势垒层13的材料为氮化铝镓(AlGaN)，势垒层13的厚度为25nm，沟道层12和势垒层13组成半导体异质结结构，在沟道层12和势垒层13的界面处形成高浓度二维电子气(Two Dimensional Electron Gas，2DEG)，且沟道层12用于提供二维电子气运动的沟道。
继续参考图11，插入层14的材料包括氮化铝(AlN)，插入层14的厚度为1nm，通过在沟道层12与势垒层13之间设置插入层14，可提高2DEG的迁移率，使得半导体器件的响应更快，从而具有更高的工作频率。
以上实施例仅为示例，在其他实施例中，本领域技术人员可根据实际需求对半导体结构中各层的厚度进行设置，本发明实施例对此不作限定。
基于同样的发明构思，本发明实施例还提供了一种半导体器件，包括上述实施例提供的任一半导体器件的外延结构，因此，本发明实施例提供的半导体器件具有上述任一实施例中的技术方案所具有的技术效果，与上述实施例相同或相应的结构以及术语的解释在此不再赘述。
图12为本发明实施例提供的一种半导体器件的结构示意图，如图12所示，可选的，半导体器件的外延结构还包括帽层15、帽层15位于势垒层13远离衬底10的一侧。本发明实施例提供的半导体器件还包括栅极16、源极17和漏极18，栅极16、源极17和漏极18均位于帽层15远离衬底10的一侧，且栅极16位于源极17和漏极18之间。
具体的，帽层15用于钝化势垒层13表面、降低栅电流并且使金属/半导体欧姆接触变得更加容易，帽层15可采用氮化镓(GaN)等能够实现上述功能的任意材料，本领域技术人员可根据实际需求进行设置。
继续参考图12，可选的，帽层15为厚度为F，其中，1nm≤F≤10nm。
在其他实施例中，本领域技术人员可根据实际需求对帽层15的厚度进行设置，本发明实施例对此不作限定。
继续参考图12，帽层15远离衬底10的一侧设置有栅极16、源极17和漏极18，且栅极16位于源极17和漏极18之间。可选的，源极17、漏极18与势垒层13形成欧姆接触，栅极16与势垒层13形成肖特基接触。
其中，源极17、漏极18的材质可包括镍(Ni)、钛(Ti)、铝(Al)、金(Au)等金属中的一种或多种，栅极16的材质可以为镍(Ni)、铂(Pt)、铅(Pb)、金(Au)等金属中的一种或多种。
在其他实施例中，也可不设置帽层15，栅极16、源极17和漏极18可直接设置在势垒层13远离衬底10的一侧，本领域技术人员可根据实际需求进行设置，本发明实施例对此不作限定。
基于同样的发明构思，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备上述实施例提供的任一半导体器件的外延结构，与上述实施例相同或相应的结构以及术语的解释在此不再赘述，图13为本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图，如图13所示，该方法包括如下步骤：
步骤110、提供衬底。
示例性的，衬底的材料可以是蓝宝石、硅(Si)、绝缘衬底上的硅(Silicon-On-Insulator，SOI)、碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、铌酸锂(LiNbO3)、稀土氧化物中的一种或多种的组合，或者任何其他能够生长氮化物的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
步骤120、在所述衬底的一侧依次制备背势垒层、沟道层和势垒层，其中，所述势垒层与所述沟道层之间形成有二维电子气，所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
其中，沟道层的制备材料包括氮化物。例如，沟道层的制备材料包括氮化镓(GaN)、氮化铝(AlN)、铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或者其他半导体材料中的至少一种材料。
势垒层的材料可以是能够与沟道层形成异质结结构的任何半导体材料，包括三元氮化物等，例如，势垒层可包括铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或其它半导体材料中的至少一种材料。
通过在衬底的一侧制备背势垒层，并设置背势垒层包括AlxGa1-xN背势垒层，或者，背势垒层包括InxGa1-xN背势垒层，可抬高背势垒层一侧的导带，从而可以提高背势垒层11一侧的势垒，增加2DEG的限域能力，使得2DEG不容易向背势垒层11泄露，进而降低背势垒层11的漏电，提高半导体器件的击穿电压。
基于同样的发明构思，本发明实施例还提供了一种半导体器件的制备方法，与上述实施例相同或相应的结构以及术语的解释在此不再赘述，图14为本发明实施例提供的一种半导体器件的制备方法的流程示意图，如图14所示，该方法包括如下步骤：
步骤210，提供衬底。
其中，衬底可以是蓝宝石、硅(Si)、绝缘衬底上的硅(Silicon-On-Insulator，SOI)、碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、铌酸锂(LiNbO3)、稀土氧化物中的一种或多种的组合，或者任何其他能够生长氮化物的材料。
步骤220，在所述衬底的一侧形成成核层。
其中，成核层可包括氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)或其它半导体材料中的至少一种。
步骤230，在所述成核层远离所述衬底的一侧形成背势垒层，所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
其中，AlxGa1-xN(氮化铝镓)和InxGa1-xN(氮化铟镓)可抬高背势垒层一侧的导带。
步骤240，在所述背势垒层远离所述衬底的一侧形成沟道层。
其中，沟道层的制备材料包括氮化物。例如，沟道层的制备材料包括氮化镓(GaN)、氮化铝(AlN)、铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或者其他半导体材料中的至少一种材料。
步骤250，在所述沟道层远离所述背势垒层的一侧形成插入层。
其中，插入层的材料包括氮化铝(AlN)、氮化铟(InN)或其它半导体材料中的至少一种材料。
步骤260，在所述插入层远离所述背势垒层的一侧形成势垒层。
其中，势垒层的材料可以是能够与沟道层12形成异质结结构的任何半导体材料，包括三元氮化物等，例如，势垒层可包括铟铝氮(InAlN)、氮化铝镓(AlGaN)、铟铝镓氮(InAlGaN)或其它半导体材料中的至少一种材料。
可选地，继续参考图14，在所述插入层远离所述背势垒层的一侧形成势垒层之后，还包括：
步骤270，在所述势垒层远离所述沟道层的一侧形成帽层。
其中，帽层可采用氮化镓(GaN)等材料。
步骤280，在所述帽层远离所述沟道层的一侧形成源极、栅极和漏极。
其中，源极、漏极的材质可包括镍(Ni)、钛(Ti)、铝(Al)、金(Au)等金属中的一种或多种，栅极的材质可以为镍(Ni)、铂(Pt)、铅(Pb)、金(Au)等金属中的一种或多种。
综上，本发明实施例提供的半导体器件的制备方法，通过在衬底的一侧制备背势垒层，并设置所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层，以抬高背势垒层一侧的导带，从而提高背势垒层一侧的势垒，增加2DEG的限域能力，使得高浓度2DEG不易向背势垒层泄露，进而降低背势垒层的漏电，提高半导体器件的击穿电压。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种半导体器件的外延结构，其特征在于，包括：
衬底；
依次位于所述衬底一侧的背势垒层、沟道层和势垒层，所述势垒层与所述沟道层之间形成有二维电子气；
所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
2.根据权利要求1所述的半导体器件的外延结构，其特征在于，
所述背势垒层包括AlxGa1-xN背势垒层，所述背势垒层的铝组分沿第一方向不变或者逐渐降低；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述背势垒层的铟组分沿第一方向不变或者逐渐降低；
其中，所述第一方向为所述衬底指向所述沟道层的方向。
3.根据权利要求1所述的半导体器件的外延结构，其特征在于，
所述背势垒层包括至少一层子背势垒层；
靠近所述沟道层一侧的所述子背势垒层包括AlpGa1-pN子背势垒层，或者，靠近所述沟道层一侧的所述子背势垒层包括InpGa1-pN子背势垒层，其中，1％≤p≤10％。
4.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述背势垒层包括至少两层子背势垒层，所述子背势垒层包括第一子背势垒层和第二子背势垒层，所述第二子背势垒层位于所述第一子背势垒层远离所述衬底的一侧；
所述第一子背势垒层包括AlyGa1-yN子背势垒层，所述第二子背势垒层包括AlzGa1-zN子背势垒层，或者，所述第一子背势垒层包括InyGa1-yN子背势垒层，所述第二子背势垒层包括InzGa1-zN子背势垒层，其中，0＜z＜y≤30％。
5.根据权利要求4所述的半导体器件的外延结构，其特征在于，
所述第一子背势垒层包括AlyGa1-yN子背势垒层，所述第二子背势垒层包括AlzGa1-zN子背势垒层，所述第一子背势垒层的铝组分沿第一方向不变或者逐渐降低，所述第二子背势垒层的铝组分沿第一方向不变或者逐渐降低；
或者，所述第一子背势垒层包括InyGa1-yN子背势垒层，所述第二子背势垒层包括InzGa1-zN子背势垒层，所述第一子背势垒层的铟组分沿第一方向不变或者逐渐降低，所述第二子背势垒层的铟组分沿第一方向不变或者逐渐降低；
其中，所述第一方向为所述衬底指向所述沟道层的方向。
6.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述背势垒层的厚度为D，其中，0μm＜D≤5μm。
7.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述沟道层的厚度为T；
所述背势垒层包括AlxGa1-xN背势垒层，所述AlxGa1-xN背势垒层靠近所述沟道层一侧的铝组分为Q1，其中，T与Q1呈正相关；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述InxGa1-xN背势垒层靠近所述沟道层一侧的铟组分为Q2，其中，T与Q2呈正相关。
8.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述沟道层的厚度为T；
所述背势垒层包括AlxGa1-xN背势垒层，所述AlxGa1-xN背势垒层靠近所述沟道层一侧的铝组分为Q1，其中，5*Q1nm≤T≤50*Q1nm；
或者，所述背势垒层包括InxGa1-xN背势垒层，所述InxGa1-xN背势垒层靠近所述沟道层一侧的铟组分为Q2，其中，5*Q2nm≤T≤50*Q2nm。
9.一种半导体器件，其特征在于，包括权利要求1-8任一项所述的半导体器件的外延结构，所述半导体器件的外延结构还包括帽层，所述帽层位于所述势垒层远离所述衬底的一侧；
所述半导体器件还包括栅极、源极和漏极，所述栅极、所述源极和所述漏极均位于所述帽层远离所述衬底的一侧，且所述栅极位于所述源极和所述漏极之间。
10.一种半导体器件的外延结构的制备方法，用于制备权利要求1-8任一项所述的半导体器件的外延结构，其特征在于，包括：
提供衬底；
在所述衬底的一侧依次制备背势垒层、沟道层和势垒层，其中，所述势垒层与所述沟道层之间形成有二维电子气，所述背势垒层包括AlxGa1-xN背势垒层，或者，所述背势垒层包括InxGa1-xN背势垒层。
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