CN115034170A

CN115034170A - 形成电路布局图的方法及系统与产生单元布局的方法

Info

Publication number: CN115034170A
Application number: CN202210388274.7A
Authority: CN
Inventors: 彭士玮; 萧锦涛; 曾健庭
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-04-16
Filing date: 2022-04-13
Publication date: 2022-09-09
Also published as: US20220335193A1; TW202303437A; US11663389B2; US20230297755A1

Abstract

提供了一种产生电路布局图的方法及系统与产生单元布局的方法。接收与电路相关联的电路布局图。在电路布局图上执行平行图案识别。执行平行图案识别包括判定电路布局图中存在平行图案。响应于判定电路布局图中存在平行图案，执行与平行图案相关联的第一单元与第二单元的单元交换。在第一单元的单元交换之后，执行工程变更命令路由以在电路布局图中连接第二单元。提供了具有第二单元的更新的电路布局图。

Description

形成电路布局图的方法及系统与产生单元布局的方法

技术领域

本案是关于一种形成电路布局图的方法，特别是指一种减小电路的一或多个单元的电容的形成电路布局图的方法。

背景技术

集成电路(Integrated Circuit，IC)包括一或多个半导体装置。表示半导体装置的一种方式是使用被称为电路布局图的平面图。电路布局图包括一或多个标准单元，标准单元对应于具有特定功能性的主动装置。经常重复使用的主动装置的单元通常包括在单元库中。在某些情况下，这些单元被称为标准单元。单元包括接脚，接脚用于将信号传入或传出单元。单元的至少一个接脚连接至至少一个其他单元的接脚，以便在各个单元之间传输信号。提供路由线以互连各种单元的接脚，以促进不同单元之间的信号传输，从而提供电路布局图的所需功能性。

发明内容

根据本案的一实施例提供一种形成电路布局图的方法包含：接收与电路相关联的电路布局图；在电路布局图上执行平行图案识别，其中执行平行图案识别包括判定电路布局图中存在平行图案；响应于判定电路布局图中存在平行图案，启动与平行图案相关联的第一单元与第二单元的单元交换；及在第一单元的单元交换之后，执行工程变更命令路由以在电路布局图中连接第二单元；以及提供包含第二单元的一更新电路布局图。

根据本案的另一实施例提供一种产生单元布局的方法包含：选择具有一接脚存取点的第一金属轨道；在第一位置处在第二金属轨道上应用第二金属板的最小长度，其中在第一位置处第二金属板的最小长度在接脚存取点处与第一金属轨道重叠；判定在第一位置处第二金属板的最小长度满足与单元布局相关联的封闭距离；响应于判定在第一位置处第二金属板的最小长度满足与单元布局相关联的封闭距离，判定在第一位置处第二金属板的最小长度在距第一金属轨道最接近的边界内；响应于判定在第一位置处第二金属板的最小长度在距第一金属轨道最接近的边界内，判定用于单元布局的接脚存取点的数目大于接脚存取点的预定数目；及响应于判定用于单元布局的接脚存取点的数目大于接脚存取点的预定数目，在第二金属轨道上的第一位置处界定用于第二金属板的第一阻塞位置。

根据本案的另一实施例提供一种形成电路布局图的系统，系统包含记忆体及处理器。处理器连接至记忆体的，其中处理器可操作以：接收与电路相关联的电路布局图；判定电路的第一单元的输入接脚及输出接脚包含平行图案；响应于判定电路的第一单元的输入接脚及输出接脚包含平行图案，自单元库判定第二单元，第二单元电等效于第一单元；在电路布局图中将第一单元与第二单元交换；执行工程变更命令路由以在电路布局图中连接第二单元；及提供包含第二单元的更新的电路布局图。

附图说明

本案的一实施例的态样将在结合附图阅读时自以下详细描述最佳地了解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。

图1是图示根据一些实施例的产生电路布局图的方法的流程图；

图2是图示根据一些实施例的单元布局的示意图；

图3是图示根据一些实施例的另一单元布局的示意图；

图4是图示根据一些实施例的用于产生单元布局的方法的流程图；

图5A至图5D是图示根据一些实施例的用于产生单元布局的方法的阶段的示意图；

图6A至图6C是进一步图示根据一些实施例的用于产生单元布局的方法的阶段的示意图；

图7是图示根据一些实施例的实例电子设计自动化(Electronic DesignAutomation，EDA)系统的示意图；

图8是图示根据一些实施例的半导体装置制造系统的实例及与其相关联的IC制造流程的示意图。

【符号说明】

CH:单元高度

H:阻塞高度

I:输入接脚存取点

M1 E2E:第二金属板之间的空间

M1 Min.Length:第二金属板的最小长度

M1 Min.Width:第二金属板的最小宽度

MD:金属介电质

PRL:距离

PP:多节距

V0:通孔

V0 ENC.:通孔V0与第二金属板的末端之间的距离

VD:MD轨道上通孔

VG:栅极上通孔

W:阻塞宽度

ZN:输出接脚存取点

A1,A2:信号存取点

100:方法

105:阶段

110:阶段

115:阶段

120:阶段

125:阶段

130:阶段

200:单元布局

210a:第一第一金属轨道

210b:第二第一金属轨道

210c:第三第一金属轨道

210d:第四第一金属轨道

210e:第五第一金属轨道

210f:第六第一金属轨道

220a:第一多轨道

220b:第二多轨道

220c:第三多轨道

230a:第一第二金属轨道

230b:第二第二金属轨道

240a:第一阻塞位置

240b:第二阻塞位置

250a:第一MD轨道

250b:第二MD轨道

250c:第三MD轨道

260a:第一基板轨道

260b:第二基板轨道

270a:第一单元边界

270b:第二单元边界

300:单元布局

310a:第一第二金属板

310b:第二第二金属板

400:方法

405:阶段

410:阶段

415:阶段

420:阶段

425:阶段

430:阶段

435:阶段

440:阶段

450:阶段

455:阶段

460:阶段

465:阶段

505:箭头

510:箭头

515a:箭头

515b:箭头

520:箭头

525a:第一接脚存取点

525b:第二接脚存取点

605a:第一行第一接脚存取点

605b:第一行第二接脚存取点

605c:第一行第三接脚存取点

610a:第二行第一接脚存取点

610b:第二行第二接脚存取点

610c:第二行第三接脚存取点

615a:第三行第一接脚存取点

615b:第三行第二接脚存取点

615c:第三行第三接脚存取点

620a:第一阻塞位置

620b:第二阻塞位置

620c:第三阻塞位置

630:箭头

640:箭头

700:EDA环境

702:处理器

704:计算机可读储存媒体,记忆体

706:计算机程序码,指令

707:标准单元库

708:总线

710:I/O接口

712:网络接口

714:网络

742:使用者界面

800:半导体装置制造系统

820:设计室

822:IC设计布局图

830:罩幕室

832:(罩幕)数据准备

844:罩幕制造

845:罩幕

850:(IC)晶圆厂

852:晶圆制造

853:(半导体)晶圆

860:IC装置

具体实施方式

以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。组件及配置的具体实例将在下文描述以简化本案的一实施例。当然，这些仅为实例且不欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。另外，本案在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。

此外，为了方便用于描述如诸图中图示的一个元件或特征与另一(多个)元件或(多个)特征的关系的描述，在本文中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(举例而言，旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。

本案的一实施例提供了通过减小电路的一或多个单元的电容来改进电路的制程。本文揭示的制程通过减小单元的输入/输出接脚(亦被称为路由接脚)之间的平行重叠来减小电容。更具体地，本文揭示的制程界定了阻塞位置(禁止形成路由接脚或连接至路由接脚的路由金属的区域)以减小单元的路由接脚之间的平行重叠。另外，本文揭示的制程产生了一系列具有阻塞位置的电等效单元布局，以减小路由接脚之间的平行重叠。此外，本文揭示的制程提供单元交换及工程变更命令路由以进一步减小单元的路由接脚之间的重叠。

图1是图示根据一些实例实施例的用于产生电路布局图的方法100的阶段的实例流程图。根据实例实施例，使用方法100产生的电路布局图具有比常规方法更小的电容。在实例中，方法100可使用如上文关于图7更详细描述的EDA环境700或关于图8描述的半导体装置制造系统800来实施。下面将更详细地描述实施方法100的阶段的方式。

在方法100的阶段105，接收电路布局图。电路布局图可对应于电路或晶片。电路布局图以平面几何形状表示电路，平面几何形状对应于构成电路组件的金属、氧化物、或半导体层的图案。在实例中，电路布局图包括执行类比或逻辑功能或电路设计的操作的单元。这些单元选自单元库。经常重复使用的主动装置的单元通常包括在单元库中。这些单元在某些情况下被称为标准单元。单元亦被称为模块、区段、巨集、等。电路布局图进一步包括单元及其互连的实体尺寸及置放。在实例实施例中，电路布局图亦被称为晶片布局图、装置布局图、或晶粒布局图。在阶段105接收电路布局图之后，方法100进行至阶段110。

在方法100的阶段110，在电路布局图上执行平行图案识别。在实例实施例中，执行平行图案识别包括判定电路布局图的任何单元的路由接脚及路由金属在相互投影时是否重叠。举例而言，执行平行图案识别包括判定单元的一个路由接脚在另一路由接脚上的投影是否导致重叠。若单元的路由接脚中存在重叠，则单元被归类为或标记为含有平行图案。若电路布局图没有单元被归类为含有平行图案，则在阶段115产生电路的更新的电路布局图，标记方法100的完成。然而，若电路布局图中的单元被归类为含有平行图案，则方法100进行至阶段120。

在方法100的阶段120，执行电等效(Electrically Equivalent，EEQ)单元交换。举例而言，响应于判定所接收电路布局图的单元被归类为或标记为含有平行图案，则判定所标记单元的EEQ单元(亦被称为第二单元)。在实例中，自单元库判定EEQ单元。EEQ单元可具有与待交换的单元相同的功能性，但具有不同的路由接脚样式。举例而言，EEQ单元的路由接脚样式可是使得一个路由接脚在另一路由接脚上的投影不会导致重叠。电路布局图中具有平行图案的单元由EEQ单元所取代。在方块120处执行EEQ单元交换之后，方法100进行至阶段125。

在方法100的阶段125，执行工程变更命令(Engineering Change Order，ECO)路由。在实例中，ECO基于EEQ单元的接脚及尺寸指定对现有电路的拟议变更。ECO路由用于总结修改、最终确定修改的明细、且获得必要的认可。举例而言，ECO路由包括至EEQ单元的输入接脚及输出接脚与电路布局图中电路的其他单元的连接。在阶段125执行ECO路由之后，方法100进行至阶段130。

在方法100的阶段130，执行设计规则检(Design Rule Check，DRC)。在实例中，DRC是判定电路布局图是否满足为电路或晶片定义的许多规则且报告任何违规的实体设计流程。这些规则可包括以下各者中的一或多者：金属的最小宽度及间距、通孔的最小宽度及间距、线间距的末端、粗导线通孔禁止封闭、最小面积、宽金属点动、未对准通孔导线、特殊槽口间距、等。在阶段130完成DRC之后，方法100回路返回至阶段110。

在方法100的阶段110，在电路布局图上执行平行图案识别。若电路布局图中存在具有平行图案的另一单元，则该单元被归类为或标记为含有平行图案，且方法100继续至阶段120。然而，若电路布局图没有单元被归类为含有平行图案，则在阶段115产生电路的更新的电路布局图，标记方法100的完成。

图2是图示根据一些实施例的单元布局200的示意图。如图2中所示，单元布局200包括多个第一金属轨道(即，第一第一金属轨道210a、第二第一金属轨道210b、第三第一金属轨道210c、第四第一金属轨道210d、第五第一金属轨道210e、及第六第一金属轨道210f)。多个第一金属轨道中的各者亦被称为第0金属层轨道(即，M0轨道)。多个第一金属轨道中的各者以彼此间隔预定距离而彼此平行地布置。在实例实施例中，第一金属轨道在第一金属层中形成，第一金属层是最接近基板层的金属层。图2中仅图示了六个第一金属轨道，但本案的一实施例不限于此。

如单元布局200中所示，多个第一金属轨道在第一方向上延伸。在一些实例中，第一第一金属轨道210a及第六第一金属轨道210f由相邻单元共享。另外，第二第一金属轨道210b可连接至输入接脚存取点(标记为“I”)处的输入接脚，且第五第一金属轨道210e可连接至输出接脚存取点(标记为“ZN”)处的输出接脚。两个相邻的第一金属轨道的中心之间(例如，第二第一金属轨道210b与第三第一金属轨道210c之间)的距离亦被称为第一金属节距(亦被称为“M0节距”)。

继续图2，单元布局200进一步包括多个多轨道(即，第一多轨道220a、第二多轨道220b、及第三多轨道220c)。如单元布局200中所示，多个第二金属多轨道在第二方向上延伸。第二方向正交于第一方向。两个相邻多轨道的中心之间(例如，第一多轨道220a与第二多轨道220b之间)的距离亦被称为多节距(表示为“PP”)。每两个相邻多轨道之间的区域或空间亦被称为行。图2的第二多轨道220b示出为与栅极上通孔(表示为“VG”)相关联。图2中仅图示了三个多轨道，但本案的一实施例不限于此。

如图2所示，单元布局200进一步包括多个第二金属轨道(即，第一第二金属轨道230a及第二第二金属轨道230b)。多个第二金属轨道中的各者位于一行之间。举例而言，第一第二金属轨道230a位于第一行中，且第二第二金属轨道230b位于第二行中。如单元布局200中所示，多个第二金属轨道在第二方向上延伸。第二方向正交于第一方向。两个相邻的第一金属轨道的中心之间(例如，第一第二金属轨道230a与第二第二金属轨道230b之间)的距离亦被称为第二金属节距(亦称为“M1节距”)。在实例实施例中，第二金属轨道在第二金属层中形成，第二金属层是最接近第一金属层的金属层。图2中仅图示了两个第二金属轨道，但本案的一实施例不限于此。

继续图2，单元布局200进一步包括多个阻塞位置(例如，第一阻塞位置240a及第二阻塞位置240b)。第一阻塞位置240a与第一行相关联，且第二阻塞位置240b与第二行相关联。多个阻塞位置界定了可不形成第二金属板的区域或位置。阻塞位置由阻塞高度H及阻塞宽度W界定。图2中仅图示了两个阻塞位置，但本案的一实施例不限于此。参考本案的图4至图6C，详细讨论了用于界定单元的阻塞位置的制程。

单元布局200进一步包括多个金属介电质(Metal Dielectric，MD)轨道(例如，第一MD轨道250a、第二MD轨道250b、及第三MD轨道250c)。VD表示MD轨道(例如，第一MD轨道250a)上通孔。多个MD轨道亦沿第二方向延伸。尽管图2中仅图示了两个MD轨道，但是本案的一实施例不限于此。

单元布局200进一步包括多个基板轨道(即，第一基板轨道260a及第二基板轨道260b)。多个基板轨道亦在第一方向上延伸。第一金属轨道(即，M0轨道)在多个基板轨道中的一或多者上形成。图2中仅图示了两个基板轨道，但本案的一实施例不限于此。

单元布局200进一步包括第一单元边界270a及第二单元边界270b。第一单元边界270a与第二单元边界270b相对且平行。第一单元边界270a与第二单元边界270b之间的距离亦被称为单元高度(表示为“CH”)。此外，第二金属板的最小宽度被表示为M1 Min.Width，且第二金属板的最小长度被表示为M1 Min.length。另外，两个第二金属板之间的空间被表示为M1 E2E，且通孔V0与第二金属板的末端之间的距离被称为V0 Enc。在实例实施例中，M1Min.Width约等于阻塞位置的宽度。另外，阻塞位置的高度约等于M1 E2E(即，两个第二金属板之间的空间)。

图3图示根据一些实施例的另一单元布局300。如图3中所示，单元布局300包括第一第二金属板310a及第二第二金属板310b。置放第一第二金属板310a使得其不与第一阻塞位置240a重叠。第一第二金属板310a可用“I”接脚连接至M0轨道。另外，置放第二第二金属板310b使得其不与第二阻塞位置240b重叠。第二第二金属板310b用“ZN”接脚连接至M0轨道。在这种组态中，第一第二金属板310a与第二第二金属板310b不重叠，且因此不产生平行图案，因为第一第二金属板310a与第二金属板310b的最接近末端相距至少PRL距离。

图4是图示根据一些实施例的用于产生具有阻塞位置的单元布局的方法400的阶段的流程图。方法400可使用如上文关于图7更详细描述的EDA环境700或关于图8描述的半导体装置制造系统800来实施。下面将结合图5A至图5D及图6A至图6C更详细地描述实施方法400的阶段的方式。

在方法400的阶段405，选择第一金属轨道。在实例中，选择具有输入接脚或输出接脚的第一金属轨道。举例而言，且如图5A中所示，选择具有输入接脚“I”的M0轨道(由箭头505指示)。在阶段405选择第一金属轨道之后，方法400进行至阶段410。

在方法400的阶段410，在第一位置处应用第二金属板的最小长度。在实例中，在第一位置处应用第二金属板的最小长度使得最小长度与所选择的具有输入接脚“I”的第一金属轨道重叠。举例而言，且如图5B中所示，应用M1板使得M1板与所选择的具有输入接脚“I”的M0轨道重叠(由箭头510指示)。在实例中，应用或定位M1板使得M1板的任何部分均不与阻塞位置(例如，第一阻塞位置240a)重叠。在阶段410在第一位置处应用第二金属板的最小长度之后，方法400进行至阶段415。

在方法400的阶段415，执行检查以判定第二金属板在第一位置处的V0封闭是否符合制程规则。在实例中，V0封闭是第二金属板的末端与第一金属轨道的最近边缘之间的最小距离(由箭头515a及515b指示)。最小距离是为单元布局预界定的。响应于判定在第一位置处第二金属板的V0封闭不符合制程规则，则方法400进行至阶段420，在阶段420判定当前单元不能应用方法400。然而，响应于判定在第一位置处第二金属板的V0封闭符合制程规则，则方法400进行至阶段425，在阶段425判定方法400不能应用于当前单元。

在方法400的阶段425，执行检查以判定在第一位置处第二金属板的最小长度是否超过单元边界。举例而言，且如图5B中所示，第一位置处第二金属板的最小长度超过单元边界(例如，第一单元边界270a)。响应于判定第一位置处第二金属板的最小长度不超过第一单元边界270a，方法400进行至阶段435。然而，响应于判定第一位置处第二金属板的最小长度超过第一单元边界270a，方法400进行至阶段430。

在方法400的阶段430，第二金属板的最小长度朝向单元的中间移动，保持V0封闭规则移向第二位置。举例而言，且如图5C中由箭头520所表示，第二金属板自其当前位置(即，第一位置)朝向单元的中间移动至第二位置。然而，如图5C中所示，第二金属板的最小长度移动至第二位置使得即使在第二位置它亦不会施加在第一阻塞位置240a上方。移动第二金属板的最小长度在第二位置处之后，方法400进行至阶段435。

在方法400的阶段435，检查接脚存取点。在第二金属板的最小长度的第二位置处检查接脚存取点。举例而言，对接脚存取点(即第一接脚存取点525a及第二接脚存取点525b)进行计数，且判定接脚存取点的数目等于大于2。响应于判定接脚存取点的数目不等于或大于2，方法400进行至阶段420，其中判定当前单元不能应用方法400。然而，响应于判定接脚存取点的数目等于或大于2，方法400进行至阶段440，其中在第二位置处界定用于M1板的阻塞位置。界定阻塞位置朝向第二金属轨道上的单元的中心。在界定用于M1板的阻塞位置之后，方法400进行至阶段445。

在方法400的阶段450，界定堵塞位置中用于M1板的所有接脚存取点。举例而言，且如图6A中所示，界定了第一行第一接脚存取点605a、第一行第二接脚存取点605b、第一行第三接脚存取点605c、第二行第一接脚存取点610a、第二行第三接脚存取点610c、第三行第一接脚存取点615a、及第三行第三接脚存取点615c。在界定用于M1板的所有接脚存取点之后，方法400进行至阶段455。

在方法400的阶段455，执行检查以判定各行的接脚存取点的数目等于或大于最大接脚存取点数目。在实例中，最大接脚存取点数目判定为单元中的M0轨道的数目减去1。若各行的接脚存取点的数目等于或大于最大接脚存取点数目，则方法400进行至阶段465。然而，若各行的接脚存取点的数目不等于或大于最大接脚存取点数目，则方法400进行至阶段460。

如图6A中所示，第一行的接脚存取点数目是3，第二行的接脚存取点数目是2，且第三行的接脚存取点数目是2。另外，第一行、第二行、及第三行中各者的最大接脚存取点数目是3。因此，第一行的接脚存取点的数目等于最大接脚存取点数目。然而，第二行及第三行两者的接脚存取点的数目均小于最大接脚存取点数目。

在方法400的阶段460，对于接脚存取点数目小于最大接脚存取点数目的各行，阻塞位置经移位。举例而言，且如图6B中所示，第二阻塞位置620b的位置经移位(箭头630)。在实例实施例中，第二阻塞位置620b的位置经移位使得另一接脚存取点变得可用。类似地，且如图6C中所示，第三阻塞位置620c的位置经移位(箭头640)。在实例实施例中，第三阻塞位置620c的位置经移位使得另一接脚存取点变得可用。

在阶段460阻塞位置经移位之后，方法400回路返回至阶段450，其中界定了阻塞位置中用于M1板的所有接脚存取点。如图6B中所示，在第二阻塞位置620b的移位之后，第二行的接脚存取点的数目增加至三。如图6C中所示，在第三阻塞位置620c的移位之后，第三行的接脚存取点的数目亦增加至三。因此，在移位第二阻塞位置620b及第三阻塞位置620c之后，第一行、第二行、及第三行中的各者的最大接脚存取点数目等于最大接脚存取点数目。

在方法400的阶段465，产生具有有最大接脚存取点数目的阻塞位置的单元布局。根据实例实施例，阻塞位置的存在减小了单元的路由接脚之间的重叠，从而减小了单元的电容。单元的电容的减小亦降低了单元的功耗。

图7是根据一些实施例的实例电子设计自动化(EDA)系统700的方块图。根据一或多个实施例，本文参考图1至图6C描述的设计表示导线配置的布局图的方法，例如可使用EDA系统700来实施。

在一些实施例中，EDA系统700是具有硬件处理器702及非暂时性计算机可读储存媒体704的计算装置。除其他之外，计算机可读储存媒体704编码有，亦即储存计算机程序码706，其中计算机程序码706是一组计算机可执行指令。由处理器702执行计算机程序码706表示(至少部分地)EDA工具，EDA工具实施例如根据一或多个相应实施例的本文描述的方法的一部分或全部(下文中，所述程序及/或方法)。

处理器702经由总线708电耦合至计算机可读储存媒体704。处理器702亦通过总线708电耦合至I/O接口710。网络接口712亦经由总线708电连接至处理器702。网络接口712连接至网络714，使得处理器702及计算机可读储存媒体704能够经由网络714连接至外部元件。处理器702用以执行编码于计算机可读储存媒体704中的计算机程序码706，以便使得EDA系统700可用于执行所述程序及/或方法的一部分或全部。在实例实施例中，处理器702是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)、及/或适合的处理单元。

在一或多个实施例中，计算机可读储存媒体704是电子、磁性、光学、电磁、红外、及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体704包括紧凑型光盘只读记忆体(compact disk-read only memory，CD-ROM)、紧凑型光盘-读取/写入(compact disk-read/write，CD-R/W)、及/或数字视频光盘(digital video disc，DVD)。

在一或多个实施例中，计算机可读储存媒体704储存计算机程序码706，计算机程序码706用以使得EDA系统700(其中此类执行至少部分地表示EDA工具)可用于执行所述程序及/或方法的一部分或全部。在一或多个实施例中，计算机可读储存媒体704亦储存促进执行所述程序及/或方法的一部分或全部的信息。在一或多个实施例中，计算机可读储存媒体704储存包括对应于本文揭示的单元的这些标准单元的标准单元库707。

EDA系统700包括I/O接口710。I/O接口710耦合至外部电路系统。在一或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕、及/或游标方向键，用于将信息及命令传达至处理器702。

EDA系统700亦包括耦合至处理器702的网络接口712。网络接口712允许EDA系统700与一或多个其它计算机系统连接至的网络714通信。网络接口712包括无线网络接口，诸如蓝芽、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-1364。在一或多个实施例中，所述程序及/或方法的一部分或全部实施于两个或两个以上系统700中。

EDA系统700用以经由I/O接口710接收信息。经由I/O接口710接收的信息包括以下各者中的一或多者：指令、数据、设计规则、标准单元库、及/或由处理器702处理的其他参数。信息经由总线708被传送至处理器702。EDA系统700用以经由I/O接口710接收与UI相关的信息。信息作为使用者界面(user interface，UI)742储存在计算机可读储存媒体704中。

在一些实施例中，所述程序及/或方法的一部分或全部经实施为用于由处理器执行的独立软件应用程序。在一些实施例中，所述程序及/或方法的一部分或全部经实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，所述程序及/或方法的一部分或全部经实施为软件应用程序的插件。在一些实施例中，所述程序及/或方法中的至少一者经实施为是EDA工具的一部分的软件应用程序。在一些实施例中，所述程序及/或方法的一部分或全部经实施为由EDA系统700使用的软件应用程序。

在一些实施例中，程序经实现为储存在非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括、但不限于外部/可卸除式及/或内部/嵌入式储存器或记忆体单元，例如以下各者中的一或多者：诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、记忆体卡的半导体记忆体、及类似者。

图8是根据一些实施例的半导体装置的方块图，例如集成电路(IC)、制造系统800、及与其相关联的IC制造流程。在一些实施例中，基于布局图，例如，根据一或多个相应实施例的本文揭示的布局图中的一或多者、或类似者，使用制造系统800制造以下各者中的至少一者：(A)一或多个半导体罩幕，或(B)半导体集成电路层中的至少一个组件。

在图8中，IC制造系统800包括实体，诸如设计室820、罩幕室830、及IC制造商/晶圆厂(“fab”)850，这些实体在设计、开发、及制造循环及/或与制造IC装置860相关的服务中彼此互动。系统800中的实体通过通信网络连接。在一些实施例中，通信网络系单一网络。在一些实施例中，通信网络是各种不同的网络，诸如乙太网络及网际网络。通信网络包括有线及/或无线通信通道。各实体与其他实体中的一或多者互动，且提供服务至其他实体中的一或多者及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室820、罩幕室830、及IC晶圆厂850中的两者或两者以上由单一较大公司拥有。在一些实施例中，设计室820、罩幕室830、及IC晶圆厂850中的两者或两者以上共存于共同设施中且使用共同资源。

设计室(或设计团队)820产生IC设计布局图822。在实例中，IC设计布局图822包括为IC装置860设计的各种几何图案。几何图案对应于构成待制造的IC装置860的各种组件的金属、氧化物、或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图822的一部分包括各种IC特征，诸如待形成于半导体基板(诸如硅晶圆)中及安置于半导体基板上的各种材料层中的主动区、栅电极、源极及漏极、层间互连的金属线或通孔、及用于接合垫的开口。设计室820实施恰当的设计程序以形成IC设计布局图822。设计程序包括逻辑设计、实体设计或置放及路由中的一或多者。IC设计布局图822在具有几何图案的信息的一或多个数据文件中呈现。举例而言，IC设计布局图822可以GDSII文件格式或DFII文件格式表达。

罩幕室830包括数据准备832及罩幕制造844。罩幕室830根据IC设计布局图822使用IC设计布局图822来制造一或多个罩幕845用于制造IC装置860的各种层。罩幕室830执行罩幕数据准备832，其中IC设计布局图822转译成代表性数据文件(“representative datafile，RDF”)。罩幕数据准备832提供RDF至罩幕制造844。罩幕制造844包括罩幕书写器。罩幕书写器将RDF转换为基板(诸如罩幕(主光罩)845或半导体晶圆853)上的影像。设计布局图822由罩幕数据准备832操控以符合罩幕书写器的特定特性及/或IC晶圆厂850的要求。在图8中，罩幕数据准备832及罩幕制造844经图示为分开的元件。在一些实施例中，罩幕数据准备832及罩幕制造844可被统称为罩幕数据准备。

在一些实施例中，罩幕数据准备832包括光学近接性校正(optical proximitycorrection，OPC)，其使用微影术增强技术来补偿影像误差，诸如可产生自绕射、干涉、其他制程效应及类似者的影像误差。OPC调整IC设计布局图822。在各种实施例中，罩幕数据准备832包括进一步的解析度增强技术(resolution enhancement techniques，RET)，诸如离轴照明、子解析度辅助特征、相转移罩幕、其他适合的技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ILT)，其将OPC作为反向成像问题处置。

在一些实施例中，罩幕数据准备832包括检查IC设计布局图822的罩幕规则检查器(mask rule checker，MRC)，该罩幕规则检查器已经历了运用一组罩幕产生规则的OPC中的制程，该组罩幕产生规则含有某些几何及/或连接性约束以确保足够余裕、考虑半导体制造制程中的可变性、及类似者。在一些实施例中，MRC修改IC设计布局图822以在罩幕制造844期间补偿限制，这可撤销由OPC执行的修改的部分以满足罩幕产生规则。

在一些实施例中，罩幕数据准备832包括微影术制程检查(lithography processchecking，LPC)，其模拟将由IC晶圆厂850实施以制造IC装置860的处理。LPC基于IC设计布局图822模拟这个处理以产生经模拟制造的装置，诸如IC装置860。LPC模拟中的处理参数可包括与IC制造周期的各种制程相关联的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他态样。LPC考虑各种因数，诸如虚像对比度、焦深(“depth of focus，DOF”)、罩幕误差增强因数(“mask error enhancement factor，MEEF”)、其他适合的因数、及类似者或其组合。在一些实施例中，在经模拟制造的装置已通过LPC产生之后，若经模拟装置的形状上并未足够逼近以满足设计规则，则OPC及/或MRC经重复以进一步精细化IC设计布局图822。

应理解，为了清楚起见，罩幕数据准备832的以上描述已出于清楚目的予以了简化。在一些实施例中，数据准备832包括额外特征，诸如逻辑运算(logic operation，LOP)以根据制造规则修改IC设计布局图822。另外，在数据准备832期间应用至IC设计布局图822的制程可以各种不同次序执行。

在罩幕数据准备832之后且在罩幕制造844期间，罩幕845或罩幕845群组基于经修改的IC设计布局图822来制造。在一些实施例中，罩幕制造844包括基于IC设计布局图822执行一或多个微影术曝光。在一些实施例中，电子束(electron-beam、e-beam)或多个电子束的机构用以基于经修改的IC设计布局图822在罩幕(光罩或主光罩)845上形成图案。罩幕845可以各种技术形成。在一些实施例中，罩幕845使用二元技术形成。在一些实施例中，罩幕图案包括不透明区及透明区。用于曝光已涂布于晶圆上的影像敏感材料层(例如，光阻剂层)的诸如紫外(ultraviolet，UV)光束的辐射束通过不透明区阻断，且透射通过透明区。在一个实例中，罩幕845的二元罩幕版本包括二元罩幕的透明衬底(例如，熔融石英)及不透明区中涂布的不透明材料(例如，铬)。在另一实例中，罩幕845使用相转移技术形成。在罩幕845的相转移罩幕(phase shift mask，PSM)版本中，形成于相转移罩幕上的图案中的各种特征用以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移罩幕可是经衰减PSM或交变PSM。由罩幕制造844产生的罩幕(多个)用于各种制程中。举例而言，这类罩幕(多个)用于离子植入制程中以在半导体晶圆853中形成各种掺杂区，用于蚀刻制程中以在半导体晶圆853中形成各种蚀刻区，及/或用于其它适合的制程中。

IC晶圆厂850包括晶圆制造852。IC晶圆厂850是IC制造业务，其包括用于制造各种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂850是半导体代工。举例而言，可存在用于多种IC产品的前端制造(前端工序(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后端工序(back-end-of-line，BEOL)制造)，且第三制造设施可提供用于代工业务的其他服务。

IC晶圆厂850使用由罩幕室830制造的罩幕(多个)845来制造IC装置860。因此，IC晶圆厂850至少间接地使用IC设计布局图822来制造IC装置860。在一些实施例中，半导体晶圆853由IC晶圆厂850使用罩幕(多个)845制造以形成IC装置860。在一些实施例中，IC制造包括至少间接基于IC设计布局图822执行一或多个微影术曝光。半导体晶圆853包括硅基板，或其上形成有材料层的其它恰当基板。半导体晶圆853进一步包括各种掺杂区、介电特征、多位准互连、及类似者(形成于后续制造步骤)中的一或多者。

根据实例实施例，形成电路布局图的方法包含：接收与电路相关联的电路布局图；在电路布局图上执行平行图案识别，其中执行平行图案识别包括判定电路布局图中存在平行图案；响应于判定电路布局图中存在平行图案，启动与平行图案相关联的第一单元与第二单元的单元交换；及在第一单元的单元交换之后，执行工程变更命令路由以在电路布局图中连接第二单元并提供包含第二单元的更新电路布局图。

在一些实施例中，其中判定电路布局图中存在平行图案的步骤包含以下步骤：执行影像识别程序以判定电路布局图中的平行图案的步骤。

在一些实施例中，其中判定电路布局图中存在平行图案的步骤包含以下步骤：执行影像识别程序以判定电路布局图中的单元的第一接脚至单元的第二接脚上的投影上的重叠。

在一些实施例中，其中第一接脚包含输入接脚，且第二接脚包含输出接脚。

在一些实施例中，其中启动单元交换的步骤包含以下步骤：自单元库判定第二单元，第二单元电等效于第一单元；及将第一单元与第二单元交换。

在一些实施例中，其中启动单元交换的步骤包含以下步骤：自一单元库判定第二单元，第二单元电等效于第一单元且具有不同于第二单元的一接脚样式；及将第一单元与第二单元交换。

在一些实施例中，方法进一步包含以下步骤：在执行工程变更命令路由之后，在更新的电路布局图上执行设计规则检查。

在一些实施例中，方法进一步包含以下步骤：在执行设计规则检查之后在更新的电路布局图上执行平行图案识别。

在一些实施例中，方法进一步包含以下步骤：在更新的电路布局图上执行平行图案识别之后，判定更新的电路布局图中不存在平行图案；响应于在更新的电路布局图上执行平行图案识别之后判定更新的电路布局图中不存在平行图案，提供更新的电路布局图。

在实例实施例中，产生单元布局的方法包含：选择具有接脚存取点的第一金属轨道；在第一位置处在第二金属轨道上应用第二金属板的最小长度，其中在第一位置处第二金属板的最小长度在接脚存取点处与第一金属轨道重叠；判定在第一位置处第二金属板的最小长度满足与单元布局相关联的封闭距离；响应于判定在第一位置处第二金属板的最小长度满足与单元布局相关联的封闭距离，判定在第一位置处第二金属板的最小长度在距第一金属轨道最接近的边界内；响应于判定在第一位置处第二金属板的最小长度在距第一金属轨道最接近的边界内，判定用于单元布局的接脚存取点的数目大于接脚存取点的预定数目；及响应于判定用于单元布局的接脚存取点的数目大于接脚存取点的预定数目，在第二金属轨道上的第一位置处界定用于第二金属板的第一阻塞位置。

在一些实施例中，其中在第二金属轨道上的第一位置处界定用于第二金属板的第一阻塞位置的步骤包含以下步骤：在第二金属轨道上的第一位置处界定用于第二金属板的第一阻塞位置，使得在第一位置处第二金属板的最小长度不与第一阻塞位置重叠。

在一些实施例中，其中接脚存取点包含以下中的者：输入接脚存取点及输出接脚存取点。

在一些实施例中，其中第二位置朝向第二金属轨道上的单元布局的中心。

在一些实施例中，其中判定在第一位置处第二金属板的最小长度在距第一金属轨道最接近的边界内的步骤进一步包含以下步骤：响应于判定在第一位置处第二金属板的最小长度不在距第一金属轨道最接近的边界内，将第二金属板的最小长度朝向单元的中心沿着第二轨道移动至第二位置。

在一些实施例中，方法进一步包含：响应于判定用于单元布局的接脚存取点的数目不超过接脚存取点的预定数目，将用于第二金属板的第一阻塞位置自第二金属轨道上的第一位置移动至第二位置。

在一些实施例中，其中接脚存取点的预定数目等于第一金属轨道的数目减去1。

根据实例实施例，用于形成电路布局图的系统包含：记忆体；及连接至记忆体的处理器，其中处理器可操作以：接收与电路相关联的电路布局图；判定电路的第一单元的输入接脚及输出接脚包含平行图案；响应于判定电路的第一单元的输入接脚及输出接脚包含平行图案，自单元库判定第二单元，第二单元电等效于第一单元；在电路布局图中将第一单元与第二单元交换；及执行工程变更命令路由以在电路布局图中连接第二单元。

在一些实施例中，其中处理器进一步可操作以在执行工程变更命令路由之后，在更新的电路布局图上执行设计规则检查。

在一些实施例中，其中处理器进一步可操作以在执行设计规则检查之后，判定第二单元的输入接脚及输出接脚包含平行图案。

在一些实施例中，其中处理器进一步可操作以响应于在执行设计规则检查之后判定第二单元的输入接脚及输出接脚不包含平行图案，提供更新的电路布局图。

本案概述了各种实施例，使得熟悉此项技术者可更佳地理解本案的一实施例的态样。熟悉此项技术者应了解，该些技术者可容易将本案的一实施例用作作为设计或修改用于实现本文中介绍的实施例的相同目的及/或达成与本文中介绍的实施例的相同优优点的其他制程及结构的基础。熟悉此项技术者亦应认识至，这些等效构造不背离本案的一实施例的精神及范畴，且该些技术者可在不背离本案的一实施例的精神及范畴的情况下作出本文中的各种改变、取代及改动。

Claims

1.一种形成一电路布局图的方法，其特征在于，该方法包含以下步骤：

接收与一电路相关联的一电路布局图；

在该电路布局图上执行一平行图案识别，其中执行该平行图案识别包含判定该电路布局图中存在一平行图案；

响应于判定该电路布局图中存在一平行图案，启动与该平行图案相关联的一第一单元与一第二单元的一单元交换；

在该第一单元的该单元交换之后，执行工程变更命令路由以在该电路布局图中连接该第二单元；及

提供包含该第二单元的一更新电路布局图。

2.根据权利要求1所述的方法，其特征在于，判定该电路布局图中存在该平行图案的步骤包含以下步骤：

执行一影像识别程序以判定该电路布局图中的该平行图案的步骤。

3.根据权利要求1所述的方法，其特征在于，判定该电路布局图中存在该平行图案的步骤包含以下步骤：

执行一影像识别程序以判定该电路布局图中的该单元的一第一接脚至该单元的一第二接脚上的一投影上的一重叠。

4.根据权利要求1所述的方法，其特征在于，启动该单元交换的步骤包含以下步骤：

自一单元库判定该第二单元，该第二单元电等效于该第一单元；及

将该第一单元与该第二单元交换。

5.一种产生一单元布局的方法，其特征在于，该方法包含以下步骤：

选择具有一接脚存取点的一第一金属轨道；

在一第一位置处在一第二金属轨道上应用一第二金属板的一最小长度，其中在该第一位置处该第二金属板的该最小长度在该接脚存取点处与该第一金属轨道重叠；

判定在该第一位置处该第二金属板的该最小长度满足与该单元布局相关联的一封闭距离；

响应于判定在该第一位置处该第二金属板的该最小长度满足与该单元布局相关联的该封闭距离，判定在该第一位置处该第二金属板的该最小长度在距该第一金属轨道最接近的一边界内；

响应于判定在该第一位置处该第二金属板的该最小长度在距该第一金属轨道最接近的该边界内，判定用于该单元布局的接脚存取点的一数目大于接脚存取点的一预定数目；及

响应于判定用于该单元布局的该些接脚存取点的该数目大于接脚存取点的该预定数目，在一第二金属轨道上的一第一位置处界定用于该第二金属板的一第一阻塞位置。

6.根据权利要求5所述的方法，其特征在于，在该第二金属轨道上的该第一位置处界定用于该第二金属板的该第一阻塞位置的步骤包含以下步骤：

在该第二金属轨道上的该第一位置处界定用于该第二金属板的该第一阻塞位置，使得在该第一位置处该第二金属板的该最小长度不与该第一阻塞位置重叠。

7.根据权利要求5所述的方法，其特征在于，该第二位置朝向该第二金属轨道上的该单元布局的一中心。

8.根据权利要求5所述的方法，其特征在于，判定在该第一位置处该第二金属板的该最小长度在距该第一金属轨道最接近的该边界内的步骤进一步包含以下步骤：

响应于判定在该第一位置处该第二金属板的该最小长度不在距该第一金属轨道最接近的该边界内，将该第二金属板的该最小长度朝向该单元的一中心沿着该第二轨道移动至一第二位置。

9.根据权利要求5所述的方法，其特征在于，其进一步包含以下步骤：

响应于判定用于该单元布局的接脚存取点的该数目不超过接脚存取点的该预定数目，将用于该第二金属板的该第一阻塞位置自该第二金属轨道上的该第一位置移动至一第二位置。

10.一种形成一电路布局图的系统，其特征在于，该系统包含：

一记忆体；及

一处理器，连接至该记忆体的，其中该处理器可操作以：

接收与一电路相关联的一电路布局图；

判定该电路的一第一单元的一输入接脚及一输出接脚包含一平行图案；

响应于判定该电路的该第一单元的该输入接脚及该输出接脚包含该平行图案，自一单元库判定一第二单元，该第二单元电等效于该第一单元；

在该电路布局图中将该第一单元与该第二单元交换；

执行一工程变更命令路由以在该电路布局图中连接该第二单元；及

提供包含该第二单元的该更新的电路布局图。