CN115016897A - 用于高效图形虚拟化的设备及方法 - Google Patents

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CN115016897A CN202210782547.6A CN202210782547A CN115016897A CN 115016897 A CN115016897 A CN 115016897A CN 202210782547 A CN202210782547 A CN 202210782547A CN 115016897 A CN115016897 A CN 115016897A
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P.克
B.温布
A.科克
N.L.库雷
J.B.马斯特罗纳德
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Abstract

本发明涉及用于高效地图形虚拟化的设备和方法。描述了分配本地存储器到虚拟机的设备和方法。例如，设备的一个实施例包括命令流送器，用于对来自多个虚拟机（VM）或应用的命令排队，所述命令从所述命令流送器分发并且由图形处理单元（GPU）的图形处理资源来执行；图块高速缓存，用于当所述命令由图形处理资源执行时存储与多个VM或应用相关联的图形数据；以及图块高速缓存分配硬件逻辑，用于将所述图块高速缓存的第一部分分配给第一VM或应用以及将所述图块高速缓存的第二部分分配给第二VM或应用；当所述图块高速缓存的第一部分和/或所述图块高速缓存的第二部分变满时所述图块高速缓存分配硬件逻辑进一步分配系统存储器中的第一区域以存储溢出数据。

Description

用于高效图形虚拟化的设备及方法
技术领域
本发明总体上涉及计算机处理器领域。更具体地，本发明涉及用于高效图形虚拟化的设备及方法。
相关技术的说明
最近在图形处理器单元（GPU）虚拟化方面取得了快速的进展。虚拟化图形处理环境被用于例如媒体云、远程工作站/桌面、可互换虚拟仪器（IVI）、富客户端虚拟化等等。某些架构通过俘获与仿真来执行完整GPU虚拟化，以对全功能虚拟GPU（vGPU）进行仿真，同时通过传递对性能关键的图形存储器资源来提供接近原生的性能。
随着GPU在服务器中支持3D、媒体和GPGPU工作负载的重要性日益增加，GPU虚拟化正变得越来越普遍。如何虚拟化来自虚拟机（VM）的GPU存储器访问是关键设计因素之一。GPU拥有自己的图形存储器：专用视频存储器或共享系统存储器。当系统存储器用于图形时，客户机物理地址（GPA）需要在被硬件访问之前转换为主机物理地址（HPA）。
为GPU执行转换有多种方法。一些实施方式通过硬件支持来执行转换，但是可以仅向一个VM传递GPU。另一解决方案是针对转换构建阴影结构的软件方法。例如，阴影页表采用某些架构来实现，诸如在上文提及的完整的GPU虚拟化解决方案中，所述架构可以支持多个VM共享物理GPU。
在一些实施方式中，客户机/VM存储器页面由主机存储器页面支持。虚拟机监视器（VMM）（有时称为“管理程序”）使用例如扩展页表（EPT）从客户机物理地址（PA）映射到主机PA。可以使用多种存储器共享技术，诸如内核同页合并（KSM）技术。
KSM将具有相同内容的来自多个VM的页面合并到带有写入保护的单个页面中。也就是说，如果（从客户机PA1映射到主机PA1的）VM1中的存储器页面具有与（从客户机PA2映射到主机PA2的）VM2中的另一个存储器页面相同的内容，则可以仅使用一个主机页面（如HPA_SH）来支持客户机存储器。也就是说，VM1的客户机PA1和VM2的PA2都映射到带有写入保护的HPA_SH。这节省用于系统的存储器，并且对于客户机的只读存储器页面（诸如代码页面和零页面）特别有用。利用KSM，一旦VM修改了页面内容，就可以使用写入时复制（COW）技术来移除共享。
中介传递用于虚拟化系统中的装置性能和共享，其中，单个物理GPU作为多个虚拟GPU呈现给具有直接DMA的多个客户机，而来自客户机的特权资源访问仍然是被俘获与仿真的。在某些实施方式中，每个客户机可以运行原生GPU驱动程序，并且装置DMA直接进入存储器，而无需管理程序的干预。
附图说明
结合以下附图，从下面的详细描述中可以获得对本发明的更好理解，其中：
图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器；
图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；
图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器；
图4是用于图形处理器的图形处理引擎的实施例的框图；
图5是图形处理器的另一实施例的框图；
图6是包括进程要素阵列的线程执行逻辑的框图；
图7图示了根据实施例的图形处理器执行单元指令格式；
图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线。
图9A是图示了根据实施例的图形处理器命令格式的框图；
图9B是图示了根据实施例的图形处理器命令序列的框图；
图10图示了根据实施例的数据处理系统的示例性图形软件架构；
图11图示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；
图12图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路；
图13图示了可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器；
图14图示了可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器；
图15图示了示例性图形处理系统；
图16图示了用于全图形虚拟化的示例性架构；
图17图示了包括虚拟图形处理单元（vGPU）的示例性虚拟化图形处理架构；
图18图示了具有IOMMU的虚拟化架构的一个实施例；
图19图示了一个实施例，在所述实施例中，图形处理在服务器上执行；
图20图示了用于智能地在虚拟机或应用之间分配图块高速缓存的一个实施例；
图21图示了根据本发明的一个实施例的方法；
图22图示了其中缓冲和仲裁被利用以减少一个VM被另一个VM阻挡的一个实施例；
图23图示了在一个实施例中利用的一系列上游和下游队列；
图24图示其中使用到系统存储器中的溢出在VM之间分配共享本地存储器的一个实施例；
图25图示了根据本发明的一个实施例的方法；
图26图示了用于供应存储器结构的架构的一个实施例；
图27图示了根据本发明的一个实施例的方法；
图28是图示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统的框图。
图29A至图29D图示了根据实施例的并行处理器部件；
图30A至图30B是根据实施例的图形多处理器的框图；
图31A至图31F图示了其中多个GPU通信地耦合至多个多核处理器的示例性架构；以及
图32图示了根据实施例的图形处理流水线。
具体实施方式
在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。
示例性图形处理器架构和数据类型
系统概述
图1是根据实施例的处理系统100的框图。在各种实施例中，系统100包括一个或多个处理器102和一个或多个图形处理器108，并且可以是单处理器桌面系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是用于移动式、手持式、或嵌入式装置的片上系统（SoC）集成电路内并入的处理平台。
系统100的实施例可包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统100还可包括可穿戴装置（诸如智能手表可穿戴装置、智能眼镜装置、增强现实装置、或虚拟现实装置）、与所述可穿戴装置耦合、或者集成在所述可穿戴装置中。在一些实施例中，数据处理系统100是电视或机顶盒装置，所述电视或机顶盒装置具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，所述一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理装置，如数字信号处理器（DSP）。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，处理器102与处理器总线110耦合，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出（I/O）控制器中枢130。存储器控制器中枢116促进存储器装置与系统100的其他部件之间的通信，而I/O控制器中枢（ICH）130经由本地I/O总线提供与I/O装置的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在所述处理器内。
存储器装置120可以是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪存存储器装置、相变存储器装置、或具有合适的性能用作处理存储器的某个其他存储器装置。在一个实施例中，存储器装置120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。
在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器装置120和处理器102。I/O外围部件包括但不限于音频控制器146、固件接口128、无线收发器126（例如，Wi-Fi、蓝牙）、数据存储装置124（例如，硬盘驱动器、闪存存储器等）、以及用于将传统（例如，个人系统2（PS/2））装置耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线（USB）控制器142连接多个输入装置，诸如键盘和鼠标144组合。网络控制器134还可以与ICH 130耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线110耦合。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器（诸如外部图形处理器112）内。
图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。所述高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线（例如，PCI、PCI Express）。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器装置（未示出）的访问。
在一些实施例中，处理器核202A至202N中的一个或多个处理器核包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元（PCU），所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，诸如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个I/O互连中的多个种类中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218（诸如eDRAM模块）之间的通信的封装I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构（ISA）方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所图示的部件的SoC集成电路。
图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器的映射I/O接口并且利用被放置在处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示装置320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组（MPEG）（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及电影与电视工程师协会（SMPTE）421 M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG、以及运动JPEG（MJPEG）格式）。
在一些实施例中，图形处理器300包括块图像传送（BLIT）引擎304以便执行二维（2D）栅格化器操作，包括例如，位边界块传送。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，诸如使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频去交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程在3D/媒体子系统315中所包括的一个或多个图形执行单元上执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器）以便在线程之间共享数据并用于存储输出数据。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎（GPE）410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，图示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不明确地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。
在一些实施例中，GPE 410与命令流送器403耦合或包括所述命令流送器，所述命令流送器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流送器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流送器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理所述命令和数据。
在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元另外包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的（一个或多个）处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）418中的存储器。URB 418可以存储用于多个线程的数据。在一些实施例中，URB418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信（ITC）423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在用于给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。
图5是图形处理器500的另一实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流送器503来解译。在一些实施例中，图形处理器500包括可缩放执行逻辑，以用于经由（一个或多个）图形核580A至580N执行3D几何处理和媒体处理。对于3D几何处理命令，命令流送器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流送器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎（VQE）530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。
在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N（有时被称为核分片），各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N（有时被称为核子分片）。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核（例如，550A）的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
执行单元
图6图示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元（例如，执行单元608A、608B、608C，608D，一直到608N-1和608N中的任一个）来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器（如系统存储器或高速缓存存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，608A）是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。
在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线（例如，图5的536）可以将顶点处理、镶嵌（tessellation）或几何着色器分派至线程执行逻辑600（图6）进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。
在一些实施例中，执行单元608A至608N支持指令集（所述指令集包括对许多标准3D图形着色器指令的原生支持），从而使得以最小的转换执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。这些执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元608A至608N中的每一个都能够多发布单指令多数据（SIMD）执行，并且多线程操作能够在面对较高等待时间的存储器访问时实现有效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于能够整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他杂项运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。
执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行信道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。信道的数量可以与针对特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素（四倍字长（QW）大小的数据元素）、八个单独32位压缩数据元素（双倍字长（DW）大小的数据元素）、十六个单独16位压缩数据元素（字长（W）大小的数据元素）、或三十二个单独8位数据元素（字节（B）大小的数据元素）在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存（例如，606）包括在所述线程执行逻辑600中以便高速缓存用于所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，612）被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。
在执行过程中，所述图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被栅格化成像素数据，则着色器处理器602内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）被调用以便进一步计算输出信息，并且使得结果被写入到输出表面（例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元（例如，608A）。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算用于每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器（例如，数据高速缓存612）从而经由数据端口高速缓存数据以供存储器访问。
图7是框图，图示了根据一些实施例的图形处理器指令格式700。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框图示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和图示的指令格式700是宏指令，因为所述宏指令是供应至执行单元的指令，这与从指令解码产生的微操作相反（一旦所述指令被处理）。
在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位压缩指令格式730可用于基于所选指令、指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的本地指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的本地指令。
针对每种格式，指令操作码712限定了所述执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据信道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如信道选择（例如，预测）以及数据信道排序（例如，混合）。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据信道的数量。在一些实施例中，执行大小字段716不可用于64位压缩指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数（src0 720、src1722）以及一个目标操作数718。在一些实施例中，执行单元支持双目的地指令，其中，这些目的地之一是隐式的。数据操作指令可以具有第三源操作数（例如，SRC2 724），其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与所述指令一起传递的立即数（例如，硬编码）值。
在一些实施例中，128位的指令格式710包括访问/寻址模式字段726，所述访问/寻址模式字段例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，其指定用于指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分判定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组742共享五个最高有效位（MSB），其中，移动（mov）指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744（例如，调用（call）、跳（jmp））包括采用0010xxxxb形式（例如，0x20）的指令。杂项指令组746包括指令的混合，包括采用0011xxxxb形式（例如，0x30）的同步指令（例如，等待（wait）、发送（send））。并行数学指令组748包括采用0100xxxxb形式（例如，0x40）的按分量的算术指令（例如，加（add）、乘（mul））。并行数学组748跨数据信道并行地执行算术运算。向量数学分组750包括按照0101xxxxb形式（例如，0x50）的算术指令（例如，dp4）。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线
图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器（未示出）的寄存器写入的控制或者经由环形互连802经由下发至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流送器803被解译，所述命令流送器将指令供应至图形流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流送器803引导顶点获取器805的操作，其从存储器读取顶点数据并执行命令流送器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间转换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，其专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速镶嵌的镶嵌部件。在一些实施例中，可编程的外壳着色器811配置镶嵌操作。可编程域着色器817提供对镶嵌输出的后端评估。镶嵌器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用镶嵌，则可以对镶嵌部件（例如，外壳着色器811、镶嵌器813、以及域着色器817）进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪裁器829。在一些实施例中，几何着色器在整个几何对象（而非顶点或者如图形流水线的先前级中的顶点补丁）上进行操作。如果禁用镶嵌，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在镶嵌单元被禁用时执行几何镶嵌。
在栅格化之前，剪裁器829处理顶点数据。裁剪器829可以是固定功能的裁剪器或者具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格器和深度测试部件873分派像素着色器以将几何对象转换为其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对栅格器和深度测试部件873进行旁路并且经由流出单元823访问未栅格化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和（一个或多个）相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与所述处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线870包含栅格化器和深度测试部件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据执行基于像素的操作，然而在一些实例中，与2D操作（例如，利用混合的位块图像传送）相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流送器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流送器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示装置（未示出）耦合，所述显示装置可以是系统集成显示装置（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示装置。
在一些实施例中，图形流水线820和媒体流水线830可配置用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口（API）。在一些实施例中，用于图形处理器的驱动程序软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是图示了根据一些实施例的图形处理器命令格式900的框图。图9B是框图，图示了根据实施例的图形处理器命令序列910。图9A中的实线框图示了一般包括在图形命令中的部件，而虚线包括任选的或仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识所述命令的目标客户端902、命令操作代码（操作码）904、以及用于所述命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。
在一些实施例中，客户端902限定了处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905（如果存在的话）从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望明确的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被下发，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏（dirty）’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间明确地切换时，使用流水线选择命令913。在一些实施例中，在下发流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要下发针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前立即需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，用于返回缓冲器状态的命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件（如果将不使用那些元件的话）。
在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’（‘go’）或‘剔除’（‘kick’）命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是明确相关的。
在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于对媒体对象进行处理。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在下发媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件（例如，寄存器写入）来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10图示了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的Microsoft® Windows®操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时（JIT）编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示（SPIR）的版本。
在一些实施例中，用户模式图形驱动程序1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012变换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动程序1026以用于编译。在一些实施例中，用户模式图形驱动程序1026使用操作系统内核模式功能1028来与内核模式图形驱动程序1029进行通信。在一些实施例中，内核模式图形驱动程序1029与图形处理器1032进行通信以便分派命令和指令。
IP核实施方式
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路（诸如处理器）内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示（称为“IP核”）是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得所述电路执行与在此描述的实施例中的任一实施例相关联地描述的操作。
图11是图示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施1130可采用高级编程语言（例如，C/C++）生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传送级（RTL）设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路（包括使用建模的数字信号执行的相关联逻辑）的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言（HDL）或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140（例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输（例如，经由互联网）IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据在此描述的至少一个实施例的操作。
示例性片上系统集成电路
图12至图14图示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关联图形处理器。除了所图示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是图示了根据实施例的可以使用一个或多个IP核来制造的示例性片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205（例如，CPU）、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路还可以包括显示装置1245，所述显示装置耦合至高清晰度多媒体接口（HDMI）控制器1250和移动行业处理器接口（MIPI）显示界面1255中的一项或多项。可以由闪存子系统1260（包括闪存和闪存控制器）来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器装置。另外，一些集成电路还包括嵌入式安全引擎1270。
图13是图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N（例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N）。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段（例如，像素）着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理级并生成图元和顶点数据。（一个或多个）片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示装置上的帧缓冲器。在一个实施例中，（一个或多个）片段处理器1315A至1315N被优化以执行对于OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3D API中提供的像素着色器程序相似的操作。
另外，图形处理器1310还包括一个或多个存储器管理单元（MMU）1320A至1320B、一个或多个高速缓存1325A至1325B和（一个或多个）电路互连1330A至1330B。一个或多个MMU1320A至1320B为图形处理器1310（其包括为顶点处理器1305和/或（一个或多个）片段处理器1315A至1315N）提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A至1320B可以与系统内的其他MMU（其包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU）同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。
图14是框图，图示了根据实施例的可以使用一个或多个IP核来制造的片上系统集成电路的附加示例性图形处理器1410。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A至1320B、（一个或多个）高速缓存1325A至1325B和（一个或多个）电路互连1330A至1330B。
图形处理器1410包括一个或多个着色器核1415A至1415N（例如，1415A、1415B、1415C、1415D、1415E、1415F，一直到1315N-1和1315N），所述一个或多个着色器核提供统一的着色器核架构，其中，单个核或类型或核可以执行所有类型的可编程着色器代码，包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实施方式中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快图块操作以进行基于图块的渲染的图块单元1418，其中，场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间相干性或优化内部高速缓存的使用。
示例性图形虚拟化架构
本发明的一些实施例在利用全图形处理器单元（GPU）虚拟化的平台上实现。如此，下面提供本发明的一个实施例中采用的GPU虚拟化技术的概述，随后详细描述用于模式驱动的页表阴影化的设备和方法。
本发明的一个实施例采用在客户机中运行原生图形驱动程序的完整GPU虚拟化环境，以及实现客户机之间的良好性能、可扩缩性和安全隔离的中介传递。这个实施例向每个虚拟机（VM）提供虚拟全功能GPU，所述虚拟全功能GPU可以在大多数情况下直接访问性能关键型资源而不需要来自管理程序的干预，同时以最低的成本对来自客户机的特权操作进行俘获与仿真。在一个实施例中，具有完整GPU特征的虚拟GPU（vGPU）被呈现给每个VM。在大多数情况下，VM可以直接访问性能关键型资源，而不需要来自管理程序的干预，同时对来自客户机的特权操作进行俘获与仿真，以提供VM之间的安全隔离。每个量子切换vGPU上下文，以在多个VM之间共享物理GPU。
图15图示了可以在其上实现本发明的实施例的高级系统架构，所述高级系统架构包括图形处理单元（GPU）1500、中央处理单元（CPU）1520、以及在GPU 1500和CPU 1520之间共享的系统存储器1510。渲染引擎1502从系统存储器1510中的命令缓冲器1512获取GPU命令，以使用各种不同的特征来加速图形渲染。显示引擎1504从帧缓冲器1514获取像素数据，并且然后将所述像素数据发送至外部监视器以进行显示。
某些架构使用系统存储器1510作为图形存储器，而其他GPU可以使用管芯上存储器。可以通过GPU页表1506将系统存储器1510映射到多个虚拟地址空间中。2 GB全局虚拟地址空间称为全局图形存储器，可以从GPU 1500和CPU 1520访问，通过全局页表被映射。本地图形存储器空间以多个2 GB本地虚拟地址空间的形式被支持，但仅限于通过本地页表从渲染引擎1502进行访问。全局图形存储器大部分是帧缓冲器1514，但也用作命令缓冲器1512。在硬件加速进行时，对本地图形存储器进行大量的数据访问。具有管芯上存储器的GPU采用类似的页表机制。
在一个实施例中，CPU 1520通过生产者-消费者模型中的GPU特定命令来对GPU1500进行编程，如图15中所示。根据如OpenGL和DirectX的高级编程API，图形驱动程序将GPU命令编程到命令缓冲器1512中，包括主缓冲器和批缓冲器。GPU 1500然后获取并执行命令。主缓冲器（环形缓冲器）可以将其他批缓冲器链接在一起。术语“主缓冲器”和“环形缓冲器”在下文中可互换使用。批缓冲器用于传递每个编程模型的大部分命令（多达~98%）。寄存器元组（头部、尾部）用于控制环形缓冲器。在一个实施例中，CPU 1520通过更新尾部来向GPU 1500提交命令，而GPU 1500从头部获取命令，并且然后在命令已经完成执行之后通过更新头部来通知CPU 1520。
如上所述，本发明的一个实施例在具有中介传递的完整GPU虚拟化平台中实现。因此，每个VM都呈现有全功能GPU，以在VM内部运行原生图形驱动程序。然而，在以下三个方面具有重大挑战：（1）虚拟化整个复杂的现代GPU的复杂性，（2）由于多个VM共享GPU而导致的性能，以及（3）VM之间完全的安全隔离而无任何妥协。
图16图示了根据本发明的一个实施例的GPU虚拟化架构，所述GPU虚拟化架构包括在GPU 1600上运行的管理程序1610、特权虚拟机（VM）1620以及一个或多个用户VM 1631至1632。在管理程序1610中运行的虚拟化存根模块1611扩展存储器管理以包括用于用户VM1631至1632的扩展页表（EPT）1614，以及用于特权VM 1620的特权虚拟存储器管理单元（PVMMU）1612，以实现俘获和传递策略。在一个实施例中，每个VM 1620、1631至1632运行原生图形驱动程序1628，所述原生图形驱动程序可以如下所述利用资源分区直接访问帧缓冲器和命令缓冲器的性能关键型资源。为了保护特权资源，即I/O寄存器和PTE，来自用户VM1631至1632和特权VM 1620中的图形驱动程序1628的相应访问被俘获并且被转发至特权VM1620中的虚拟化中介器1622用于仿真。在一个实施例中，如所图示，虚拟化中介器1622使用超级调用来访问物理GPU 1600。
另外，在一个实施例中，虚拟化中介器1622实现与管理程序1610中的CPU调度器1616同时运行的GPU调度器1626，以在VM 1631至1632之间共享物理GPU 1600。一个实施例使用物理GPU 1600来直接执行从VM提交的所有命令，因此它避免了对渲染引擎进行仿真的复杂性，所述渲染引擎是GPU内最复杂的部分。同时，帧缓冲器和命令缓冲器的资源传递使管理程序1610对CPU访问的干预最小化，而GPU调度器1626保证每个VM量子都用于直接GPU执行。因此，所图示的实施例在多个VM之间共享GPU时实现良好的性能。
在一个实施例中，虚拟化存根1611选择性地俘获或传递某些GPU资源的客户机访问。虚拟化存根1611操纵EPT 1614条目以选择性地向用户VM 1631至1632呈现或隐藏特定地址范围，同时对于特权VM 1620使用PVMMU 1612中的保留位PTE，用于将客户机访问选择性地俘获或传递至特定的地址范围。在这两种情况下，俘获外围输入/输出（PIO）访问。所有被俘获的访问都被转发至虚拟化中介器1622进行仿真，而虚拟化中介器1611使用超级调用来访问物理GPU 1600。
如上所提及的，在一个实施例中，虚拟化中介器1622对用于特权资源访问的虚拟GPU（vGPU）1624进行仿真，并且在vGPU 1624之间进行上下文切换。同时，特权VM 1620图形驱动程序1628被用于初始化物理装置并管理功率。一个实施例采用灵活发布模型，通过将虚拟化中介器1622实现为特权VM 1620中的内核模块，用于减轻虚拟化中介器1622和管理程序1610之间的绑定。
分离的CPU/GPU调度机制经由CPU调度器1616和GPU调度器1626来实现。这样做是因为GPU上下文切换的成本可能是CPU上下文切换的成本的1000倍以上（例如，~700 us对~300 ns）。另外，在计算机系统中CPU核的数量可能不同于GPU核的数量。因此，在一个实施例中，GPU调度器1626与现有CPU调度器1616分开实现。分离调度机制导致需要并发访问来自CPU和GPU的资源。例如，当CPU正在访问VM1 1631的图形存储器时，GPU可能同时访问VM21632的图形存储器。
如上所讨论的，在一个实施例中，在每个VM 1620、1631至1632内部执行原生图形驱动程序1628，所述原生图形驱动程序通过由虚拟化中介器1622进行仿真的特权操作直接访问一部分性能关键型资源。分离调度机制导致下面描述的资源分区设计。为了更好地支持资源分区，一个实施例保留存储器映射I/O（MMIO）寄存器窗口以将资源分区信息传送给VM。
在一个实施例中，virt_info的位置和定义已经作为虚拟化扩展纳入硬件规范，因此图形驱动程序1628原生地处理扩展，并且未来的GPU生成遵循所述规范以实现向后兼容性。
虽然在图16中被图示为单独的部件，但是在一个实施例中，包括虚拟化中介器1622（及其vGPU实例1624和GPU调度器1626）的特权VM 1620被实现为管理程序1610内的模块。
在一个实施例中，虚拟化中介器1622通过对特权操作进行俘获与仿真来管理所有VM的vGPU 1624。虚拟化中介器1622处理物理GPU中断，并且可以向指定的VM 1631至1632生成虚拟中断。例如，命令执行的物理完成中断可能会触发虚拟完成中断，并且被传递给渲染拥有者。对每个语义的vGPU实例进行仿真的想法很简单；然而，实施方式涉及大量的工程工作和对GPU 1600的深入理解。例如，某些图形驱动程序可以访问约700个I/O寄存器。
在一个实施例中，GPU调度器1626实现粗粒度服务质量（QoS）策略。可以选择特定的时间量子作为每个VM 1631至1632共享GPU 1600资源的时间分片。例如，在一个实施例中，选择16 ms的时间量子作为调度时间分片，因为这个值导致人类对图像变化的低感知度。还选择这种相对较大的量子，因为GPU上下文切换的成本是CPU上下文切换成本的1000倍以上，因此所述量子不能像CPU调度器1616中的时间分片那么小。来自VM 1631至1632的命令被连续地提交给GPU 1600，直到客户机/VM耗尽其时间分片。在一个实施例中，GPU调度器1626在切换之前等待客户机环形缓冲器变为空闲，因为当今的大多数GPU是非抢占的，这可能影响公平。为了使等待开销最小化，可以通过跟踪命令提交以保证堆积命令在任何时间处于一定限度内来实现粗粒度流量控制机制。因此，与大的量子相比，所分配的时间分片与执行时间之间的时间漂移相对较小，因此实现了粗粒度QoS策略。
在一个实施例中，在渲染上下文切换时，在切换vGPU 1624之间的渲染引擎时，保存并恢复内部流水线状态和I/O寄存器状态，并且执行高速缓存/TLB转储清除。内部流水线状态对CPU不可见，但可以通过GPU命令进行保存和恢复。通过读取/写入渲染上下文中的寄存器列表可以实现保存/恢复I/O寄存器状态。现代GPU中包含的用于加速数据访问和地址转换的内部高速缓存和转换后备缓冲器（TLB）必须使用渲染上下文切换处的命令转储清除，以保证隔离性和正确性。在一个实施例中用于切换上下文的步骤是：1）保存当前I/O状态，2）转储清除当前上下文，3）使用附加命令来保存当前上下文，4）使用附加命令来恢复新的上下文，以及5）恢复新的上下文的I/O状态。
如所提及的，一个实施例使用专用的环形缓冲器来承载额外的GPU命令。（经审核的）客户机环形缓冲器可以被重新用于执行，但是直接将命令插入到客户机环形缓冲器是不安全的，因为CPU可能会继续使更多命令排队，从而导致被重写的内容。为了避免争用情况，一个实施例从客户机环形缓冲器切换到其自己的专用环形缓冲器。在上下文切换结束时，本实施例从专用环形缓冲器切换到新VM的客户机环形缓冲器。
一个实施例重新使用特权VM 1620图形驱动程序来初始化显示引擎，并且然后管理显示引擎以显示不同的VM帧缓冲器。
当两个vGPU 1624具有相同的分辨率时，仅切换帧缓冲器位置。对于不同的分辨率，特权VM可以使用硬件缩放器，这是现代GPU中的一项常见功能，以自动地对分辨率进行缩放。两种技术都只需几毫秒。在许多情况下，可能不需要显示管理，例如当VM未显示在物理显示器上时（例如，当所述VM托管在远程服务器上时）。
如图16中所图示,一个实施例传递对帧缓冲器和命令缓冲器的访问以加速来自VM1631至1632的性能关键型操作。对于2 GB大小的全局图形存储器空间，可以采用图形存储器资源分区和地址空间膨胀技术。对于本地图形存储器空间，每个图形存储器空间也都具有2 GB的大小，由于本地图形存储器仅可由GPU 1600访问，所以可通过渲染上下文切换来实现每个VM本地图形存储器。
如所提及，一个实施例在VM 1631至1632之间对全局图形存储器进行分区。如上所解释，分离的CPU/GPU调度机制要求CPU和GPU可以同时访问不同VM的全局图形存储器，因此每个VM必须随时使用其自己的资源来呈现，从而导致全局图形存储器的资源分区方法。
图17图示了用于图形虚拟化架构1700的一个实施例的附加细节，所述图形虚拟化架构包括由管理程序1710管理的多个VM（例如VM 1730和VM 1740），包括对GPU 1720中的GPU特征全部阵列的访问。在各实施例中，管理程序1710可以使得VM 1730或VM 1740能够将图形存储器和其他GPU资源用于GPU虚拟化。基于GPU虚拟化技术，一个或多个虚拟GPU（vGPU）（例如vGPU 1760A和1760B）可以访问由GPU 1720硬件提供的全部功能。在各种实施例中，管理程序1710可以跟踪、管理如本文所述的vGPU 1760A和1760B的资源和生命周期。
在一些实施例中，vGPU 1760A-B可以包括呈现给VM 1730、1740的虚拟GPU装置，并且可以用于与原生GPU驱动程序交互（例如，如上文相对于图16所述）。然后，VM 1730或VM1740可以访问GPU特征全部阵列并且使用vGPU 1760A-B中的虚拟GPU装置来访问虚拟图形处理器。例如，一旦VM 1730被俘获在管理程序1710中，则管理程序1710可以操纵vGPU实例（例如，vGPU 1760A）并且确定VM 1730是否可以访问vGPU 1760A中的虚拟GPU装置。可以每个量子或事件切换vGPU上下文。在一些实施例中，可以每GPU渲染引擎（诸如，3D渲染引擎1722或位块传送器渲染引擎1724）发生上下文切换。定期切换允许多个VM以对VM的工作负荷透明的方式来共享物理GPU。
GPU虚拟化可以采取各种形式。在一些实施例中，可以利用装置传递来启用VM1730，其中，整个GPU 1720被呈现给VM 1730，如同它们是直接相连的。很像可以指定单个中央处理单元（CPU）核专供VM 1730使用，也可以指定GPU 1720专供VM 1730使用（例如，甚至在有限时间内）。另一个虚拟化模型是分时，其中，GPU 1720或其一部分可以以多路复用的方式由多个VM（例如，VM 1730和VM 1740）共享。在其他实施例中，设备1700还可以使用其他GPU虚拟化模型。在各个实施例中，可以对与GPU 1720相关联的图形存储器进行分区，并且将其分配给管理程序1710中的各vGPU 1760A-B。
在各实施例中，图形转换表（GTT）可以被VM或GPU 1720用于将图形处理器存储器映射到系统存储器或者用于将GPU虚拟地址转换为物理地址。在一些实施例中，管理程序1710可以经由阴影GTT来管理图形存储器映射，并且所述阴影GTT可以保持在vGPU实例（例如，vGPU 1760A）中。在各实施例中，每个VM可以有相应的阴影GTT以用于保持图形存储器地址与物理存储器地址（例如，虚拟化环境下的机器存储器地址）之间的映射。在一些实施例中，阴影GTT可以被共享并且维持用于多个VM的映射。在一些实施例中，每个VM 1730或VM1740可以包括每进程GTT和全局GTT两者。
在一些实施例中，设备1700可以将系统存储器用作图形存储器。可以通过GPU页表将系统存储器映射到多个虚拟地址空间中。设备1700可以支持全局图形存储器空间和每进程图形存储器地址空间。全局图形存储器空间可以是通过全局图形转换表（GGTT）进行映射的虚拟地址空间（例如，2 GB）。此地址空间的下部部分有时被称为可从GPU 1720和CPU（未示出）访问的开口。此地址空间的上部部分被称为仅可以被GPU 1720使用的高位图形存储器空间或隐藏图形存储器空间。在各实施例中，阴影全局图形转换表（SGGTT）可以被VM1730、VM 1740、管理程序1710或GPU 1720用于基于全局存储器地址空间将图像存储器地址转换为对应的系统存储器地址。
在完全GPU虚拟化时，静态全局图形存储器空间分区方案可能面临可扩缩性问题。例如，对于2 GB的全局图形存储器空间，可以为开口预留第一512兆字节（MB）虚拟地址空间，并且其剩余部分（1536 MB）可以变成高位（隐藏）图形存储器空间。利用静态全局图形存储器空间分区方案，使能了完全GPU虚拟化的每个VM可以分配有128 MB开口和384 MB高位图形存储器空间。因此，2 GB全局图形存储器空间仅可以容置最多四个VM。
除了可扩缩性问题，具有有限图形存储器空间的VM还可能经受性能退化。有时，当媒介应用广泛地使用GPU媒介硬件加速时，可以在所述媒介应用的一些媒介繁重工作负荷中观察到严重的性能降级。作为示例，为了对一个信道的1080p H.264/高级视频编码（AVC）位流进行解码，可能需要至少40 MB的图形存储器。因此，对10个信道的1080p H264/AVC位流进行解码，可能需要至少400 MB的图形存储器空间。同时，可能需要留出一些图形存储器空间来进行表面合成/颜色转换，在解码过程中切换显示帧缓冲器等。在这种情况下，每个VM的512 MB的图形存储器空间可能不足以让所述VM运行多视频编码或解码。
在各实施例中，设备100可以利用按需式SGGTT来实现GPU图形存储器过量使用。在一些实施例中，管理程序1710可以按需构建SGGTT，所述SGGTT可以包括对来自不同GPU部件的所有者VM的图形存储器虚拟地址的所有待使用转换。
在各实施例中，管理程序1710所管理的至少一个VM可以分配有多于静态分区的全局图形存储器地址空间以及存储器。在一些实施例中，管理程序1710所管理的至少一个VM可以分配有或者能够访问整个高位图形存储器地址空间。在一些实施例中，管理程序1710所管理的至少一个VM可以分配有或者能够访问整个图形存储器地址空间。
管理程序/VMM 1710可以用命令解析器1718来检测VM 1730或VM 1740所提交的命令的GPU渲染引擎的潜在存储器工作集。在各实施例中，VM 1730可以有对应的命令缓冲器（未示出）以用于保持来自3D工作负荷1732或媒介工作负荷1734的命令。类似地，VM 1740可以有对应的命令缓冲器（未示出）以用于保持来自3D工作负荷1742或媒介工作负荷1744的命令。在其他实施例中，VM 1730或VM 1740可以有其他类型的图形工作负荷。
在各实施例中，命令解析器1718可以扫描来自VM的命令并且确定所述命令是否包含存储器操作数。如果是，则命令解析器可以例如从VM的GTT中读取有关的图形存储器空间映射，并且然后将其写入SGGTT的特定于工作负荷的部分中。在对工作负荷的整个命令缓冲器进行扫描之后，可以生成或更新保持了与此工作负荷相关联的存储器地址空间映射的SGGTT。另外，通过扫描来自VM 1730或VM 1740的待执行命令，命令解析器1718还可以提高GPU操作的安全性（比如通过减轻恶意操作）。
在一些实施例中，可以生成一个SGGTT来保持来自所有VM的所有工作负荷的转换。在一些实施例中，可以生成一个SGGTT来保持例如来自仅一个VM的所有工作负荷的转换。特定于工作负荷的SGGTT部分可以由命令解析器1718按需构建以用于保持用于特定工作负荷（例如，来自VM 1730的3D工作负荷1732或来自VM 1740的媒介工作负荷1744）的转换。在一些实施例中，命令解析器1718可以将SGGTT插入到SGGTT队列1714中并且将相应工作负荷插入到工作负荷队列1716中。
在一些实施例中，GPU调度器1712可以在执行时间构建这种按需式SGGTT。特定硬件引擎可以仅使用在执行时间分配给VM 1730的图形存储器地址空间的一小部分，并且GPU上下文切换很少发生。为了利用这种GPU特征，管理程序1710可以用VM 1730的SGGTT来仅保持对各个GPU部件（而非分配给VM 1730的全局图形存储器地址空间的整个部分）的执行和待执行转换。
用于GPU 1720的GPU调度器1712可以与设备1700中的CPU的调度器分离开。在一些实施例中，为了利用硬件并行性，GPU调度器1712可以分别对不同GPU引擎（例如，3D渲染引擎1722、位块传送器渲染引擎1724、视频命令流送器（VCS）渲染引擎1726、以及视频增强型命令流送器（VECS）渲染引擎1728）的工作负荷进行调度。例如，VM 1730可以是3D加强的，并且3D工作负荷1732在一个时刻可能需要被调度到3D渲染引擎1722。同时，VM 1740可以是媒介加强的，并且媒介工作负荷1744可能需要被调度到VCS渲染引擎1726和/或VECS渲染引擎1728。在此情况下，GPU调度器1712可以分别调度来自VM 1730的3D工作负荷1732和来自VM1740的媒介工作负荷1744。
在各实施例中，GPU调度器1712可以追踪GPU 1720中的对应渲染引擎所使用的执行中的SGGTT。在此情况下，管理程序1710可以保留每个渲染引擎SGGTT以用于追踪对应渲染引擎中的所有执行中的图形存储器工作集。在一些实施例中，管理程序1710可以保留单个SGGTT以用于追踪用于所有渲染引擎的所有执行中的图形存储器工作集。在一些实施例中，这种追踪可以基于单独的执行中SGGTT队列（未示出）。在一些实施例中，这种追踪可以基于SGGTT队列1714上的标记（例如，使用注册表）。在一些实施例中，这种追踪可以基于工作负荷队列1716上的标记（例如，使用注册表）。
在调度过程中，GPU调度器1712可以针对来自工作负荷队列1716的待调度工作负荷来检查来自SGGTT队列1714的SGGTT。在一些实施例中，为了调度用于特定渲染引擎的下一个VM，GPU调度器1712可以检查由该渲染引擎的VM使用的特定工作负荷的图形存储器工作集是否与由此渲染引擎执行的或待执行的图形存储器工作集冲突。在其他实施例中，这种冲突检查可以延伸至由所有其他渲染引擎利用执行中或待执行图形存储器工作集进行检查。在各实施例中，这种冲突检查可以基于SGGTT队列1714中的相应SGGTT或者基于管理程序1710所保留的SGGTT以用于追踪如在上文中所讨论的对应渲染引擎中的所有执行中图形存储器工作集。
如果不存在冲突，则GPU调度器1712可以将执行中和待执行图形存储器工作集集成在一起。在一些实施例中，也可以生成特定渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT并且将其存储在例如SGGTT队列1714中或其他数据存储装置中。在一些实施例中，还可以生成并存储与一个VM相关联的所有渲染引擎的执行中和待执行图形存储器工作集的所产生的SGGTT，如果所有这些工作负荷的图形存储器地址不与彼此冲突的话。
在将所选VM工作负荷提交到GPU 1720之前，管理程序1710可以将相应SGGTT页写入GPU 1720中（例如，到图形转换表1750）。因此，管理程序1710可以使得此工作负荷能够利用全局图形存储器空间中的正确映射来执行。在各实施例中，所有这些转换条目均可以写入图形转换表1750中，到下部存储器空间1754或上部存储器空间1752。在一些实施例中，图形转换表1750可以每VM包含单独的表以保持这些转换条目。在其他实施例中，图形转换表1750还可以每渲染引擎包含单独的表以适用于这些转换条目。在各实施例中，图形转换表1750可以至少包含待执行图形存储器地址。
然而，如果存在GPU调度器1712所确定的冲突，则然后GPU调度器1712可以延迟此VM的调度，并且反而尝试着调度相同或不同VM的另一个工作负荷。在一些实施例中，如果两个或更多个VM可以尝试着使用同一图形存储器地址（例如，针对同一渲染引擎或两个不同的渲染引擎），则可以检测到这种冲突。在一些实施例中，GPU调度器1712可以改变调度器策略以避免选择有可能与彼此冲突的渲染引擎中的一个或多个渲染引擎。在一些实施例中，GPU调度器1712可以暂停执行硬件引擎以减轻冲突。
在一些实施例中，如本文中所讨论的GPU虚拟化时的存储器过量使用可以与静态全局图形存储器空间分区方案共存。作为示例，下部存储器空间1754的开口仍可以用于所有VM的静态分区。上部存储器空间1752中的高位图形存储器空间可以用于存储器过量使用方案。与静态全局图形存储器空间分区方案相比，GPU虚拟化时的存储器过量使用方案可以使得每个VM能够使用上部存储器空间1752中的整个高位图形存储器空间，这可以允许每个VM内的一些应用使用更大的图形存储器空间以获得改进的性能。
在静态全局图形存储器空间分区方案的情况下，最初要求保护存储器的大部分的VM在运行时仅可以使用一小部分，而其他VM可能处于缺乏存储器的状态。在存储器过量使用的情况下，管理程序可以按需为VM分配存储器，并且所节省的存储器可以用于支持更多VM。在基于SGGTT的存储器过量使用的情况下，在运行时仅可以分配待执行工作负荷所使用的图形存储器空间，这节省了图形存储器空间并且支持更多VM访问GPU 1720。
当前架构使能够实现在云和数据中心环境中托管GPU工作负荷。完整GPU虚拟化是GPU云中使用的基本使能技术之一。在完整GPU虚拟化中，虚拟机监视器（VMM），尤其是虚拟GPU（vGPU）驱动程序俘获并仿真客户机对特权GPU资源的访问，以用于安全性和多路复用，同时通过CPU访问性能关键型资源，例如CPU访问图形存储器。GPU命令一旦被提交，将直接由GPU执行，无需VMM干预。结果，实现了接近原生性能。
当前系统使用用于GPU引擎的系统存储器来访问全局图形转换表（GGTT）和/或每进程图形转换表（PPGTT），以从GPU图形存储器地址转换为系统存储器地址。阴影化机制可以用于客户机GPU页表的GGTT/PPGTT。
VMM可以使用与客户机PPGTT同步的阴影PPGTT。所述客户机PPGTT被写入保护，使得阴影PPGTT可以通过俘获和仿真其PPGTT的客户机修改，与客户机PPGTT持续同步。目前，对于每个vGPU的GGTT在每个VM之间被阴影化和分区，并且PPGTT被阴影化并且每个VM被阴影化（例如，基于每个进程）。由于GGTT PDE表保留在PCI bar0 MMIO范围内，因此用于GGTT页表的阴影很简单。但是，用于PPGTT的阴影依赖于对客户机PPGTT页表的写入保护，并且传统的阴影页表非常复杂（并且因此也是有漏洞的）并且效率低下。例如，CPU阴影页表在当前架构中的性能开销为~30%。因此，在这些系统的一些系统中，使用了启蒙阴影页表，所述启蒙阴影页表修改客户机图形驱动程序用于协作识别用于页表页面的页面和/或在其被释放时修改客户机图形驱动程序。
本发明的实施例包括存储器管理单元（MMU）诸如I/O存储器管理单元（IOMMU），以从客户机PPGTT映射的GPN（客户机页面号）重新映射到HPN（主机页面号），而不依赖于低效率/复杂的阴影PPGTT。同时，一个实施例保留全局阴影GGTT页表用于地址膨胀。这些技术通常称为混合层地址映射（HLAM）。
在默认情况下，IOMMU不能用于某些中介传递架构，因为多个VM可使用仅仅单个二级转换。本发明的一个实施例利用以下技术来解决这个问题：
1.使用IOMMU在没有阴影PPGTT的情况下进行两层的转换。具体地讲，在一个实施例中，GPU从图形存储器地址（GM_ADDR）转换为GPN，并且IOMMU从GPN转换为HPN，而不是从GM_ADDR转换为HPN的阴影PPGTT，其中，对客户机PPGTT应用写入保护。
2.在一个实施例中，IOMMU页表针对每个VM进行管理，并且在切换vGPU时进行切换（或者可以部分地切换）。也就是说，当VM/vGPU被调度时，加载对应的VM的IOMMU页表。
3.然而，在一个实施例中共享GGTT映射的地址，并且由于vCPU可以访问GGTT映射的地址（诸如，例如开口），因此即使当这个VM的vGPU未被调度时，这个全局阴影GGTT也必须保持有效。这样，本发明的一个实施例使用混合层地址转换，其保留全局阴影GGTT，但直接使用客户机PPGTT。
4.在一个实施例中，对GPN地址空间进行分区以将GGTT映射的GPN地址（其变成到IOMMU的输入，如GPN）移动至专用地址范围。这可以通过俘获和仿真GGTT页表来实现。在一个实施例中，从具有大偏移量的GGTT修改GPN以避免在IOMMU映射中与PPGTT重叠。
图18图示了在一个实施例中采用的架构，其中，IOMMU 1830被启用用于装置虚拟化。所图示的架构包括在管理程序/VMM 1820上执行的两个VM 1801、1811（但是本发明的基本原理可以用任意数量的VM来实现）。每个VM 1801、1811包括分别管理客户机PPGTT和GGTT1803、1813的驱动程序1802、1812（例如，原生图形驱动程序）。所图示的IOMMU 1830包括用于实现本文所述的混合层地址映射技术的HLAM模块1831。注意的是，在这个实施例中，不存在阴影PPGTT。
在一个实施例中，在IOMMU映射中准备整个客户机VM（示例中的客户机VM 1811）的GPN到HPN转换页表1833，并且每个vGPU切换触发IOMMU页表交换。也就是说，当调度每个VM1801、1811时，其对应的GPN到HPN转换表1833被交换。在一个实施例中，HLAM 1831区分GGTTGPN和PPGTT GPN并且修改GGTT GPN，以使得所述GGTT GPN在转换表1833中执行查找时不与PPGTT GPN重叠。具体地讲，在一个实施例中，虚拟GPN生成逻辑1832将GGTT GPN转换为虚拟GPN，然后所述虚拟GPN用于在转换表1833中执行查找以识别对应的HPN。
在一个实施例中，通过将GGTT移动指定的（可能大的）偏移量来生成虚拟GPN，以确保映射的地址不与PPGTT GPN重叠/冲突。另外，在一个实施例中，由于CPU可以随时访问GGTT映射地址（例如，开口），因此全局阴影GGTT将总是有效并且保持在每个VM的IOMMU映射1833中。
在一个实施例中，混合层地址映射1831解决方案将IOMMU地址范围分区成两部分：为PPGTT GPN到HPN转换保留的下部，以及为GGTT虚拟GPN到HPN转换保留的上部。由于GPN由VM/客户机1811提供，因此GPN应该在客户机存储器大小的范围之内。在一个实施例中，客户机PPGTT页表保持不变，并且来自PPGTT的所有GPN通过工作负荷执行直接发送至图形转换硬件/IOMMU。然而，在一个实施例中，来自客户机VM的MMIO读取/写入被俘获，并且GGTT页表变化被捕获并且如本文所述地被改变（例如，向GPN增加大的偏移量，以便确保与IOMMU中的PPGTT映射不重叠）。
远程虚拟化图形处理
在本发明的一些实施例中，服务器执行图形虚拟化，代表客户端虚拟化物理GPU并运行图形应用。图19图示了一个这样的实施例，其中，两个客户端1901至1902通过网络1910（诸如互联网和/或专用网络）连接至服务器1930。服务器1930实现虚拟化图形环境，其中，管理程序1960分配来自一个或多个物理GPU 1938的资源，将资源作为虚拟GPU 1934至1935呈现给VM/应用1932至1933。图形处理资源可以根据资源分配策略1961进行分配，这可以使管理程序1960基于应用1932至1933的要求（例如，较高性能的图形应用需要较多的资源）、与应用1932至1933相关联的用户帐户（例如，某些用户为获得更高性能而支付额外费用）和/或系统上的当前负荷来分配资源。所分配的GPU资源可以包括例如多组图形处理引擎，诸如举几个例子来说3D引擎、位块传输引擎、执行单元以及媒体引擎等等。
在一个实施例中，每个客户端1901至1902的用户在托管（一个或多个）服务器1930的服务上具有账户。例如，所述服务可以提供订阅服务，以向用户提供远程访问在线应用1932至1933，诸如视频游戏、生产力应用、以及多玩家虚拟现实应用。在一个实施例中，响应于来自客户端1901至1902的用户输入1907至1908，在虚拟机上远程执行应用。尽管未在图19中图示，但是一个或多个CPU也可以被虚拟化并且用于执行应用1932至1933，其中，图形处理操作卸载到vGPU 1934至1935。
在一个实施例中，响应于图形操作的执行，vGPU 1934至1935生成图像帧序列。例如，在第一人称射击游戏中，用户可以指定输入1907来在幻想世界周围移动角色。在一个实施例中，所产生的图像被压缩（例如，通过压缩电路/逻辑，未示出）并且通过网络1910被流式传输至客户端1901至1902。在一个实施方式中，可以使用视频压缩算法诸如H.261；然而，可以使用各种不同的压缩技术。解码器1905至1906对输入视频流进行解码，然后在客户端1901至1902的相应显示器1903至1904上对其进行渲染。
使用图19中所图示的系统，高性能图形处理资源诸如GPU 1938可以被分配到预订服务的不同客户端。在在线游戏实施方式中，例如，服务器1930可以在新视频游戏被释放时托管所述新视频游戏。然后在虚拟化环境中执行视频游戏程序代码，并且将所产生的视频帧压缩并流式传输至每个客户端1901至1902。这种架构中的客户端1901至1902不需要大量的图形处理资源。例如，即使是具有解码器1905至1906的相对低功率的智能电话或平板电脑也将能够解压缩视频流。因此，最新的图形密集型视频游戏可以在能够压缩视频的任何类型的客户端上播放。虽然视频游戏被描述为一种可能的实施方式，但是本发明的基本原理可以用于需要图形处理资源的任何形式的应用（例如，图形设计应用、交互式和非交互式射线追踪应用、生产力软件、视频编辑软件等）。
用于在虚拟机与应用之间分配图块高速缓存的设备和方法
在一个实施例中，使用图块高速缓存来存储被用于3D渲染的图块数据。“图块”可以是被用于基于图块的渲染技术（诸如基于图块的即时模式渲染）的图形图块。不同的应用/VM可以在GPU内共享单个图块高速缓存。这在一个VM/应用消耗比其应消耗的更大的图块高速缓存部分时可能有问题。
本发明的一个实施例允许相对于图块高速缓存的分配对VM或应用分派不同的优先级，以确保较高优先级应用被提前较低优先级应用保证图块高速缓存存储。
图20图示出两个不同的应用和/或VM运行—app0/VM0和app1/VM1—的一个实施方式。当然，本发明的实施例可以包括超过两个app/VM。app/VM中的每一个可能正在运行通过命令流送器2001来流式传输3D命令的3D应用。特别地，每个app/VM可以具有其自己的命令队列，其向该命令队列中发送然后被命令流送器2001处理的命令。在所图示的实施例中，图块高速缓存分配模块2002根据与app/VM相关联的相对优先级向每个app/VM分配图块高速缓存2012的一部分。在所图示的实施例中，第一区域2020被分配给app0/VM0且第二区域2021被分配给app1/VM1。可以基于app0/VM0和app1/VM1的相对优先级来分配每个区域2020—2021的尺寸。例如，如果app1/VM1被分派比app0/VM0更低的优先级，则其将被分派图块高速缓存2012的相对较小部分。可以用从1（最低优先级）至4（最高优先级）的整数值来指定优先级。因此，如果app0/VM0被分派4的优先级且app1/VM1被分派1的优先级，则可以对app0/VM0分派图块高速缓存2012的80%（4/5）且可以对app1/VM1分派其余的20%（1/5）。
在一个实施例中，在系统存储器内将图块高速缓冲存储器区域2041定义为溢出区域。如果app/VM要求比在图块高速缓存2012中分配的更多的空间，则数据溢出到图块高速缓冲存储器区域2041。这可以以对最终用户透明的方式实现。例如，在接收到针对存储在图块高速缓存2012中的数据的请求时，图块高速缓存分配模块2002可以确定被请求数据是在图块高速缓存2012中还是在系统存储器2040中的图块高速缓存区域2041中。如果在系统存储器2040中，其可以执行虚拟至物理地址转换以定位系统存储器2040中的物理地址（或将存储器请求移交至存储器控制器）。在一个实施方式中，图块高速缓存2012是4－8兆字节，但是本发明的根本原理不限于用于图块高速缓存的任何特定尺寸。
在一个实施方式中，可以基于app/VM的类型来设定优先级。例如，如果特定3D app要求非常低的等待时间（例如，交互式3D游戏），则可以对此3D app分派可用的最高优先级。相反地，如果3D app是非交互式的且不要求相同的低等待时间，则可以对此app分派相对较低的优先级。另外，可以基于app是前台app还是后台app来设定优先级（例如，向前台app提供较高优先级）。
本文所述的技术防止一个特定应用或VM在损害另一应用或VM的情况下独占整个图块高速缓存。使用这些技术，每个应用或VM将被分配图块高速缓存的特定部分。当此部分被消耗时，数据将溢出到指定存储器区域。
在图21中图示出根据本发明的一个实施例的方法。该方法可以在本文所述的图形处理架构的上下文内实现，但不限于任何特定架构。
在2101处，确定共享图块高速缓存的不同App/VM中的每一个的优先级。在2102处，基于App/VM中的每一个的相对优先级来分配图块高速缓存区域。如果特定区域变成满的，在2103处确定，则多余图块数据将在2104处溢出到系统存储器中。在任一种情况下，过程返回至2101以确定新的App/VM是否已被启动和是否要求新的基于优先级的重新分配。
虚拟化图形环境中的功率供应
诸如功能单元、图形引擎或切片之类的硬件实体被分配给单独的VM。在一个实施例中，电源管理单元根据分配给硬件实体的VM来独立地控制提供给硬件实体中的每一个的电压和/或频率。因此，除了向VM分配切片以调整性能之外，还可以动态地调整提供给切片（或包括在切片中的单独组成部分）的电压/频率（例如，提高电压/频率以改善性能）。
图22图示出包括被所有VM共享的公共硬件组件2200和单独地分配给不同VM的单独硬件实体2210的一个特定实施例。举例来说，公共硬件组件2200可以包括存储器控制器，潜在地具有一个或多个高速缓存层和被硬件实体2210共享的TLB。如所提及，硬件实体2210可以包括处于各种粒度水平（诸如切片、图形引擎或功能单元）的电路和/或逻辑。例如，硬件实体可以包括指令获取/解码单元；指令调度器；执行单元；执行单元内的单独功能单元；L1、L2或L3高速缓存；遍历单元；采样器；媒体单元；寄存器分配单元；或退役/重排序单元，仅举几个例子。
在一个实施例中，一旦向单独VM分配了硬件实体2210，则可以由电源/性能管理单元2205来控制硬件实体的性能。例如，电源/性能管理单元2205可以单独地调整提供给硬件实体2210中的每一个的电压/频率。在一个实施方式中，执行动态电压和频率锁定，频率由数字锁相环路（DPLL）控制，并且工作电压由集成调压器模块（IVRM）调节。每个硬件实体2210可以具有其自己的电压调节模块和由电源/性能管理单元2205控制的DPLL集合。电源/性能管理单元2205可以基于分配给每个硬件实体2210的VM以及与每个VM相关联的优先级来调整电压/频率。例如，电源/性能管理单元2205可以向要求相对较高性能的VM分配较高电压/频率并向以相对较低性能操作的VM分配较低电压/频率。可以在GPS芯片上确立功率预算，并且电源/性能管理单元2205将调整电压/频率以将GPU保持在其指定功率预算内。
另外，如在图22中所图示，电源/性能管理单元2205可以基于监视从硬件实体2210中的每一个收集的数据来调整电压/频率。例如，可以从硬件实体2210中的每一个读取温度，并且可以从遍布于硬件实体2210的性能计数器收集性能数据。如果特定硬件实体的温度在例如指定阈值以上，则电源/性能管理单元2205可以降低提供给此实体的电压/频率。同样地，如果性能数据指示特定实体超负荷（例如，由于内部队列已满），则其可以向该硬件实体2210增加电压/频率，使得硬件实体2210可以更高效地执行其操作。
电源/性能管理实体2205跟踪分配给VM中的每一个的硬件实体2210并从而跟踪VM层级处的功率消耗。可以由电源/性能管理硬件2205对VM中的每一个实行关于功率消耗（电压和因此的频率）的预供应限制。
在图23中图示出根据本发明的一个实施例的方法。该方法可以在本文所述的图形处理架构的上下文内实现，但不限于任何特定架构。
在2301处，基于VM（或在VM上执行的应用）的优先级和/或处理要求来执行硬件实体到VM的初始分配。在2302处，基于所分配的VM的优先级和/或处理要求来独立地设定提供给硬件实体中的每一个的电压/频率。在2303处，通过收集由温度传感器报告的温度和来自分布于每个硬件实体之间的性能计数器的性能数据来执行监视。另外，检测对VM的优先级和/或处理要求或每个VM的任何改变。如果在2304处确定检测到改变或者达到一个或多个阈值，则在2306处根据检测到的改变来调整电压/频率和/或跨VM再分配硬件实体。例如，如果GPU超过其功率预算或者如果温度在阈值以上，则可以降低所有硬件实体或其子集的电压/频率。同样地，如果VM的处理要求或优先级已改变，则可以调整分配给该VM的切片的数目。作为另一示例，如果性能计数器指示特定硬件实体超负荷，则可以将工作卸载到另一硬件实体。在2306处可以根据本发明的根本原理进行各种调整。如果未检测到改变或阈值，则在2305处保持现有电压/频率分配和硬件实体到VM的现有分配。
将共享本地存储器（SLM）虚拟化
共享本地存储器（SLM）是被GPU内的功能单元利用的小本地存储器（例如，1-2MB）。SLM在系统地址空间内是不可访问的，并且不是GPU所使用的高速缓存分级结构的一部分。由于SLM今天未被虚拟化，所以一个VM或应用可能消耗整个SLM，降低其它VM/应用的性能。
本发明的一个实施例将SLM虚拟化，并且智能地将SLM的各部分分配给不同的虚拟机（VM）或应用。本实施例包括用以当SLM的VM分配部分已满时允许数据的各部分从每个VM溢出到系统存储器中的技术。在一个实施方式中，GPU内的线程调度器分配少于全部的SLM，但是通知VM或应用其已被给定总量。其然后将把来自SLM的空间的一部分分配给VM/应用，以对VM或应用透明的方式使其余部分溢出到系统存储器中。
图24图示出其中两个VM（VM0和VM1）竞争GPU 2411内的SLM 2412的存储的一个实施例。如果两个VM都请求完整的SLM空间（例如，1MB），则SLM控制器2432的一个实施例将在两个VM之间共享SLM（例如，对每个给定512kB），并且使其余部分溢出到系统存储器2440中的虚拟SLM储存器2441中（潜在地命中L3高速缓存2438）。在大多数情况下，VM将不会使用SLM中的大部分空间，因此对系统存储器2440的访问将很少发生。
在一个实施例中，线程调度器2435和/或SLM控制器2432跟踪在SLM 2412中的SLM空间的那些部分和溢出到系统存储器2440中的那些部分。作为这些技术的结果，由线程调度器2435执行的线程分发将不会如在当前实施方式中一样停顿。
在一个实施例中，在从VM接收到请求时，SLM控制器2432将进行检查以确定该请求是将被提供给实际SLM 2432还是将溢出到系统存储器2440中的SLM区域2441。如果数据在SLM区域2441中，则SLM控制器2432内的转换电路和/或逻辑将该请求转换并改向至访问虚拟SLM空间2441所需的系统存储器地址。
在一个实施方式中，VM1通过指定与VM2所使用的不同的基地址来访问系统存储器的其部分。此基地址然后被与偏移组合以识别SLM 2412中的数据。如果被存储在系统存储器2440中的SLM区域2441中，则SLM控制器2432将把该请求转换成所需的系统存储器地址。例如，基础＋偏移组合可以指向SLM 2412中的未被分配给VM的地址，并且SLM控制器2432将把该基础＋偏移值映射到适当的系统地址。
虽然SLM控制器2432可以如上所述地在VM之间均匀地分配SLM 2412，但在其中VM被分派不同优先级的实施例中，SLM控制器2432可以向具有较高优先级的VM分派SLM 2412的较大部分。例如，如果VM0具有1的优先级（最高优先级）且VM1具有3的优先级，则SLM 2412可以向VM1分配SLM的¼并向VM0分配¾（即，1/3+1和3/3+1）。当然，可以在仍符合本发明的根本原理的同时以各种方式向具有不同优先级的VM分配SLM 2412。
在图28中图示出根据本发明的一个实施例的方法。该方法可以在本文所述的图形处理架构的上下文内实现，但不限于任何特定架构。
在2801处，在多个VM之间分配SLM。如上文所讨论的，这可以涉及到在VM之间相等地分配SLM或者根据VM的相对优先级来分配SLM。响应于来自VM中的一个的SLM请求，其包括基础/偏移组合，在2803处进行关于数据被存储在SLM中还是系统存储器中的确定。如果数据被存储在SLM中，则在2804处，使用基础/偏移来访问SLM。如果不是，则在2805处，基础/偏移被转换成系统存储器地址（例如，在分配为存储来自SLM的溢出的系统存储器范围内）。
存储器结构的供应
在一个实施例中，虚拟化GPU实施方式中的存储器结构被GPU中的各种图形处理资源（例如，EU、采样器、着色器数据端口等）共享，并且还被在虚拟化环境中的所有VM共享。动态存储器结构供应逻辑根据对于其而言资源正在执行其功能的特定VM来向这些资源中的每一个分配存储器结构带宽的一部分。
图26图示出其中经由管理程序2655在多个虚拟机2660－2661之间共享包括EU2610、像素着色器2611、采样器2612以及数据端口2613的GPU 2610内的各种资源的一个实施方式。例如，第一组EU 2610在第二组处理用于VM 2661的图形数据的同时可能正在处理用于VM 2660的图形数据。资源2610－2613和VM 2660－2661中的每一个竞争将所有系统组件耦合到高速缓存分级结构2620和系统存储器2630的存储器结构2630的使用。虽然在图26中图示出特定的一组资源2610－2613，但可以使用资源的任何集合或分组（例如，诸如切片或单独功能单元）来实现本发明的根本原理。
在一个实施例中，动态存储器结构分配逻辑2600基于对于其而言每个资源正在执行工作的VM来向GPU资源2610－2613中的每一个分配存储器结构的使用。例如，在其中每个VM被分配相同优先级的简单情况中，动态存储器结构分配模块2600将存储器结构2630的使用的50%分配给VM 2660并将50%分配给VM 2661。可替换地，如果VM 2660被分派比VM 2661更高的优先级，则动态存储器结构分配模块2600将把存储器结构2630上的相对更多的循环分配给VM 2660。
在一个实施例中，计数器2650可以被管理程序2655编程以实现基于优先级的分配。例如，如果VM 2660被分派5的优先级且VM 2661被分派2的优先级，则计数器在最初可以针对VM 2660被设定成5，并且在存储器结构2630上的与VM 2660相关联的每次交易时递减。一旦计数器达到0的值，可以将另一计数器（或同一计数器）针对VM 2661而设定成2的值，并且将随着VM 2661使用存储器结构而递减直至其达到0为止。然后第一计数器将被重置成5且过程继续。在本示例中，VM 2661针对分配给VM 2660的每5个循环被分配存储器结构2630的2个循环。以这种方式，VM 2660被基于其相对于VM 2661的优先级而分配存储器结构的一部分。可以用各种不同方式来实现相对优先级。
可以响应于与存储器结构2630的使用相关联的各种事件将计数器递减。例如，可以在指定时间段（例如，微秒区块）结束时或者在一定数目的交易或操作已前进通过存储器结构2630之后将计数器递减。可以指定最小存储器结构分配，使得每个资源2610—2613被分配存储器结构2630的足够部分。
在图27中图示出根据本发明的一个实施例的方法。该方法可以在本文所述的图形处理架构的上下文内实现，但不限于任何特定架构。
在2701处识别与由图形处理资源执行的不同VM相关联的优先级。在一个实施例中，这是使用与每个VM相关联的VM/上下文ID并识别与VM/上下文ID相关联的优先级而实现的。可以基于针对特定用户保证的服务质量来静态地调整优先级和/或可以基于由每个VM提交的工作负荷来动态地调整。
在2702处，根据在系统上运行的每个VM的相对优先级对计数器值进行编程（如在上文提供的特定示例中）。在2703处将变量N设定成0。在2704处，向与VMN相关联的图形处理资源分配存储器结构（对于N＝0而言最初为VM0）。在2705处，基于存储器结构的使用将与VMN相关联的COUNTERN递减。如上所提及，在已经过了一个或多个循环的块之后、在已完成一个或多个交易之后或者在已过去了指定的时间块之后将计数器递减。当在2706处确定COUNTERN达到0时，然后在2707处进行关于这是否是要服务的最后一个VM的确定。如果不是，则在2708处将N的值递增，并且向与下一VM（例如，VMN+1）相关联的图形处理资源分配存储器结构。一旦在2707处确定最后一个VM已被服务，则在2709处进行关于任何VM优先级是否已改变的确定。如果没有，则过程返回至2703，并且当前与第一VM相关联的图像处理资源被再次地提供对存储器结构的访问。如果是这样，则过程返回至2702，在那里根据新的相对优先级来存储新的程序计数器值。
这些实施例的最终结果是每个VM根据其分派的优先级而被分配对存储器结构的访问，从而确保了基于优先级的对所有VM的公平访问。
在一些实施例中，图形处理单元（GPU）通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或另外的互连（例如，诸如PCIe或NVLink的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来有效地处理这些命令/指令。
在以下描述中，阐述了大量的具体细节以提供更加透彻的解释。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一个或多个的情况下实践本文所述的实施例将是明显的。在其他情况下，未对公知特征进行描述以避免模糊本发明实施例的细节。
系统概述
图28是图示了被配置成实现本文所述的实施例的一个或多个方面的计算系统2800的框图。计算系统2800包括处理子系统2801，所述处理子系统具有一个或多个处理器2802和系统存储器2804，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢2805。存储器中枢2805可以是芯片组部件内的单独的部件，或可以集成在一个或多个处理器2802内。存储器中枢2805经由通信链路2806与I/O子系统2811耦合。I/O子系统2811包括I/O中枢2807，所述I/O中枢可以使得计算系统2800能够从一个或多个输入装置2808接收输入。另外，I/O中枢2807可以使得显示控制器（所述显示控制器可以被包括在一个或多个处理器2802中）能够向一个或多个显示装置2810A提供输出。在一个实施例中，与I/O中枢2807耦合的一个或多个显示装置2810A可以包括本地显示装置、内部显示装置或嵌入式显示装置。
在一个实施例中，处理子系统2801包括一个或多个并行处理器2812，所述一个或多个并行处理器经由总线或其他通信链路2813耦合至存储器中枢2805。通信链路2813可以是任意数量的基于标准的通信链路技术或协议（诸如但不限于PCI Express）中的一个，或可以是供应商特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器2812形成计算上集中的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核（MIC）处理器。在一个实施例中，一个或多个并行处理器2812形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢2807耦合的一个或多个显示装置2810A中的一个输出像素。一个或多个并行处理器2812还可以包括显示控制器和显示接口（未示出）以实现到一个或多个显示装置2810B的直接连接。
在I/O子系统2811内，系统存储单元2814可以连接至I/O中枢2807来为计算系统2800提供存储机制。I/O开关2816可以用于提供接口机制以实现I/O中枢2807和可以集成到平台中的其他部件诸如网络适配器2818和/或无线网络适配器2819以及可以经由一个或多个内插式装置2820添加的各种其他装置之间的连接。网络适配器2818可以是以太网适配器或另一种有线网络适配器。无线网络适配器2819可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线无线电部件的其他网络装置中的一个或多个。
计算系统2800可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接、光存储驱动程序、视频捕获装置等，也可以连接至I/O中枢2807。图28中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI（外围部件互连）的协议（例如，PCI-Express），或（一个或多个）任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。
在一个实施例中，一个或多个并行处理器2812并入针对图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元（GPU）。在另一个实施例中，一个或多个并行处理器2812并入针对通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又另一个实施例中，计算系统2800的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器2812、存储器中枢2805、（一个或多个）处理器2802和I/O中枢2807可以集成到片上系统（SoC）集成电路中。可替代地，计算系统2800的各部件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统2800的各部件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。
应当理解，本文所示的计算系统2800是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、（一个或多个）处理器2802的数量和（一个或多个）并行处理器2812的数量。例如，在一些实施例中，系统存储器2804直接而不是通过桥连接至（一个或多个）处理器2802，而其他装置经由存储器中枢2805和（一个或多个）处理器2802与系统存储器2804进行通信。在其他替代性拓扑中，（一个或多个）并行处理器2812连接至I/O中枢2807或直接连接至一个或多个处理器2802中的一个，而不是连接至存储器中枢2805。在其他实施例中，I/O中枢2807和存储器中枢2805可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（一个或多个）处理器2802的两个或更多个组，这两个或更多个组可以与（一个或多个）并行处理器2812的两个或更多个实例耦合。
本文示出的一些特定部件是可选的并且可能不被包括在计算系统2800的所有实施方式中。例如，可以支持任意数量的内插式卡或外围装置，或者可以省去一些部件。此外，一些架构可以针对与图28所示部件类似的部件使用不同的术语。例如，在一些架构中，存储器中枢2805可以被称为北桥，而I/O中枢2807可以被称为南桥。
图29A图示了根据实施例的并行处理器2900。并行处理器2900的各种部件可以使用诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA）的一个或多个集成电路装置来实现。根据实施例，所图示的并行处理器2900是图28中所示的一个或多个并行处理器2812的变体。
在一个实施例中，并行处理器2900包括并行处理单元2902。所述并行处理单元包括I/O单元2904，所述I/O单元实现与其他装置（其包括并行处理单元2902的其他实例）的通信。I/O单元2904可以直接连接至其他装置。在一个实施例中，I/O单元2904经由诸如存储器中枢2805的中枢或开关接口的使用来与其他装置连接。存储器中枢2805与I/O单元2904之间的连接形成通信链路2813。在并行处理单元2902内，I/O单元2904与主机接口2906和存储器交叉开关2916连接，其中，主机接口2906接收涉及执行处理操作的命令，并且存储器交叉开关2916接收涉及执行存储器操作的命令。
当主机接口2906经由I/O单元2904接收命令缓冲器时，主机接口2906可以将用于执行这些命令的工作操作引导到前端2908。在一个实施例中，前端2908与调度器2910耦合，所述调度器被配置成向处理集群阵列2912分发命令或其他工作项目。在一个实施例中，调度器2910确保在向处理集群阵列2912的处理集群分发任务之前，处理集群阵列2912被正确地配置并且处于有效状态。在一个实施例中，调度器2910经由在微控制器上执行的固件逻辑来实现。微控制器实现的调度器2910可被配置成以粗细粒度执行复杂的调度和工作分配操作，从而实现在处理阵列2912上执行的线程的快速抢占和上下文切换。在一个实施例中，主机软件可以经由多个图形处理门铃中的一个来证明用于在处理阵列2912上进行调度的工作负荷。所述工作负荷然后可以由调度器微控制器内的调度器2910逻辑自动分发在处理阵列2912中。
处理集群阵列2912可以包括多达“N”个处理集群（例如，集群2914A，集群2914B，一直到集群2914N）。处理集群阵列2912的每个集群2914A至2914N均可执行大量并发线程。调度器2910可以使用各种调度和/或工作分发算法来向处理集群阵列2912的集群2914A至2914N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器2910动态地处理，或者可以在编译被配置成由处理集群阵列2912执行的程序逻辑的过程中由编译器逻辑部分地协助。在一个实施例中，处理集群阵列2912的不同集群2914A至2914N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。
处理集群阵列2912可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列2912被配置成执行通用并行计算操作。例如，处理集群阵列2912可以包括用于执行处理任务（包括视频和/或音频数据的滤波）、执行建模操作（包括物理操作）、以及执行数据变换的逻辑。
在一个实施例中，处理集群阵列2912被配置成执行并行图形处理操作。在其中并行处理器2900被配置成执行图形处理操作的实施例中，处理集群阵列2912可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及镶嵌逻辑和其他顶点处理逻辑。另外，处理集群阵列2912可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、镶嵌着色器、几何着色器和像素着色器。并行处理单元2902可以经由I/O单元2904从系统存储器传送数据以进行处理。在处理期间，可以在处理期间将经传送的数据存储到片上存储器（例如，并行处理器存储器2922），然后写回到系统存储器。
在一个实施例中，当并行处理单元2902用于执行图形处理时，调度器2910可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列2912的多个集群2914A至2914N。在一些实施例中，处理集群阵列2912的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行镶嵌和几何着色，并且第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群2914A至2914N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群2914A至2914N之间传输以用于进一步处理。
在操作期间，处理集群阵列2912可以接收将经由调度器2910执行的处理任务，所述调度器从前端2908接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面（补丁）数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令（例如，要执行哪个程序）的索引。调度器2910可以被配置成获取对应于任务的索引或者可以从前端2908接收索引。前端2908可以被配置成确保处理集群阵列2912在由传入命令缓冲器（例如，批缓冲器、入栈缓冲器等）指定的工作负荷被发起之前被配置成有效状态。
并行处理单元2902的一个或多个实例中的每一个均可与并行处理器存储器2922耦合。并行处理器存储器2922可以经由存储器交叉开关2916来访问，所述存储器交叉开关可以从处理集群阵列2912以及I/O单元2904接收存储器请求。存储器交叉开关2916可以经由存储器接口2918访问并行处理器存储器2922。存储器接口2918可以包括多个分区单元（例如，分区单元2920A，分区单元2920B，一直到分区单元2920N），这些分区单元可以各自耦合至并行处理器存储器2922的一部分（例如，存储器单元）。在一个实施方式中，分区单元2920A至2920N的数量被配置成等于存储器单元的数量，使得第一分区单元2920A具有对应的第一存储器单元2924A，第二分区单元2920B具有对应的存储器单元2924B，以及第N分区单元2920N具有对应的第N存储器单元2924N。在其他实施例中，分区单元2920A至2920N的数量可能不等于存储器装置的数量。
在各种实施例中，存储器单元2924A至2924N可以包括各种类型的存储器装置，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双倍数据速率（GDDR）存储器。在一个实施例中，存储器单元2924A至2924N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将会理解，存储器单元2924A至2924N的具体实施方式可以变化，并且可以从各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元2924A至2924N上，从而允许分区单元2920A至2920N并行地写入每个渲染目标的各部分，以有效地使用并行处理器存储器2922的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器2922的本地实例排除在外。
在一个实施例中，处理集群阵列2912的集群2914A至2914N中的任一个可以处理将写入并行处理器存储器2922内的存储器单元2924A至2924N中的任一个的数据。存储器交叉开关2916可以被配置成将每个集群2914A至2914N的输出传送到任何分区单元2920A至2920N或另一个集群2914A至2914N，这可以对所述输出执行附加处理操作。每个集群2914A至2914N均可通过存储器交叉开关2916与存储器接口2918进行通信以从各种外部存储器装置进行读取或写入到各种外部存储器装置。在一个实施例中，存储器交叉开关2916具有至存储器接口2918的连接以与I/O单元2904通信，以及具有至并行处理器存储器2922的本地实例的连接，从而使得不同处理集群2914A至2914N内的处理单元能够与系统存储器或对于并行处理单元2902并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关2916可以使用虚拟信道来分离集群2914A至2914N与分区单元2920A至2920N之间的业务流。
虽然并行处理单元2902的单个实例图示为在并行处理器2900内，但并行处理单元2902的任意数量的实例可以被包括在内。例如，可以在单个内插式卡上提供并行处理单元2902的多个实例，或者可以使多个内插式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储器量和/或其他配置差异，并行处理单元2902的不同实例可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元2902的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入并行处理单元2902或并行处理器2900的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图29B是根据实施例的分区单元2920的框图。在一个实施例中，分区单元2920是图29A的分区单元2920A至2920N中的一个的实例。如所图示，分区单元2920包括L2高速缓存2921、帧缓冲器接口2925和ROP 2926（栅格操作单元）。L2高速缓存2921是被配置成执行从存储器交叉开关2916和ROP 2926所接收的加载和存储操作的读取/写入高速缓存。由L2高速缓存2921向帧缓冲器接口2925输出读取未命中和紧急回写请求以进行处理。也可以经由帧缓冲器接口2925向帧缓冲器发送更新以用于处理。在一个实施例中，帧缓冲器接口2925与并行处理器存储器中的存储器单元中的一个诸如图29的存储器单元2924A至2924N（例如，在并行处理器存储器2922内）对接。
在图形应用中，ROP 2926是执行诸如模板印刷、z测试、混合等栅格操作的处理单元。ROP 2926随后输出图形存储器中存储的经处理图形数据。在一些实施例中，ROP 2926包括压缩逻辑，所述压缩逻辑用于压缩写入存储器的深度或颜色数据，并对从存储器所读取的深度或颜色数据解压缩。所述压缩逻辑可以是使用多种压缩算法中的一种或多种的无损压缩逻辑。由ROP 2926执行的压缩类型可以根据待压缩的数据的统计特性而变化。例如，在一个实施例中，在每个图块的基础上对深度和颜色数据执行增量颜色压缩。
在一些实施例中，ROP 2926被包括在每个处理集群（例如，图29的集群2914A至2914N）内而不是分区单元2920内。在这样实施例中，通过存储器交叉开关2916而不是像素片段数据来传输对像素数据的读取和写入请求。经处理图形数据可以显示在显示装置诸如图28的一个或多个显示装置2810中的一个上，被路由以由（一个或多个）处理器2802进一步处理，或者被路由以由图29A的并行处理器2900内的处理实体中的一个进一步处理。
图29C是根据实施例的并行处理单元内的处理集群2914的框图。在一个实施例中，处理集群是图29的处理集群2914A至2914N中的一个的实例。处理集群2914可以被配置成并行地执行多个线程，其中，术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据（SIMD）指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程（SIMT）技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与其中所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。
处理集群2914的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器2932来控制。流水线管理器2932从图29的调度器2910接收指令并且经由图形多处理器2934和/或纹理单元2936来管理那些指令的执行。所图示的图形多处理器2934是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群2914内。图形多处理器2934的一个或多个实例可以被包括在处理集群2914内。图形多处理器2934可以处理数据，并且数据交叉开关2940可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器2932可以通过为将经由数据交叉开关2940分发的该处理数据指定目的地来促进经处理数据的分发。
处理集群2914内的每个图形多处理器2934均可包括相同的功能执行逻辑组（例如，算术逻辑单元、加载存储单元等）。功能执行逻辑可以通过流水线方式进行配置，其中，可以在完成先前的指令之前发出新的指令。功能执行逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。
传输到处理集群2914的指令构成线程。在所述组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器2934内的不同处理引擎。线程组可以包括比图形多处理器2934内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器2934内的处理引擎的数量更多的线程。当线程组包括比图形多处理器2934内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器2934上同时执行多个线程组。
在一个实施例中，图形多处理器2934包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器2934可以放弃内部高速缓存并且在处理集群2914内使用高速缓存存储器（例如，L1高速缓存308）。每个图形多处理器2934还可以访问在所有处理集群2914之间共享的分区单元（例如，图29的分区单元2920A至2920N）内的L2高速缓存，并且可以用于在线程之间传送数据。图形多处理器2934还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元2902外部的任何存储器可以用作全局存储器。其中处理集群2914包括图形多处理器2934的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。
每个处理集群2914均可包括被配置成将虚拟地址映射到物理地址的MMU 2945（存储器管理单元）。在其他实施例中，MMU 2945中的一个或多个实例可以驻留在图29的存储器接口2918内。MMU 2945包括用于将虚拟地址映射到图块的物理地址（更多地提及图块）和可选地高速缓存行索引的一组页面表条目（PTE）。MMU 2945可以包括可以驻留在图形多处理器2934或L1高速缓存或处理集群2914内的地址转换后备缓冲器（TLB）或高速缓存。对物理地址进行处理以分发表面数据访问局部性以允许分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群2914可以被配置成使得每个图形多处理器2934耦合至纹理单元2936以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存（未示出）或者在一些实施例中从图形多处理器2934内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器2934向数据交叉开关2940输出经处理任务以向另一个处理集群2914提供经处理任务以用于进一步处理或经由存储器交叉开关2916在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 2942（预先栅格操作单元）被配置成从图形多处理器2934接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元（例如，图29的分区单元2920A至2920N）定位。preROP 2942单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。
应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。任意数量的处理单元例如图形多处理器2934、纹理单元2936、preROP 2942等可以被包括在处理集群2914内。此外，虽然仅示出一个处理集群2914，但如本文所述的并行处理单元可以包括处理集群2914的任意数量的实例。在一个实施例中，每个处理集群2914均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群2914而操作。
图29D示出了根据一个实施例的图形多处理器2934。在这样的实施例中，图形多处理器2934与处理集群2914的流水线管理器2932耦合。图形多处理器2934具有执行流水线，所述执行流水线包括但不限于指令高速缓存2952、指令单元2954、地址映射单元2956、寄存器堆2958、一个或多个通用图形处理单元（GPGPU）核2962和一个或多个加载/存储单元2966。GPGPU核2962和加载/存储单元2966经由存储器和高速缓存互连2968与高速缓存存储器2972和共享存储器2970耦合。
在一个实施例中，指令高速缓存2952从流水线管理器2932接收要执行的指令流。将这些指令高速缓存在指令高速缓存2952中并分派用于由指令单元2954执行。指令单元2954可以将指令作为线程组（例如，经线（warp））进行分派，线程组的每个线程均被分配到GPGPU核2962内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元2956可以用于将统一地址空间中的地址转换为可由加载/存储单元2966访问的不同存储器地址。
寄存器堆2958为图形多处理器324的功能单元提供一组寄存器。寄存器堆2958为连接至图形多处理器324的功能单元（例如，GPGPU核2962、加载/存储单元2966）的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆2958在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件2958的专用部分。在一个实施例中，寄存器堆2958在正由图形多处理器324执行的不同经线之间进行划分。
GPGPU核2962可以各自包括用于执行图形多处理器324的指令的浮点单元（FPU）和/或整数算数逻辑单元（ALU）。根据实施例，GPGPU核2962的架构可以类似或也可以不同。例如，以及在一个实施例中，GPGPU核2962的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。
在一个实施例中，GPGPU核2962包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核2962可以物理地执行SIMD4、SIMD8和SIMD16指令，并且逻辑地执行SIMD1、SIMD2和SIMD32指令。用于GPGPU核的SIMD指令可以在编译时由着色器编译器生成，或者在执行为单个程序多数据（SPMD）或SIMT架构编写和编译的程序时自动生成。为SIMT执行模型配置的程序的多个线程可以经由单个SIMD指令执行。例如并且在一个实施例中，执行相同或相似操作的八个SIMT线程可以经由单个SIMD8逻辑单元并行执行。
存储器和高速缓存互连2968是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆2958和共享存储器2970。在一个实施例中，存储器和高速缓存互连2968是允许加载/存储单元2966在共享存储器2970与寄存器堆2958之间实现加载和存储操作的交叉开关互连。寄存器堆2958可以以与GPGPU核2962相同的频率操作，因此GPGPU核2962与寄存器堆2958之间的数据传送具有非常短的等待时间。共享存储器2970可以用于实现在图形多处理器2934内的功能单元上执行的线程之间的通信。例如，高速缓存存储器2972可以用作数据高速缓存，以高速缓存在功能单元与纹理单元2936之间传送的纹理数据。共享存储器2970也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器2972存储器储的经自动高速缓存的数据之外，在GPGPU核2962上执行的线程还可以在共享存储器内以编程方式存储数据。
图30A至图30B图示了根据实施例的附加图形多处理器。所图示的图形多处理器3025、3050是图29C的图形多处理器2934的变体。所图示的图形多处理器3025、3050可以被配置成能够同时执行大量执行线程的流式多处理器（SM）。
图30A示出了根据附加实施例的图形多处理器3025。图形多处理器3025包括相对于图29D的图形多处理器2934的执行资源单元的多个附加实例。例如，图形多处理器3025可以包括指令单元3032A至3032B、寄存器堆3034A至3034B和（一个或多个）纹理单元3044A至3044B的多个实例。图形多处理器3025还包括多组图形或计算执行单元（例如，GPGPU核3036A至3036B、GPGPU核3037A至3037B、GPGPU核3038A至3038B）和多组加载/存储单元3040A至3040B。在一个实施例中，执行资源单元具有公共指令高速缓存3030、纹理和/或数据高速缓存存储器3042和共享存储器3046。
各种部件可以经由互连结构3027进行通信。在一个实施例中，互连结构3027包括一个或多个交叉开关，所述一个或多个交叉开关用于实现图形多处理器3025的各种部件之间的通信。在一个实施例中，互连结构3027是分离的高速网络结构层，图形多处理器3025的每个部件都堆叠在所述分离的高速网络结构层上。图形多处理器3025的部件经由互连结构3027与远程部件通信。例如，GPGPU核3036A至3036B、3037A至3037B和3078A至3038B均可以经由互连结构3027与共享存储器3046通信。互连结构3027可以对图形多处理器3025内的通信进行仲裁以确保部件之间的公平带宽分配。
图30B示出了根据附加实施例的图形多处理器3050。如图29D和图30A所图示，图形处理器包括多组执行资源3056A至3056D，其中，每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源3056A至3056D可以与（一个或多个）纹理单元3060A至3060D一起工作以进行纹理操作，同时共享指令高速缓存3054和共享存储器3062。在一个实施例中，执行资源3056A至3056D可以共享指令高速缓存3054和共享存储器3062以及纹理和/或数据高速缓存存储器3058A至3058B的多个实例。各种部件可以经由与图30A的互连结构3027类似的互连结构3052进行通信。
本领域的技术人员将理解，图28、图29A至图29D和图30A至图30B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元（CPU），包括多核CPU；一个或多个并行处理单元诸如图29的并行处理单元2902；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。
在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可以通过总线或其他互连（例如，诸如PCIe或NVLink的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连（即，在封装或芯片内部）通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来有效地处理这些命令/指令。
用于GPU到主机处理器互连的技术
图31A图示了其中多个GPU 3110至3113通过高速链路3140至3143（例如，总线、点对点互连等）通信地耦合至多个多核处理器3105至3106的示例性架构。在一个实施例中，高速链路3140至3143支持4 GB/s、30 GB/s、80 GB/s或更高的通信吞吐量，这取决于实施方式。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。
此外，在一个实施例中，GPU 3110至3113中的两个或更多个通过高速链路3144至3145互连，这可以使用与用于高速链路3140至3143的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器3105至3106中的两个或更多个可以通过高速链路3133连接，所述高速链路可以是以20 GB/s、30 GB/s、120 GB/s或更高的速度运行的对称多处理器（SMP）总线。可替代地，图31A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路（例如，通过公共互连结构）来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。
在一个实施例中，每个多核处理器3105至3106分别经由存储器互连3130至3131通信地耦合至处理器存储器3101至3102，并且每个GPU 3110至3113分别通过GPU存储器互连3150至3153通信地耦合至GPU存储器3120至3123。存储器互连3130至3131和3150至3153可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器3101至3102和GPU存储器3120至3123可以是诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM）的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器（例如，使用两级存储器（2LM）层级结构）。
如下所述，尽管各种处理器3105至3106和GPU 3110至3113均可分别物理地耦合至特定存储器3101至3102、3120至3123，但可以实现统一存储器架构，其中，相同的虚拟系统地址空间（也称为“有效地址”空间）分发在所有各种物理存储器中。例如，处理器存储器3101至3102可以各自包括64 GB的系统存储器地址空间，并且GPU存储器3120至3123可以各自包括32 GB的系统存储器地址空间（导致在所述示例中产生总共256 GB的可寻址存储器）。
图31B图示了根据一个实施例的多核处理器3107与图形加速模块3146之间的互连的附加细节。图形加速模块3146可以包括集成在经由高速链路3140耦合至处理器3107的线卡上的一个或多个GPU芯片。可替代地，图形加速模块3146可以与处理器3107一样集成在相同的封装或芯片上。
所图示的处理器3107包括多个核3160A至3160D，这些核各自具有转换后备缓冲器3161A至3161D和一个或多个高速缓存3162A至3162D。这些核可以包括用于执行指令和处理未图示的数据以避免模糊本发明的基本原理的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等）。高速缓存3162A至3162D可以包括1级（L1）和2级（L2）高速缓存。此外，一个或多个共享高速缓存3126可以被包括在高速缓存层级结构中并由各组核3160A至3160D共享。例如，处理器3107的一个实施例包括24个核，每个核具有其自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器3107和图形加速器集成模块3146与系统存储器3141连接，所述系统存储器可以包括处理器存储器3101至3102。
通过一致性总线3164经由核间通信来为各种高速缓存3162A至3162D、3156和系统存储器3141中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线3164进行通信。在一个实施方式中，通过一致性总线3164实施高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，并且为了避免模糊本发明的基本原理，这里不再详细描述。
在一个实施例中，代理电路3125将图形加速模块3146通信地耦合至一致性总线3164，从而允许图形加速模块3146作为核的对等体参与缓存一致性协议。具体地讲，接口3135通过高速链路3140（例如，PCIe总线、NVLink等）向代理电路3125提供连接性，并且接口3137将图形加速模块3146连接至链路3140。
在一个实施方式中，加速器集成电路3136代表图形加速模块3146的多个图形处理引擎3131、3132、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎3131、3132、N可以各自包括分离的图形处理单元（GPU）。可替代地，图形处理引擎3131、3132、N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎3131至3132、N的GPU，或图形处理引擎3131至3132、N可以是集成在公共封装、线卡或芯片上的单独GPU。
在一个实施例中，加速器集成电路3136包括存储器管理单元（MMU）3139，所述存储器管理单元用于执行诸如虚拟到物理存储器转换（也称为有效到实际存储器转换）的各种存储器管理功能和用于访问系统存储器3141的存储器访问协议。MMU 3139还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器（TLB）（未示出）。在一个实施方式中，高速缓存3138存储用于由图形处理引擎3131至3132、N高效访问的命令和数据。在一个实施例中，使高速缓存3138和图形存储器3133至3134、N中存储的数据与核高速缓存3162A至3162D、3156和系统存储器3111保持一致。如所提及的，这可以经由代理电路3125来完成，所述代理电路代表高速缓存3138和存储器3133至3134、N参与高速缓存一致性机制（例如，向高速缓存3138发送与处理器高速缓存3162A至3162D、3156上的高速缓存行的修改/访问相关的更新并从高速缓存3138接收更新）。
一组寄存器3145存储由图形处理引擎3131至3132、N执行的线程的上下文数据，并且上下文管理电路3148管理线程上下文。例如，上下文管理电路3148可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文（例如，其中，第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行）。例如，在上下文切换时，上下文管理电路3148可以将当前寄存器值存储到存储器中的指定区域（例如，由上下文指针标识）。然后所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路3147接收并处理从系统装置所接收的中断。
在一个实施方式中，由MMU 3139将来自图形处理引擎3131的虚拟/有效地址转换为系统存储器3111中的实际/物理地址。加速器集成电路3136的一个实施例支持多个（例如，4个、8个、16个）图形加速器模块3146和/或其他加速器装置。图形加速器模块3146可以专用于在处理器3107上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中，图形处理引擎3131至3132、N的资源与多个应用或虚拟机（VM）共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。
因此，加速器集成电路充当用于图形加速模块3146的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路3136可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。
由于图形处理引擎3131至3132、N的硬件资源明确地映射到由主机处理器3107看到的实际地址空间，因此任何主机处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路3136的一个功能是图形处理引擎3131至3132、N的物理分离，使得所述图形处理引擎作为独立单元出现在系统上。
如所提及的，在所图示的实施例中，一个或多个图形存储器3133至3134、M分别耦合至图形处理引擎3131至3132、N中的每一个。图形存储器3133至3134、M存储由图形处理引擎3131至3132、N中的每一者处理的指令和数据。图形存储器3133至3134、M可以是易失性存储器，诸如DRAM（包括堆叠的DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。
在一个实施例中，为了减少链路3140上的数据流量，使用偏置技术来确保图形存储器3133至3134、M中存储的数据是图形处理引擎3131至3132、N最频繁使用，并且核3160A至3160D优选不使用（至少不频繁使用）的数据。类似地，偏置机制试图使核（并且优选地不是图形处理引擎3131至3132、N）所需的数据保持在核和系统存储器3111的高速缓存3162A至3162D、3156内。
图31C图示了其中加速器集成电路3136集成在处理器3107内的另一个实施例。在这个实施例中，图形处理引擎3131至3132、N经由接口3137和接口3135来直接通过高速链路3140与加速器集成电路3136进行通信（这此外可以利用任何形式的总线或接口协议）。加速器集成电路3136可以执行与关于图31B所描述的操作相同的操作，但考虑到其与一致性总线3162和高速缓存3162A至3162D、3126紧密接近，可能以较高的吞吐量进行操作。
一个实施例支持不同的编程模型，包括专用进程编程模型（不具有图形加速模块虚拟化）和共享编程模型（具有虚拟化）。共享编程模型可以包括由加速器集成电路3136控制的编程模型和由图形加速模块3146控制的编程模型。
在专用进程模型的一个实施例中，图形处理引擎3131至3132、N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎3131至3132、N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，图形处理引擎3131至3132、N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎3131至3132、N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎3131至3132、N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎3131至3132、N虚拟化以提供对每个进程或应用的访问。
对于共享编程模型，图形加速模块3146或单独图形处理引擎3131至3132、N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器3111中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎3131至3132、N注册其上下文（即，调用系统软件以向进程要素链接表添加进程要素）时向主机进程提供特定于实施方式的值。所述进程句柄的低16位可以是进程要素链接表内的进程要素的偏移量。
图31D图示了示例性加速器集成分片3190。如本文所用，“分片”包括加速器集成电路3136的处理资源的指定部分。系统存储器3111内的应用有效地址空间3182存储进程要素3183。在一个实施例中，进程要素3183响应于来自在处理器3107上执行的应用3180的GPU调用3181而被存储。进程要素3183包含用于相应应用3180的进程状态。进程要素3183中包含的工作描述符（WD）3184可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 3184是指向应用地址空间3182中的作业请求队列的指针。
图形加速模块3146和/或单独图形处理引擎3131至3132、N可以由系统中的全部进程或进程子集共享。本发明的实施例包括用于建立进程状态并向图形加速模块3146发送WD3184以在虚拟环境中开始作业的基础结构。
在一个实施方式中，专用进程编程模型是特定于实施方式的。在这个模型中，单个进程拥有图形加速模块3146或单独的图形处理引擎3131。由于图形加速模块3146由单个进程拥有，因此管理程序初始化加速器集成电路3136以用于所属分区，并且操作系统在图形加速模块3146被分配时初始化加速器集成电路3136以用于所属进程。
在操作中，加速器集成分片3190中的WD获取单元3191获取下一个WD 3184，所述WD包括将由图形加速模块3146的图形处理引擎之一进行的工作的指示。如所图示，来自WD3184的数据可以被存储在寄存器3145中并由MMU 3139、中断管理电路3147和/或上下文管理电路3146使用。例如，MMU 3139的一个实施例包括用于访问OS虚拟地址空间3185内的片段/页面表3186的片段/页面行进电路。中断管理电路3147可以处理从图形加速模块3146所接收的中断事件3192。当执行图形操作时，由图形处理引擎3131至3132、N生成的有效地址3193由MMU 3139转换为实际地址。
在一个实施例中，针对每个图形处理引擎3131至3132、N和/或图形加速模块3146复制同一组寄存器3145，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片3190中。表1中示出了可以由管理程序初始化的示例性寄存器。
表1 - 管理程序初始化寄存器
1 分片控制寄存器
2 实际地址（RA）调度进程区域指针
3 授权掩码覆盖寄存器
4 中断向量表条目偏移
5 中断向量表条目极限
6 状态寄存器
7 逻辑分区ID
8 实际地址（RA）管理程序加速器利用记录指针
9 存储描述寄存器
表2中示出了可以由操作系统初始化的示例性寄存器。
表2 - 操作系统初始化寄存器
1 进程和线程标识
2 有效地址（EA）上下文保存/恢复指针
3 虚拟地址（VA）加速器利用记录指针
4 虚拟地址（VA）存储片段表指针
5 授权掩码
6 工作描述符
在一个实施例中，每个WD 3184特定于特定的图形加速模块3146和/或图形处理引擎3131至3132、N。所述WD包含图形处理引擎3131至3132、N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。
图31E图示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表3199的管理程序实际地址空间3198。管理程序实际地址空间3198可经由管理程序3196来访问，所述管理程序将用于操作系统3195的图形加速模块引擎虚拟化。
共享编程模型允许来自系统中的全部分区或分区子集的全部进程或进程子集使用图形加速模块3146。有两种编程模型，其中，图形加速模块3146由多个进程和分区共享：时间分片共享和图形直接共享。
在这个模型中，系统管理程序3196拥有图形加速模块3146并且使其功能对所有操作系统3195可用。为了使图形加速模块3146支持系统管理程序3196的虚拟化，图形加速模块3146可以遵循以下要求：
1）应用的作业请求必须是自主的（即，不需要维持作业之间的状态），或者图形加速模块3146必须提供上下文保存和恢复机制。2）图形加速模块3146保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块3146提供抢占作业处理的能力。3）当以直接共享编程模型操作时，必须保证图形加速模块3146在进程之间的公平性。
在一个实施例中，对于共享模型，需要应用3180来利用图形加速模块3146类型、工作描述符（WD）、授权掩码寄存器（AMR）值以及上下文保存/恢复区域指针（CSRP）来进行操作系统3195系统调用。图形加速模块3146类型描述了用于系统调用的目标加速功能。图形加速模块3146类型可以是特定于系统的值。所述WD专门针对图形加速模块3146来格式化，并且可以呈以下形式：图形加速模块3146命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块3146进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路3136和图形加速模块3146的实施方式不支持用户授权掩码覆盖寄存器（UAMOR），则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素3183之前，管理程序3196可以可选地应用当前授权掩码覆盖寄存器（AMOR）值。在一个实施例中，CSRP是包含应用地址空间3182中供图形加速模块3146保存和恢复上下文状态的区域的有效地址的寄存器3145中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。
在接收到系统调用时，操作系统3195可以验证应用3180已注册并被授权使用图形加速模块3146。操作系统3195然后利用表3中所示的信息来调用管理程序3196。
表3 - 操作系统对管理程序的调用参数
1 工作描述符（WD）
2 授权掩码寄存器（AMR）值（可能已掩蔽）
3 有效地址（EA）上下文保存/恢复区域指针（CSRP）
4 进程ID（PID）和可选的线程ID（TID）
5 虚拟地址（VA）加速器利用记录指针（AURP）
6 存储片段表指针（SSTP）的虚拟地址
7 逻辑中断服务号（LISN）
在接收到管理程序调用时，管理程序3196验证操作系统3195已注册并被授权使用图形加速模块3146。管理程序3196然后将进程要素3183针对对应图形加速模块3146类型放入进程要素链接表中。进程要素可以包含表4中所示的信息。
表4 - 进程要素信息
1 工作描述符（WD）
2 授权掩码寄存器（AMR）值（可能已掩蔽）
3 有效地址（EA）上下文保存/恢复区域指针（CSRP）
4 进程ID（PID）和可选的线程ID（TID）
5 虚拟地址（VA）加速器利用记录指针（AURP）
6 存储片段表指针（SSTP）的虚拟地址
7 逻辑中断服务号（LISN）
8 中断向量表，从管理程序调用参数导出
9 状态寄存器（SR）值
10 逻辑分区ID（LPID）
11 实际地址（RA）管理程序加速器利用记录指针
12 存储描述符寄存器（SDR）
在一个实施例中，管理程序将寄存器3145的多个加速器集成分片3190初始化。
如图31F所图示，本发明的一个实施例采用可经由用于访问物理处理器存储器3101至3102和GPU存储器3120至3123的公共虚拟存储器地址空间来寻址的统一存储器。在这个实施方式中，在GPU 3110至3113上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器3101至3102，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器3101，将第二部分分配给第二处理器存储器3102，将第三部分分配给GPU存储器3120，以此类推。整个虚拟/有效存储器空间（有时称为有效地址空间）由此被分发在处理器存储器3101至3102和GPU存储器3120至3123中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。
在一个实施例中，MMU 3139A至3139E中的一个或多个内的偏置/一致性管理电路3194A至3194E确保了主机处理器（例如，3105）与GPU 3110至3113的高速缓存之间的高速缓存一致性，以及实现指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图31F中图示了偏置/一致性管理电路3194A至3194E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器3105的MMU内和/或在加速器集成电路3136内实现。
一个实施例允许将GPU附接的存储器3120至3123映射为系统存储器的一部分，并使用共享虚拟存储器（SVM）技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器3120至3123作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器3105软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动程序调用、中断和存储器映射I/O（MMIO）访问，这些访问相对于简单存储器访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器3120至3123的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 3110至3113看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。
在一个实施方式中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页面包括1或2个位的页面粒度结构（即，以存储器页面的粒度来控制）。偏置表可以在一个或多个GPU附接存储器3120至3123的被盗存储器范围内实现，在GPU 3110至3113中具有或不具有偏置高速缓存（例如，以高速缓存频繁/最近使用的偏置表的条目）。可替代地，整个偏置表均可保持在GPU内。
在一个实施方式中，在实际访问GPU存储器之前访问与对GPU附接存储器3120至3123的每次访问相关联的偏置表条目，从而导致以下操作。首先，将来自GPU 3110至3113的在GPU偏置中发现其页面的本地请求直接转发到对应的GPU存储器3120至3123。将来自GPU的在主机偏置中发现其页面的本地请求转发给处理器3105（例如，如上所讨论通过高速链路）。在一个实施例中，来自处理器3105的在主机处理器偏置中发现所请求的页面的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页面的请求转发给GPU3110至3113。如果GPU当前未使用所述页面，则GPU可以将所述页面转换为主机处理器偏置。
页面的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用（例如OpenCL），所述API调用继而调用GPU的装置驱动程序，所述驱动程序继而向GPU发送消息（或将命令描述符入队），从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器3105偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。
在一个实施例中，通过暂时呈现主机处理器3105不可高速缓存的GPU偏置页面来保持高速缓存一致性。为了访问这些页面，处理器3105可以请求来自GPU 3110的访问，GPU可以依据实施方式立即授权访问也可以不授权访问。因此，为了减少处理器3105与GPU3110之间的通信，有利的是确保GPU偏置页面是GPU所需但不是主机处理器3105所需的页面，反之亦然。
图形处理流水线
图32图示了根据实施例的图形处理流水线3200。在一个实施例中，图形处理器可以实现所图示的图形处理流水线3200。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图29的并行处理器2900内，在一个实施例中，所述并行处理器是图28的（一个或多个）并行处理器2812的变体。如本文所述，各种并行处理系统可以经由并行处理单元（例如，图29的并行处理单元2902）的一个或多个实例来实现图形处理流水线3200。例如，着色器单元（例如，图30的图形多处理器3034）可以被配置成执行顶点处理单元3204、镶嵌控制处理单元3208、镶嵌评估处理单元3212、几何处理单元3216和片段/像素处理单元3224中的一个或多个的功能。数据汇编器3202，图元汇编器3206、3214、3218，镶嵌单元3210，栅格器3222和栅格操作单元3226的功能还可以由处理集群（例如，图3的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A至220N）执行。图形处理流水线3200还可以使用用于一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线3200的一个或多个部分可以由通用处理器（例如，CPU）内的并行处理逻辑执行。在一个实施例中，图形处理流水线3200的一个或多个部分可经由存储器接口3228访问片上存储器（例如，如图29中的并行处理器存储器2922），所述存储器接口可以是图29的存储器接口2918的实例。
在一个实施例中，数据汇编器3202是收集用于表面和图元的顶点数据的处理单元。数据汇编器3202然后向顶点处理单元3204输出包括顶点属性的顶点数据。顶点处理单元3204是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元3204读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示转换为世界空间坐标空间或归一化装置坐标空间。
图元汇编器3206的第一实例从顶点处理单元320接收顶点属性。图元汇编器3206根据需要读取所存储的顶点属性并构造图形图元以由镶嵌控制处理单元3208进行处理。图形图元包括如各种图形处理应用编程接口（API）所支持的三角形、线段、点、补丁等等。
镶嵌控制处理单元3208将输入顶点视为几何补丁的控制点。这些控制点从来自补丁的输入表示（例如，补丁的基础）变换为适用于由镶嵌评估处理单元3212进行表面评估的表示。镶嵌控制处理单元3208还可以计算几何补丁的边缘的镶嵌因子。镶嵌因子适用于单个边缘，并量化与边缘相关的视点相关细节水平。镶嵌单元3210被配置成接收补丁的边缘的镶嵌因子并将补丁镶嵌为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到镶嵌评估处理单元3212。镶嵌评估处理单元3212对细分的补丁的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。
图元汇编器3214的第二实例从镶嵌评估处理单元3212接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元3216处理。几何处理单元3216是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元汇编器3214所接收的图形图元。在一个实施例中，几何处理单元3216被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。
在一些实施例中，几何处理单元3216可以添加或删除几何流中的元素。几何处理单元3216向图元汇编器3218输出指定新图形图元的参数和顶点。图元汇编器3218从几何处理单元3216接收参数和顶点，并构建图形图元以由视口缩放、剔除和裁剪单元3220进行处理。几何处理单元3216读取并行处理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、剔除和裁剪单元3220执行裁剪、剔除和视口缩放，并向栅格器3222输出经处理的图形图元。
栅格器3222可以执行深度剔除和其他基于深度的优化。栅格器3222还对新图形图元执行扫描转换以生成片段并向片段/像素处理单元3224输出这些片段和关联的覆盖数据。片段/像素处理单元3224是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元3224变换从栅格器3222所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元3224可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到栅格操作单元3226的着色片段或像素。片段/像素处理单元3224可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。
栅格操作单元3226是执行包括但不限于模板印刷、z测试、混合等栅格操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中（例如，图2中的并行处理器存储器222和/或如图1中的系统存储器104，以在一个或多个显示装置110上显示或者由一个或多个处理器102或（一个或多个）并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元3226被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。
在实施例中，术语“引擎”或“模块”或“逻辑”可以指以下各项、是以下各项的一部分或者包括以下各项：执行一个或多个软件或固件程序的应用专用集成电路（ASIC）、电子电路、处理器（共享处理器、专用处理器或组处理器）和/或存储器（共享存储器、专用存储器或组存储器）、组合逻辑电路、和/或提供所描述功能的其他合适部件。在实施例中，引擎或模块可以以固件、硬件、软件、或者固件、硬件和软件的任何组合来实现。
本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。
如本文所述，指令可以是指硬件的具体配置，例如被配置为用于执行某些操作或具有存储在非暂态计算机可读介质中实施的存储器中的预定功能或软件指令的专用集成电路（ASIC）。因此，可使用在一个或多个电子装置（例如，端站、网络元件等）上存储并执行的代码和数据来实现附图中示出的技术。这种电子装置使用计算机机器可读介质来存储和传送（在内部和/或通过网络与其他电子装置传送）代码和数据，诸如非暂态计算机机器可读存储介质（例如，磁盘；光盘；随机存取存储器；只读存储器；闪存存储装置；相变存储器）以及暂态计算机机器可读通信媒体（例如，电、光、声或其他形式的传播信号—例如载波、红外信号、数字信号等）。
此外，这样的电子装置典型地包括耦合至一个或多个其他部件（例如，一个或多个存储装置（非暂态机器可读存储媒体）、用户输入/输出装置（例如键盘、触摸屏和/或显示器）、以及网络连接）的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器（也被称为总线控制器）。承载网络通信量的存储装置和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子装置的存储装置典型地存储用于在那个电子装置的所述组的一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实现本发明的实施例的一个或多个部分。贯穿本详细描述，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言将明显的是，可以在没有这些特定细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以便避免模糊本发明的主题。从而，本发明的范围和精神应根据以下权利要求来判断。

Claims (24)

1.一种处理器，包括:
存储数据的第一存储器；
多个多处理器，每个多处理器包括多个执行资源以执行命令来处理数据；
将多个多处理器耦合到第二存储器的存储器互连；和
分配硬件逻辑，用于将第一多个多处理器、第一存储器的第一部分和存储器互连的第一部分分配给第一虚拟机(VM)，并且进一步将第二多个多处理器、第一存储器的第二部分和存储器互连的第二部分分配给第二VM。
2.根据权利要求1所述的处理器，其中所述第一存储器和所述存储器互连的第一和第二部分的大小分别基于与所述第一VM和所述第二VM相关联的服务质量(QoS)值来选择。
3.根据权利要求1所述的处理器，其中所述存储器互连的第一部分包括第一存储器互连带宽，并且所述存储器互连的第二部分包括第二存储器互连带宽。
4.根据权利要求1所述的处理器，还包括耦合到所述存储器互连的多个数据端口，其中所述分配硬件逻辑将第一多个数据端口分配给所述第一VM，并将第二多个数据端口分配给所述第二VM。
5.根据权利要求1所述的处理器，其中第一存储器包括二级(L 2)高速缓冲存储器。
6.根据权利要求1所述的处理器，其中，所述第一存储器包括共享本地存储器。
7.根据权利要求1所述的处理器，还包括：虚拟化硬件逻辑将第一虚拟GPU (vGPU)呈现给第一VM，并将第二vGPU呈现给第二VM。
8.根据权利要求7所述的处理器，其中第一vGPU包括第一多个多处理器以及第一存储器和存储器互连的第一部分，第二vGPU包括第二多个多处理器以及第一存储器和存储器互连的第二部分。
9.根据权利要求7所述的处理器，其中所述虚拟化硬件逻辑用于确保所述第一VM和所述第二VM之间的隔离。
10.根据权利要求1所述的处理器，进一步包括:
命令流送器，用于对由第一多个多处理器中的多处理器执行的第一多个命令和由第二多个多处理器中的多处理器执行的第二多个命令进行排队。
11.根据权利要求1所述的处理器，其中所述多个执行资源包括以下一个或多个：多个浮点单元(FPU)、多个媒体处理引擎和多个采样器。
12.一种方法，包括:
将数据存储在第一存储器中，该数据将由多个多处理器中的一个或多个多处理器处理，该多个多处理器经由存储器互连耦合到第二存储器，每个多处理器包括多个执行资源以执行命令来处理该数据；
将第一多个多处理器、第一存储器的第一部分和存储器互连的第一部分分配给第一虚拟机(VM)；和
将第二多个多处理器、第一存储器的第二部分和存储器互连的第二部分分配给第二VM。
13.根据权利要求12所述的方法，进一步包括:
分别基于与第一VM和第二VM相关联的服务质量(QoS)值来选择第一存储器和存储器互连的第一和第二部分的大小。
14.根据权利要求12所述的方法，其中所述存储器互连的第一部分包括第一存储器互连带宽，并且所述存储器互连的第二部分包括第二存储器互连带宽。
15.根据权利要求12所述的方法，其中多个数据端口耦合到所述存储器互连，所述方法还包括：
将第一多个数据端口分配给第一VM，并将第二多个数据端口分配给第二VM。
16.根据权利要求12所述的方法，其中所述第一存储器包括二级(L 2)高速缓冲存储器。
17.根据权利要求12所述的方法，其中所述第一存储器包括共享本地存储器。
18.根据权利要求12所述的方法，进一步包括：
由虚拟化硬件逻辑将第一虚拟GPU (vGPU)呈现给第一VM，并将第二vGPU呈现给第二VM。
19.根据权利要求18所述的方法，其中第一vGPU包括第一多个多处理器以及第一存储器以及存储器互连的第一部分，第二vGPU包括第二多个多处理器以及第一存储器和存储器互连的第二部分。
20.根据权利要求18所述的方法，其中所述虚拟化硬件逻辑用于确保所述第一VM和所述第二VM之间的隔离。
21.根据权利要求12所述的方法，进一步包括:
由命令流送器对由第一多个多处理器中的多处理器执行的第一多个命令和由第二多个多处理器中的多处理器执行的第二多个命令进行排队。
22.根据权利要求12所述的方法，其特征在于，所述多个执行资源包括以下一项或多项：多个浮点单元(FPU)、多个媒体处理引擎和多个采样器。
23.一种其上存储有程序代码的机器可读介质，当由机器执行时，该程序代码使机器执行权利要求12至22中任一项的方法。
24.一种设备，包括用于执行权利要求12至22中任一项所述方法的装置。
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