CN114996077B - 一种多核并行仿真方法及实现多核并行仿真的平台架构 - Google Patents
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Abstract
本发明公开了一种多核并行仿真方法及实现多核并行仿真的平台架构，涉及芯片仿真技术领域。该仿真方法包括：根据设计代码和验证代码，将芯片仿真任务一分为二，得到设计代码仿真任务和验证代码仿真任务；将设计代码仿真任务和验证代码仿真任务分别在不同的CPU核上执行；同时，将验证代码仿真任务进一步分配到多个CPU核上执行；各个CPU核间采用多线程并行方式执行仿真任务。该仿真方法还包括：将设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；将转换后的验证代码分配到新的CPU核上执行。该平台架构包括设计仿真模块和验证仿真模块。本发明实现多核并行验证，进行软件仿真加速，提升芯片仿真验证速度和效率。
Description
技术领域
本发明涉及芯片仿真技术领域，具体涉及一种多核并行仿真方法及实现多核并行仿真的平台架构。
背景技术
在芯片仿真验证平台中，有两部分内容：设计代码+验证代码，一部分是使用Verilog语言或System Verilog语言编写的芯片设计代码，这部分代码可以综合成芯片的硬件，用于芯片制造；另一部分是使用其他语言编写的验证代码，这部分代码不可综合，不会用于芯片制造，仅用于芯片验证；其他语言为System Verilog/C++/Python等。
这两部分代码需要在高性能服务器上执行，其中第一部分的设计代码所占的执行时间在30%-90%之间，第二部分的验证平台代码所占时间在10%-70%之间。
随着芯片规模的扩大，这两部分的代码规模变得很大，仿真执行会耗费大量的时间，根据规模不同，仿真执行时间在几分钟到十几天的范围。提升仿真效率，缩短仿真时间是芯片行业的老大难问题。
解决的问题的方向有两个方向：一是软件仿真加速；二是硬件仿真加速。这两种加速方案都有发展，互为补充，但并不会彼此取代。
现有软件仿真加速方案：
为了提升仿真效率，缩短仿真时间，业界针对混在一起的Verilog设计代码和验证代码进行了任务分割，试图将分割后的任务分配到多个CPU核上执行以实现仿真加速，期望的加速的倍数为10倍左右。在特定的设计场合可以到达理论值的加速倍数，在通用的场景下，实际的加速倍数只有1.2~1.5倍。然而，现有软件仿真加速方案提升效率有限，实际是被废弃的、不再发展的方案。
即现有软件仿真技术方案中，“设计代码”和“验证代码”混合在一起，这是基于芯片仿真业务本身的特点使“设计代码”和“验证代码”不易进行切分。但“设计代码”和“验证代码”的行为特点有很大的差异，“设计代码”描述的是硬件的行为，“验证代码”描述的是软件的行为。现有方案没有根据“设计代码”和“验证代码”的本质不同，按“设计代码”的特点对仿真任务进行切分，其切分工作一方面受到“验证代码”任务的牵制，无法有效实现对“验证代码”的切分；另一方面，“设计代码”千差万别，靠自动化工具完成任务的有效切分，关键是无法有效减少任务间的关联性。
其中，使用工具进行切分，是将“设计代码”和“验证代码”均作为“设计代码”进行切分，工具完成的切分工作后，将切分任务运行到多个CPU核上执行，切分任务为几万、几十万、甚至数百万个任务；多个CPU核采用2-64个。“设计代码”切分出的任务小，数量庞大；“验证代码”切分出的任务大，数量少。最后决定加速效果的是“验证代码”切分出的大任务，因这些任务需要互相交换数据，其同步要互相等待耗费时间，加速效果受限。
只有在线程数和CPU核数量相当时才能起到加速的作用。以上现有软件仿真技术方案切分的线程任务数量远远大于可以使用的CPU核的数量，势必有上千个任务执行在1个核上，这些线程任务为分时执行，线程切换有耗时开销，抵消了部分加速效果。
发明内容
本发明所要解决的技术问题是在芯片仿真验证中的软件仿真技术方案存在仿真速度慢和效率低的问题，目的在于提供一种多核并行仿真方法及实现多核并行仿真的平台架构，本发明方法是一种改进的软件仿真加速方案，基于PVM(Parallel VerificationMethodology)并行验证方法学，实现多核并行验证，进行仿真加速，提升芯片仿真验证速度和效率。
本发明通过下述技术方案实现：
第一方面，本发明提供了一种多核并行仿真方法，该仿真方法包括：
根据设计代码和验证代码的不同，将芯片仿真任务一分为二，得到设计代码仿真任务和验证代码仿真任务；
将所述设计代码仿真任务和所述验证代码仿真任务分别在不同的CPU核上执行；
同时，将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行；
本发明聚焦软件仿真加速方案的研究，提出基于PVM(Parallel VerificationMethodology)并行验证方法学的概念，实现多核并行验证，进行仿真加速，提升芯片仿真验证速度和效率。本发明首先通过人工的方法将验证代码和设计代码区别对待，从整体上将验证代码和设计代码进行划分，一分为二为设计代码仿真任务和验证代码仿真任务；其次，分别将设计代码仿真任务和验证代码仿真任务分别在不同的CPU核上执行，可以最大限度地将较大的整体芯片仿真任务一分为二。由于验证代码和Verilog设计代码两者分属不同的技术领域，两者可以采用不同的技术和实现方案。这样一分为二，可以各自发展其仿真加速技术。以往的技术方法没有这样的思想基础，两种代码混为一体，彼此牵连，无法独自发展仿真加速技术。而本发明这种二分法，将提升设计代码仿真效率的任务简化，为后续技术发展提供了可能性。同时，将验证代码仿真任务进一步分配到多个CPU核上执行。
进一步地，该仿真方法还包括：
将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
将所述转换后的验证代码分配到新的CPU核上执行。
这是考虑到整个芯片仿真任务中设计代码所占的执行时间在30%-90%之间，而验证平台代码所占时间在10%-70%之间；因此，以上技术方案通过缩小设计代码的规模，也就缩短了设计代码的仿真时间。
进一步地，所述的将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行，包括：
将所述验证代码仿真任务划分为多个验证代码仿真子任务；
将多个所述验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个所述验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
所述多线程并行中的多线程包括若干个线程，且若干个线程实例执行在不同的CPU核上。
进一步地，所述设计代码仿真任务和多个所述验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信。
第二方面，本发明又提供了一种实现多核并行仿真的平台架构，该平台架构包括设计仿真模块和验证仿真模块；
所述设计仿真模块，用于运行Verilog设计代码，执行设计代码仿真任务；
所述验证仿真模块，用于将验证代码仿真任务分配到多个CPU核上，采用多CPU核、多线程并行方式执行验证代码仿真任务。
进一步地，该平台架构还包括验证平台监控模块，用于验证平台架构的管理和监控各不同CPU核上各线程的仿真任务执行情况。
进一步地，该平台架构还包括转换代码模块，用于将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
所述验证仿真模块，还用于将所述转换后的验证代码分配到新的CPU核上执行。
进一步地，所述验证仿真模块包括：
子任务划分单元，用于将所述验证代码仿真任务划分为多个验证代码仿真子任务；
任务仿真运行单元，用于将多个所述验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个所述验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
进一步地，所述设计代码仿真任务和多个所述验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信。
进一步地，所述线程包括8种类型的线程，分别为仿真主线程、验证平台主线程、参考模型线程、存储模型线程、驱动软件线程、激励线程、结果比较线程和仿真模型线程；
所述验证组件包括12种类型的验证组件，分别为系统模型组件、行为级参考模型组件、IP仿真模型组件、寄存器组件、软件引擎组件、记分牌组件、功能覆盖率组件、随机激励组件、流量调度组件、比较器组件、总线功能模型组件和故障注入组件；
所述验证组件与线程的分配关系为：
所述总线功能模型组件执行在仿真主线程中；
所述系统模型组件、行为级参考模型组件、记分牌组件和功能覆盖率组件执行在参考模型线程中；
所述寄存器组件和功能覆盖率组件执行在存储模型线程中；
所述软件引擎组件执行在驱动软件线程中；
所述功能覆盖率组件、随机激励组件、流量调度组件和故障注入组件执行在激励线程中；
所述功能覆盖率组件和比较器组件执行在结果比较线程中；
所述IP仿真模型组件和功能覆盖率组件执行在仿真模型线程中。
进一步地，所述通信管道包括随机激励组件与总线功能模型组件之间的第一通信通道、随机激励组件与行为级参考模型组件之间的第二通信通道、比较器组件与总线功能模型组件之间的第三通信通道、比较器组件与行为级参考模型组件之间的第四通信通道、软件引擎组件与总线功能模型组件之间的第五通信通道、软件引擎组件与寄存器组件之间的第六通信通道、行为级参考模型组件与寄存器组件之间的第七通信通道、寄存器组件与总线功能模型组件之间的第八通信通道、IP仿真模型组件与总线功能模型组件之间的第九通信通道。
进一步地，所述通信管道的数据交换采用数据包的形式，有效减少数据交换频率，有利效率提升。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明从整体上将验证代码和设计代码进行了划分，并执行在不同的CPU核上，可以最大限度地将较大的仿真任务一分为二。由于验证平台代码和Verilog设计代码两者分属不同的技术领域，两者可以采用不同的技术和实现方案。这样一分为二，可以各自发展其仿真加速技术。以往的技术方法没有这样的思想基础，两种代码混为一体，彼此牵连，无法独自发展仿真加速技术。
2、本发明将验证平台划分为12种验证组件，并分别执行在7种不同的线程中，增加了验证平台仿真的并行度，更有利于缩短仿真时间。仿真节省时间范围：20%-80%，即加速效果为1.25-5倍，取决于设计代码和验证代码的执行时间比例。
3、本发明平台架构采用扁平化结构，而不是类似UVM的层次化、类封装的形式，降低了验证组件间的关联和耦合，有利于验证组件的独立发展而不互相牵连。
4、本发明验证组件线程间采用高效的通信管道，减少线程间的通信时间和等待时间。
5、本发明通过将Verilog设计代码中的IP模块采用IP仿真模型来替代，并让其执行在单独的CPU核上，这样可以大幅减少设计代码的仿真时间，具体可减少80%-95%。业界有IP的“仿真模型”的概念和实践，但并无仿真模型并行执行的概念和机制。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明一种多核并行仿真方法流程图。
图2为本发明一种实现多核并行仿真的平台架构结构示意图。
图3为本发明一种实现多核并行仿真的平台架构中通信管道的分布示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
本发明聚焦软件仿真加速方案的研究，提出基于PVM(Parallel VerificationMethodology)并行验证方法学的概念，实现多核并行验证，进行仿真加速，提升芯片仿真验证速度和效率。本发明首先通过人工的方法将验证代码和设计代码区别对待，从整体上将验证代码和设计代码进行划分，一分为二为设计代码仿真任务和验证代码仿真任务；其次，分别将设计代码仿真任务和验证代码仿真任务分别在不同的CPU核上执行，可以最大限度地将较大的整体芯片仿真任务一分为二。由于验证代码和Verilog设计代码两者分属不同的技术领域，两者可以采用不同的技术和实现方案。这样一分为二，可以各自发展其仿真加速技术。以往的技术方法没有这样的思想基础，两种代码混为一体，彼此牵连，无法独自发展仿真加速技术。而本发明这种二分法，将提升设计代码仿真效率的任务简化，为后续技术发展提供了可能性。同时，将验证代码仿真任务进一步分配到多个CPU核上执行。
如图1所示，图1为本发明一种多核并行仿真方法流程图。本发明一种多核并行仿真方法，该仿真方法包括：
根据设计代码和验证代码的不同，将芯片仿真任务一分为二，得到设计代码仿真任务和验证代码仿真任务；
将所述设计代码仿真任务和所述验证代码仿真任务分别在不同的CPU核上执行；
同时，将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行；
作为进一步地实施，以上各个CPU核间采用多线程并行方式执行仿真任务。
作为进一步地实施，该仿真方法还包括：
将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
将所述转换后的验证代码分配到新的CPU核上执行。
这是考虑到整个芯片仿真任务中设计代码所占的执行时间在30%-90%之间，而验证平台代码所占时间在10%-70%之间；因此，以上技术方案通过缩小设计代码的规模，也就缩短了设计代码的仿真时间。
作为进一步地实施，所述的将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行，包括：
将所述验证代码仿真任务划分为多个验证代码仿真子任务；
将多个所述验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个所述验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
所述多线程并行中的多线程包括若干个线程，且若干个线程实例执行在不同的CPU核上。
作为进一步地实施，所述设计代码仿真任务和多个所述验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信。
实施例2
如图2所示，图2为本发明一种实现多核并行仿真的平台架构结构示意图。本实施例与实施例1的区别在于，本实施例提供了一种实现多核并行仿真的平台架构，该平台架构包括设计仿真模块和验证仿真模块；
所述设计仿真模块，用于运行Verilog设计代码，执行设计代码仿真任务；
所述验证仿真模块，用于将验证代码仿真任务分配到多个CPU核上，采用多CPU核、多线程并行方式执行验证代码仿真任务。
作为进一步地实施，所述设计仿真模块和验证仿真模块在不同的CPU核上，采用多CPU核、多线程并行方式执行各仿真任务。
作为进一步地实施，该平台架构还包括转换代码模块，用于将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
所述验证仿真模块，还用于将所述转换后的验证代码分配到新的CPU核上执行。
这是考虑到整个芯片仿真任务中设计代码所占的执行时间在30%-90%之间，而验证平台代码所占时间在10%-70%之间；因此，以上技术方案通过将IP的设计代码中的绝大部分转换为验证代码，并转移到另外的CPU核上运行，实现并行仿真的机制。这样通过转换代码模块来缩小设计代码的规模，也就缩短了设计代码的仿真时间。
该平台架构还包括验证平台监控模块，用于验证平台架构的管理和监控各不同CPU核上各线程的仿真任务执行情况。
作为进一步地实施，所述验证仿真模块包括：
子任务划分单元，用于将所述验证代码仿真任务划分为多个验证代码仿真子任务；
任务仿真运行单元，用于将多个所述验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个所述验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
作为进一步地实施，所述设计代码仿真任务和多个所述验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信。
具体实施时，在该平台架构下，设计代码和验证代码分别执行在8种类型的线程Thread(T1-T8)中。其中设计代码执行在simThreadT1线程中，以及从设计代码转换成的那一部分转换后的验证代码执行在线程dmThreadT8中。验证代码分别执行在线程T3-T7中，线程T2用于验证平台架构的管理和监控各不同CPU核上各线程的仿真任务执行情况。
以上8种线程(T1-T8)，8个以上的线程实例，都执行在不同的CPU核上，实现了一个大的芯片仿真任务被分配到不同CPU核上去执行，实现了多核并行执行的效果，从而起到软件仿真加速的效果。
本发明将“验证代码”部分划分为8种类型的线程及各种类型线程的互联关系。线程种类更少或更多不重要，线程数量在十几、几十的范围即可，这和一台高性能服务器的2至64个CPU核数相当。各个线程划分，如下：
1、仿真主线程simThread(T1)：是仿真器(sim:simulator)主线程，运行Verilog设计代码。
2、验证平台主线程sysThread(T2)：用于验证平台的系统管理(sys:system)和监控。
3、参考模型线程brmThread(T3)：用于运行行为级参考模型BRM(BehavioralReference Model)。
4、存储模型线程memThread(T4)：用于运行待验证设计DUV(Design UnderVerification)和BRM内的存储(mem:memory)模型。
5、驱动软件线程softwareThread(T5)：用于运行DUV的驱动软件，用于芯片的配置、数据处理等。
6、激励线程txThread(T6)：用于构造并发送(tx : transmit)随机激励数据。
7、结果比较线程rxThread(T7)：用于接收(rx : receive)结果数据和预期数据的比较程序。
8、仿真模型线程dmThread(T8)：用于运行IP(Intellectual Property)仿真模型(dm : donut model)。
以上T4、T5、T6、T8类型的线程可以有多个线程，而T2、T3、T7类型的线程只能有1个。
本发明将验证代码进一步细分，分成多种验证组件VC，本发明为12种，并分配到以上8种类型的线程中执行，进一步提升验证代码的执行效率。
在本发明的一种实现多核并行仿真的平台架构中，分为如下12种类型的验证组件Verification Component，VC1-VC12。每种验证组件分别执行在不同的线程中。验证组件和执行线程的分配关系如下表1所示：
表1 分配关系表
具体地，本发明验证组件通过如下9种通信管道进行异步通信：
C1：随机激励组件VC8与总线功能模型组件VC11之间的第一通信通道；
C2：随机激励组件VC8与行为级参考模型组件VC2之间的第二通信通道；
C3：比较器组件VC10与总线功能模型组件VC11之间的第三通信通道；
C4：比较器组件VC10与行为级参考模型组件VC2之间的第四通信通道；
C5：软件引擎组件VC5与总线功能模型组件VC11之间的第五通信通道；
C6：软件引擎组件VC5与寄存器组件VC4之间的第六通信通道；
C7：行为级参考模型组件VC2与寄存器组件VC4之间的第七通信通道；
C8：寄存器组件VC4与总线功能模型组件VC11之间的第八通信通道；
C9：IP仿真模型组件VC3与总线功能模型组件VC11之间的第九通信通道。
以上9种通信管道的分布如图3所示。
多线程的同步，以及通信管道的通信效率决定了整个验证平台的仿真效率。只有各个线程不会互相等待，按各自最大的速度运行，则可以保证仿真效率的提升。
通信管道中交互的数据均为数据包，所述数据包为多种数据的集合，可以降低通信管道交换数据的频率，有效保证仿真效率。
以上线程种类数目、验证组件数目、通信管道数目可以根据实际情况会有所调整。
本发明具有如下技术优点：
1、本发明从整体上将验证代码和设计代码进行了划分，并执行在不同的CPU核上，可以最大限度地将较大的仿真任务一分为二。由于验证平台代码和Verilog设计代码两者分属不同的技术领域，两者可以采用不同的技术和实现方案。这样一分为二，可以各自发展其仿真加速技术。以往的技术方法没有这样的思想基础，两种代码混为一体，彼此牵连，无法独自发展仿真加速技术。
2、本发明将验证平台划分为12种验证组件，并分别执行在7种不同的线程中，增加了验证平台仿真的并行度，更有利于缩短仿真时间。仿真节省时间范围：20%-80%，即加速效果为1.25-5倍，取决于设计代码和验证代码的执行时间比例。
3、本发明平台架构采用扁平化结构，而不是类似UVM的层次化、类封装的形式，降低了验证组件间的关联和耦合，有利于验证组件的独立发展而不互相牵连。
4、本发明验证组件线程间采用高效的通信管道，减少线程间的通信时间和等待时间。
5、本发明通过将Verilog设计代码中的IP模块采用IP仿真模型来替代，并让其执行在单独的CPU核上，这样可以大幅减少设计代码的仿真时间，具体可减少80%-95%。业界有IP的“仿真模型”的概念和实践，但并无仿真模型并行执行的概念和机制。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种多核并行仿真方法，其特征在于，该仿真方法包括：
根据设计代码和验证代码，将芯片仿真任务一分为二，得到设计代码仿真任务和验证代码仿真任务；
将所述设计代码仿真任务和验证代码仿真任务分别在不同的CPU核上执行；
同时，将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行；
该仿真方法还包括：
将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
将所述转换后的验证代码分配到新的CPU核上执行；
所述设计代码仿真任务和多个验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信；
所述线程包括8种类型的线程，分别为仿真主线程、验证平台主线程、参考模型线程、存储模型线程、驱动软件线程、激励线程、结果比较线程和仿真模型线程；
所述验证组件包括12种类型的验证组件，分别为系统模型组件、行为级参考模型组件、IP仿真模型组件、寄存器组件、软件引擎组件、记分牌组件、功能覆盖率组件、随机激励组件、流量调度组件、比较器组件、总线功能模型组件和故障注入组件；
所述验证组件与线程的分配关系为：
所述总线功能模型组件执行在仿真主线程中；
所述系统模型组件、行为级参考模型组件、记分牌组件和功能覆盖率组件执行在参考模型线程中；
所述寄存器组件和功能覆盖率组件执行在存储模型线程中；
所述软件引擎组件执行在驱动软件线程中；
所述功能覆盖率组件、随机激励组件、流量调度组件和故障注入组件执行在激励线程中；
所述功能覆盖率组件和比较器组件执行在结果比较线程中；
所述IP仿真模型组件和功能覆盖率组件执行在仿真模型线程中。
2.根据权利要求1所述的一种多核并行仿真方法，其特征在于，将所述验证代码仿真任务进一步分配到多个CPU核上多线程并行执行，包括：
将所述验证代码仿真任务划分为多个验证代码仿真子任务；
将多个验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
3.使用如权利要求1至2中任一所述的一种多核并行仿真方法实现多核并行仿真的平台架构，其特征在于，该平台架构包括设计仿真模块和验证仿真模块；
所述设计仿真模块，用于运行Verilog设计代码，执行设计代码仿真任务；
所述验证仿真模块，用于将验证代码仿真任务分配到多个CPU核上，采用多CPU核、多线程并行方式执行验证代码仿真任务；
该平台架构还包括转换代码模块，用于将所述设计代码仿真任务中设计代码转换成验证代码，得到转换后的验证代码；
所述验证仿真模块，还用于将转换后的验证代码分配到新的CPU核上执行；
所述设计代码仿真任务和多个验证代码仿真子任务的仿真执行是通过将不同的验证组件分别执行在不同的线程中来实现，且各验证组件之间通过通信管道进行异步通信；
所述线程包括8种类型的线程，分别为仿真主线程、验证平台主线程、参考模型线程、存储模型线程、驱动软件线程、激励线程、结果比较线程和仿真模型线程；
所述验证组件包括12种类型的验证组件，分别为系统模型组件、行为级参考模型组件、IP仿真模型组件、寄存器组件、软件引擎组件、记分牌组件、功能覆盖率组件、随机激励组件、流量调度组件、比较器组件、总线功能模型组件和故障注入组件；
所述验证组件与线程的分配关系为：
所述总线功能模型组件执行在仿真主线程中；
所述系统模型组件、行为级参考模型组件、记分牌组件和功能覆盖率组件执行在参考模型线程中；
所述寄存器组件和功能覆盖率组件执行在存储模型线程中；
所述软件引擎组件执行在驱动软件线程中；
所述功能覆盖率组件、随机激励组件、流量调度组件和故障注入组件执行在激励线程中；
所述功能覆盖率组件和比较器组件执行在结果比较线程中；
所述IP仿真模型组件和功能覆盖率组件执行在仿真模型线程中。
4.根据权利要求3所述的实现多核并行仿真的平台架构，其特征在于，该平台架构还包括验证平台监控模块，用于验证平台架构的管理和监控各不同CPU核上各线程的仿真任务执行情况。
5.根据权利要求3所述的实现多核并行仿真的平台架构，其特征在于，所述验证仿真模块包括：
子任务划分单元，用于将所述验证代码仿真任务划分为多个验证代码仿真子任务；
任务仿真运行单元，用于将多个所述验证代码仿真子任务分配到对应的多个CPU核上，采用多CPU核、多线程并行方式执行多个所述验证代码仿真子任务；
其中，所述多CPU核、多线程并行方式指的是在多个CPU核间采用多线程并行执行。
6.根据权利要求3所述的实现多核并行仿真的平台架构，其特征在于，所述通信管道包括随机激励组件与总线功能模型组件之间的第一通信通道、随机激励组件与行为级参考模型组件之间的第二通信通道、比较器组件与总线功能模型组件之间的第三通信通道、比较器组件与行为级参考模型组件之间的第四通信通道、软件引擎组件与总线功能模型组件之间的第五通信通道、软件引擎组件与寄存器组件之间的第六通信通道、行为级参考模型组件与寄存器组件之间的第七通信通道、寄存器组件与总线功能模型组件之间的第八通信通道、IP仿真模型组件与总线功能模型组件之间的第九通信通道。
7.根据权利要求6所述的实现多核并行仿真的平台架构，其特征在于，所述通信管道的数据交换采用数据包的形式。
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