CN114981975A - 阵列基板和显示设备 - Google Patents

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Abstract

提供一种阵列基板。阵列基板包括：栅线；数据线；电压供应线；以及像素驱动电路。像素驱动电路包括多个晶体管和存储电容器。存储电容器包括第一电容器电极、第二电容器电极以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层。第二电容器电极电连接到所述电压供应线。第二电容器电极包括作为各个子像素中的第一整体结构的一部分的第一部分和第二部分。电压供应线与所述第一部分交叉达第一交叉距离。数据线与所述第二部分交叉达第二交叉距离。第一交叉距离大于所述第二交叉距离。

Description

阵列基板和显示设备
技术领域
本发明涉及显示技术，尤其涉及一种阵列基板和显示设备。
背景技术
有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压来控制亮度的薄膜晶体管液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制照度的驱动电流来驱动。OLED显示面板包括多个像素单元，所述像素单元配置有以多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一条栅线的栅极端子和连接到每列一条数据线的漏极端子。当其中像素单元被选通的行被导通时，连接到驱动晶体管的开关晶体管被导通，并且数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。驱动OLED器件以发射相应亮度的光。OLED显示面板的相关参数包括能量消耗、亮度、色坐标和色移。
发明内容
在一个方面，本公开提供了一种阵列基板，包括：栅线；数据线；电压供应线；以及像素驱动电路；其中，所述像素驱动电路包括多个晶体管和存储电容器；所述存储电容器包括第一电容器电极、第二电容器电极以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层；所述第二电容器电极电连接到所述电压供应线；所述第二电容器电极包括作为各个子像素中的第一整体结构的一部分的第一部分和第二部分；所述电压供应线与所述第一部分交叉达第一交叉距离；所述数据线与所述第二部分交叉达第二交叉距离；以及所述第一交叉距离大于所述第二交叉距离。
可选地，电压供应线和所述数据线实质上彼此平行；以及所述电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
可选地，所述阵列基板还包括在所述电压供应线和所述第二电容器电极之间的层间电介质层；以及连接通孔，其延伸穿过所述层间电介质层；其中，所述电压供应线通过所述连接通孔连接到所述第二电容器电极的所述第一部分。
可选地，阵列基板包括半导体材料层，所述半导体材料层与所述第一部分和所述第二部分中的至少一个有交叉部分，所述交叉部分达第三交叉距离；以及所述第三交叉距离小于等于所述第一交叉距离并且大于等于所述第二交叉距离。
可选地，交叉部分、所述电压供应线和所述数据线实质上彼此平行；以及所述交叉部分、所述电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
可选地，交叉部分与所述第一部分和所述第二部分两者交叉。
可选地，多个晶体管包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；以及第五晶体管；其中，所述第二晶体管的漏极、所述第二晶体管的有源层、所述第四晶体管的漏极、所述第四晶体管的有源层、所述驱动晶体管的源极、所述驱动晶体管的有源层是各个子像素中的第二整体结构的一部分；以及所述交叉部分的至少一部分将所述第二晶体管的漏极、所述第四晶体管的漏极和所述驱动晶体管的源极彼此直接连接。
可选地，交叉部分在基底基板上的正投影、所述电压供应线在所述基底基板上的正投影和所述数据线在所述基底基板上的正投影相对于彼此实质上不重叠。
可选地，除了其中不存在所述第二电容器电极的一部分的孔区域外，所述第一部分在基底基板上的正投影完全覆盖所述第一电容器电极在所述基底基板上的正投影，并留有余量。
可选地，所述阵列基板还包括：层间电介质层，其在所述电压供应线和所述第二电容器电极之间；第一连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线在同一层中；以及第一通孔，其位于所述孔区域中并延伸穿过所述层间电介质层和所述绝缘层；其中，所述第一连接线通过所述第一通孔连接到所述第一电容器电极。
可选地，所述阵列基板还包括：基底基板；在所述基底基板上的半导体材料层；以及栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；其中，所述第一电容器电极位于所述栅极绝缘层的远离所述基底基板的一侧；所述阵列基板还包括延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第二通孔；以及所述第一连接线通过所述第二通孔连接到所述半导体材料层。
可选地，多个晶体管包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；以及第五晶体管；其中，所述第三晶体管的源极、所述第三晶体管的有源层、所述第三晶体管的漏极、所述第一晶体管的源极、所述第一晶体管的有源层、所述第一晶体管的漏极是各个子像素中的第二整体结构的一部分；以及所述第一连接线通过所述第二通孔连接到所述第三晶体管的源极和所述第一晶体管的漏极。
可选地，第一部分包括主子部分、第一侧子部分和第二侧子部分；所述主子部分具有第一侧面、与所述第一侧面相对的第二侧面、连接所述第一侧面和所述第二侧面的第三侧面、以及与所述第三侧面相对的第四侧面；所述第一侧面邻接所述第一侧子部分；所述第二侧面邻接所述第二侧子部分；以及所述第三侧面邻接所述第二部分。
可选地，第一侧子部分具有实质上梯形的形状；以及所述第二侧子部分具有实质上倒梯形的形状。
可选地，第三侧面是所述第二部分的侧面；以及所述第三侧面的长度与所述第二交叉距离实质上相同。
可选地，所述阵列基板还包括：在所述电压供应线和所述第二电容器电极之间的层间电介质层；第二连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线处于同一层中；重置信号线，其位于所述绝缘层的远离所述第一电容器电极的一侧，并且与所述第二电容器电极处于同一层中；以及第三通孔，其延伸穿过所述层间电介质层；其中，所述第二连接线通过所述第三通孔连接到所述重置信号线。
可选地，所述阵列基板还包括：基底基板；在所述基底基板上的半导体材料层；以及栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；其中，所述第一电容器电极位于所述栅极绝缘层的远离所述基底基板的一侧；所述阵列基板还包括延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第四通孔；以及所述第二连接线通过所述第四通孔连接到所述半导体材料层。
可选地，多个晶体管包括：驱动晶体管；第一晶体管；第二晶体管；第三晶体管；第四晶体管；以及第五晶体管；其中，所述第一晶体管的源极和所述第一晶体管的有源层是各个子像素中的第二整体结构的一部分；以及所述第二连接线通过所述第四通孔连接到所述第一晶体管的源极。
可选地，数据线与所述第二部分交叉的区段具有在2.5μm至3.5μm范围内的线宽；以及所述数据线的区段与所述第二部分交叉达在60μm2至80μm2的范围内的交叉面积。
在另一方面，本公开提供一种显示设备，包括本文所述或通过本文所述方法制造的阵列基板以及连接至所述阵列基板的集成电路。
附图说明
根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
图1是根据本公开的一些实施例中的阵列基板的平面图。
图2是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图3是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。
图4是示出根据本公开的一些实施例中的阵列基板的多个子像素中的半导体材料层的结构的图。
图5是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第一导电层的结构的图。
图6是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第二导电层的结构的图。
图7是示出根据本公开的一些实施例中的阵列基板的多个子像素中的信号线层的结构的图。
图8是沿图3中的A-A'线的截面图。
图9是示出根据本公开的一些实施例中的阵列基板中的其中信号线与第二电容器电极交叉的区域的结构的图。
图10是根据本公开的一些实施例中的阵列基板中的其中信号线与第二电容器电极交叉的区域的进一步放大视图。
图11是示出根据本公开的一些实施例中的阵列基板中的其中半导体层的一部分与第二电容器电极交叉的区域的结构的图。
图12示出根据本公开的一些实施例中的阵列基板中的第二电容器电极的第一部分和第二部分的结构。
图13是示出根据本公开的一些实施例中的阵列基板的子像素的结构的图。
图14是沿图13中的B-B'线的截面图。
图15是沿图13中的C-C'线的截面图。
图16是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。
图17是示出根据本公开的一些实施例中的阵列基板的多个子像素中的半导体材料层的结构的图。
图18是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第一导电层的结构的图。
图19是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第二导电层的结构的图。
图20是示出根据本公开的一些实施例中的阵列基板的多个子像素中的信号线层的结构的图。
图21是沿图16中的D-D'线的截面图。
图22A是示出根据本公开的一些实施例中的阵列基板的平坦化层和发光元件的阳极的结构的图。
图22B是沿图22A中的E-E’线的截面图。
图23A是示出了根据本公开的一些实施例中的阵列基板的像素限定层和发光元件的阳极的结构的图。
图23B是沿图23A中的F-F’线的截面图。
图24是示出根据本公开的一些实施例中的阵列基板的像素限定层、发光元件的阳极和发光层的结构的图。
图25是示出根据本公开的一些实施例中的阵列基板的发光元件的阴极层、阳极和发光层的结构的图。
图26A是示出根据本公开的一些实施例中的阵列基板的信号线层和发光元件的阳极的结构的图。
图26B是图26A中的第一虚拟线和第二虚拟线之间的区域的放大视图。
图26C是沿图26B中的G-G’线的截面图。
图27示出了根据本公开的一些实施例中的阵列基板中的电压供应线部分的结构。
图28是示出根据本公开的一些实施例中的阵列基板的第一像素驱动电路的结构的图。
图29是沿图28中的H-H’线的截面图。
图30是沿图28中的I-I'线的截面图。
图31是示出了根据本公开的一些实施例中的阵列基板中的阳极和阳极接触焊盘的连接的图。
图32是示出了根据本公开的一些实施例中的阵列基板的发光元件的阳极的结构的图。
图33示出了根据本公开的一些实施例中的阵列基板中的发光元件的布置。
图34是阵列基板的截面图像。
图35是示出阵列基板的截面图像的示意图。
图36是示出阵列基板的截面图像的示意图。
图37是阵列基板的截面图像。
具体实施方式
现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
本公开尤其提供了一种阵列基板和显示设备，其基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板。在一些实施例中，阵列基板包括栅线；数据线；电压供应线；以及像素驱动电路。可选地，所述像素驱动电路包括多个晶体管和存储电容器。可选地，存储电容器包括第一电容器电极、第二电容器电极以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层。可选地，第二电容器电极电连接到所述电压供应线。可选地，第二电容器电极包括作为各个子像素中的整体结构的一部分的第一部分和第二部分。可选地，电压供应线与所述第一部分交叉达第一交叉距离。可选地，数据线与所述第二部分交叉达第二交叉距离。可选地，第一交叉距离大于所述第二交叉距离。
图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素Sp的阵列。每个子像素包括电子元件，例如发光元件。在一个示例中，发光元件由像素驱动电路PDC驱动。阵列基板包括栅线GL、数据线DL、电压供应线(例如，高电压供应线Vdd)和第二电压供应线(例如，低电压供应线Vss)，其中的每个电连接到像素驱动电路PDC。子像素Sp中的各个子像素的发光由像素驱动电路PDC驱动。在一个示例中，高电压信号(例如，在3V至5V范围内的VDD信号)通过高电压供应线Vdd输入到连接至发光元件的阳极的像素驱动电路PDC；低电压信号(例如，在0V至-5V范围内的VSS信号)通过低电压供应线Vss输入到发光元件的阴极。高电压信号(例如VDD信号)和低电压信号(例如VSS信号)之间的电压差是驱动电压ΔV，其驱动发光元件发光。
在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C和8T2C。在一些实施例中，多个像素驱动电路中的各个像素驱动电路是5T1C驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微发光二极管。可选地，发光元件为微发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。
图2是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2，在一些实施例中，像素驱动电路包括驱动晶体管Td；具有第一电容器电极Ce1和第二电容器电极Ce2的存储电容器Cst；第一晶体管T1，其具有连接到当前级的各个重置控制信号线rstN的栅极、连接到多个重置信号线的当前级的各个重置信号线VintN的源极、以及连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极的漏极；第二晶体管T2，其具有连接到多个栅线GL中的相应一个的栅极、连接到多个数据线DL中的相应一个的源极、和连接到驱动晶体管Td的源极的漏极；第三晶体管T3，其栅极连接到相应栅线、其源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极、以及其漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应发光控制信号线、其源极连接到多个电压供应线Vdd中的相应电压供应线、以及其漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其具有连接到相应发光控制信号线的栅极、连接到驱动晶体管Td的漏极和第三晶体管T3的漏极的源极、以及连接到发光元件LE的阳极的漏极；以及第六晶体管T6，其具有连接到下一级的重置控制信号线rst(N+1)的栅极、连接到下一级的重置信号线Vint(N+1)的源极、以及连接到第五晶体管的漏极和发光元件LE的阳极的漏极。第二电容器电极Ce2连接至相应电压供应线与第四晶体管T4的源极。
图3是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。参照图3，在一些实施例中，多个子像素Sp包括红色子像素、绿色子像素和蓝色子像素。
图4是示出根据本公开的一些实施例中的阵列基板的多个子像素中的半导体材料层的结构的图。图5是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第一导电层的结构的图。图6是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第二导电层的结构的图。图7是示出根据本公开的一些实施例中的阵列基板的多个子像素中的信号线层的结构的图。图8是沿图3中的A-A'线的截面图。参照图3至图8，在一些实施例中，阵列基板包括基底基板BS，基底基板BS上的半导体材料层SML，位于半导体材料层SML的远离基底基板BS的一侧的栅极绝缘层GI，位于栅极绝缘层GI的远离半导体材料层SML的一侧的第一导电层，位于第一导电层的远离栅极绝缘层GI的一侧的绝缘层IN，位于绝缘层IN的远离第一导电层的一侧的第二导电层，位于第二导电层的远离绝缘层IN的一侧的层间电介质层ILD，位于层间电介质层ILD的远离第二导电层的一侧的信号线层。
参照图2、图3和图5，在一些实施例中，第一导电层包括栅线GL、重置控制信号线rst、发光控制信号线em以及储存电容器Cst的第一电容器电极Ce1。在图5中，左侧的子像素Sp标注有标记，其表示对应于像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和驱动晶体管Td)的区域。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，栅线GL、重置控制信号线rst、发光控制信号线em和第一电容器电极Ce1在同一层中。
如本文所用，术语“同一层”是指在同一步骤中同时形成的各层之间的关系。在一个示例中，当栅线GL和第一电容器电极Ce1是由同一材料层中进行的同一图案化工艺的一个或多个步骤所形成时，栅线GL和第一电容器电极Ce1位于同一层中。在另一示例中，通过同时执行形成栅线GL的步骤和形成第一电容器电极Ce1的步骤，栅线GL和第一电容器电极Ce1可形成于同一层中。术语“同一层”并不总是意味着在截面图中该层的厚度或该层的高度是相同的。
参照图2、图3和图6，在一些实施例中，第二导电层包括重置信号线Vint以及储存电容器Cst的第二电容器电极Ce2。在图6中，左侧的子像素Sp标注有标记，其表示对应于像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和驱动晶体管Td)的区域。各种适当的电极材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，重置信号线Vint和第二电容器电极Ce2位于同一层中。
参照图2、图3和图7，在一些实施例中，信号线层包括电压供应线Vdd、数据线DL、第一连接线Cl1和第二连接线Cl2。在图7中，左侧的子像素Sp标注有标记，其表示对应于像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和驱动晶体管Td)的区域。各种适当的电极材料和各种适当的制造方法可以用于制造信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造信号线层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，电压供应线Vdd、数据线DL、第一连接线Cl1和第二连接线Cl2位于同一层。如图7所示，数据线DL不是完全直的，而是具有迂回部分，以避免与半导体材料层重叠。
参考图2、图3、图5、图6和图8，在一些实施例中，存储电容器Cst包括第一电容器电极Ce1、第二电容器电极Ce2以及在第一电容器电极Ce1和第二电容器电极Ce2之间的绝缘层IN。如图2所示，第二电容器电极Ce2电连接至电压供应线Vdd。例如，第二电容器电极Ce2和电压供应线Vdd被配置为一直被提供有相同的电压。
参照图2、图3和图4，在一些实施例中，在每个子像素中，半导体材料层具有整体结构。在图4中，左侧的子像素Sp标注有标记，其表示对应于像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和驱动晶体管Td)的区域。在图4中，右边的子像素Sp标注有标记，其表示像素驱动电路中的多个晶体管中的每一个的组件。例如，第一晶体管T1包括有源层ACT1、源极S1和漏极D1。第二晶体管T2包括有源层ACT2、源极S2和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，在各个子像素中的晶体管(T1、T2、T3、T4、T5和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5和ACTd)、源极(S1、S2、S3、S4、S5和Sd)和漏极(D1、D2、D3、D4、D5和Dd)是各个子像素中的整体结构的一部分。在另一示例中，晶体管(T1、T2、T3、T4、T5和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5和ACTd)、源极(S1、S2、S3、S4、S5和Sd)和漏极(D1、D2、D3、D4、D5和Dd)在同一层中。
图9是示出根据本公开的一些实施例中的阵列基板中的其中信号线与第二电容器电极交叉的区域的结构的图。图10是根据本公开的一些实施例中的阵列基板中的其中信号线与第二电容器电极交叉的区域的进一步放大视图。参考图9和图10，在一些实施例中，第二电容器电极Ce2包括第一部分Ce2-1和第二部分Ce-2，其作为各个子像素中整体结构的一部分。可选地，第一部分Ce2-1和第二部分Ce-2彼此邻接。可选地，电压供应线Vdd与第一部分Ce2-1交叉达第一交叉距离L1。可选地，数据线DL与第二部分Ce2-2交叉达第二交叉距离L2。可选地，第一部分Ce2-1的面积大于第二部分Ce-2的面积。
在一些实施例中，第一交叉距离L1大于第二交叉距离L2。可选地，第一交叉距离L1比第二交叉距离L2大不超过30％，例如不超过25％、不超过20％、不超过15％、不超过10％或不超过5％。
在一些实施例中，参照图3和图9，电压供应线Vdd与数据线DL彼此基本上/实质上平行。如在此所使用的，术语“基本上/实质上平行”意味着两个信号线之间的夹角在0度到约25度的范围内，例如0度到约5度、0度到约10度、0度到约15度或0度到约20度。参照图10，电压供应线Vdd与第一部分Ce2-1交叉的区段与数据线DL与第二部分Ce2-2交叉的区段彼此基本上平行。
在一些实施例中，参考图10，电压供应线Vdd的区段与第一部分Ce2-1交叉达第一交叉面积；以及数据线DL的区段与第二部分Ce2-2交叉达第二交叉面积。可选地，第一交叉面积比第二交叉面积大例如不超过30％、不超过25％、不超过20％、不超过15％、不超过10％或不超过5％。
通过使第二电容器电极Ce具有第一部分Ce2-1和第二部分Ce2-2，并且第一交叉距离L1大于第二交叉距离L2，本公开的发明人发现，与第一交叉距离L1等于第二交叉距离L2的电容器电极相比，可以实现意想不到的优点。在本阵列基板中，数据线DL与第二部分Ce2-2交叉，形成寄生电容。数据线DL在导通像素驱动电路的晶体管(例如第二晶体管T2)之前被加载。当晶体管被导通时(例如，通过栅线提供的栅极扫描信号)，寄生电容的存在可以有效地防止数据线DL中的数据信号的劣化。另一方面，数据线DL与第二电容器电极Ce2的重叠也会造成源极负载。大的源极负载可能导致信号延迟和更高的功耗。通过使第二交叉距离L2小于第一交叉距离L1，可以在晶体管导通时维持数据信号所需的寄生电容和相对小的源极负载之间出乎意料地实现平衡。此外，由于本阵列基板能够缓解源极负载问题，因此能够显著减少阵列基板的外围区域中的电容补偿电路的总数，从而可以利用更多的空间进行图像显示。
在一些实施例中，参考图9，数据线DL与第二部分Ce2-2交叉的区段具有线宽w，可选地，线宽w在2.0μm至4.0μm的范围内，例如，2.0μm至2.5μm、2.5μm至3.0μm、3.0μm至3.5μm或3.5μm至4.0μm。可选地，线宽w为约3.0μm。
在一些实施例中，参考图9，数据线DL的区段与第二部分Ce2-2交叉达一交叉面积，该交叉面积在50μm2至90μm2的范围内，例如，50μm2至60μm2、60μm2至70μm2、70μm2至80μm2或80μm2至90μm2。可选地，该交叉面积大于等于70μm2。
参考图2、图3、图5、图6和图8，在一些实施例中，除了孔区域H外，第一部分Ce2-1在基底基板BS上的正投影完全覆盖第一电容器电极Ce1在基底基板BS上的正投影，并留有余量，在该孔区域H中，不存在第二电容器电极Ce2的第一部分Ce2-1的一部分。孔区域H在第一部分Ce2-1的中间。
参照图2、图3和图8，在一些实施例中，信号线层包括第一连接线Cl1，其位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。第一连接线Cl1与电压供应线Vdd和数据线DL位于同一层。可选地，阵列基板还包括位于孔区域H且延伸穿过层间电介质层ILD和绝缘层IN的第一通孔v1。可选地，第一连接线Cl1通过第一通孔v1连接至第一电容器电极Ce1。
在一些实施例中，第一电容器电极Ce1位于栅极绝缘层IN的远离基底基板BS的一侧。可选地，阵列基板还包括第一通孔v1和第二通孔v2。第一通孔v1位于孔区域H中，并延伸穿过层间电介质层ILD和绝缘层IN。第二通孔v2延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。可选地，第一连接线Cl1通过第一通孔v1连接至第一电容器电极Ce1，并通过第二通孔v2连接至半导体材料层SML。
参照图2、图3和图4，在一些实施例中，第三晶体管T3的源极S3、第三晶体管T3的有源层ACT3、第三晶体管的漏极D3、第一晶体管T1的源极S1、第一晶体管T1的有源层ACT1、第一晶体管T1的漏极D1为各个子像素中整体结构的一部分，且可选地，位于同一层中。可选地，第一连接线Cl1通过第二通孔v2连接至第三晶体管T3的源极S3和第一晶体管T1的漏极D1。
图11是示出了根据本公开的一些实施例中的阵列基板中的其中半导体层的一部分与第二电容器电极交叉的区域的结构的图。参考图9、图10和图11，在一些实施例中，半导体材料层SML包括交叉部分COP，其与第一部分Ce2-1和第二部分Ce2-2中的至少一个交叉，达第三交叉距离L3。可选地，交叉部分COP与第一部分Ce2-1交叉。可选地，交叉部分COP与第二部分Ce2-2交叉。可选地，交叉部分COP与第一部分Ce2-1和第二部分Ce2-2二者交叉。如图10和图11所示，在一个示例中，交叉部分COP的左部与第一部分Ce2-1交叉，并且交叉部分COP的右部与第二部分Ce2-2交叉，左部和右部彼此平行。
在一个示例中，如图11中所示，交叉部分COP、电压供应线Vdd和数据线DL基本上彼此平行。在另一示例中，交叉部分COP、电压供应线Vdd与第一部分Ce2-1交叉的区段以及数据线DL与第二部分Ce2-2交叉的区段基本上彼此平行。
参照图8、图9、图10和图11，在一些实施例中，交叉部分COP在基底基板BS上的正投影、电压供应线Vdd在基底基板BS上的正投影和数据线DL在基底基板BS上的正投影彼此基本上不重叠。如本文所用，术语“基本上不重叠”是指两个正投影至少90％(例如，至少92％、至少94％、至少96％、至少98％、至少99％或100％)不重叠。通过使数据线DL与交叉部分COP实质上重叠，可进一步降低数据线DL上的源极负载。
在一些实施例中，半导体层在基底基板BS上的正投影、电压供应线Vdd在基底基板BS上的正投影以及数据线DL在基底基板BS上的正投影彼此实质上不重叠。可进一步降低数据线DL上的源极负载。
在一些实施例中，第三交叉距离L3小于等于第一交叉距离L1，并且大于等于第二交叉距离L2。参考图9、图10和图11，在一个示例中，第三交叉距离L3小于第一交叉距离L1，并且大于第二交叉距离L2。
参照图11和图4，在一些实施例中，第二晶体管T2的漏极D2、第二晶体管T2的有源层ACT2、第四晶体管T4的漏极D4、第四晶体管T4的有源层ACT4、驱动晶体管Td的源极Sd、驱动晶体管Td的有源层ACTd为各个子像素中整体结构的一部分。可选地，交叉部分COP的至少一部分将第二晶体管T2的漏极D2、第四晶体管T4的漏极D4和驱动晶体管Td的源极Sd彼此直接连接。
图12示出了根据本公开的一些实施例中的阵列基板中的第二电容器电极的第一部分和第二部分的结构。参考图12，在一些实施例中，第一部分Ce1包括主子部分Msp、第一侧子部分Ssp1和第二侧子部分Ssp2。在一个示例中，主子部分Msp具有第一侧面Ls1、与第一侧面Ls1相对的第二侧面Ls2、连接第一侧面Ls1和第二侧面Ls2的第三侧面Ls3、以及与第三侧面Ls3相对的第四侧面Ls4。可选地，第四侧面Ls4连接第一侧面Ls1和第二侧面Ls2。参考图12，第一侧面Ls1邻接第一侧子部分Ssp1；第二侧面Ls2邻接第二侧子部分Ssp2；第三侧面Ls3邻接第二部分Ce2-2。主子部分Msp、第一侧子部分Ssp1、第二侧子部分Ssp2、第二部分Ce2-2是各个子像素中的整体结构的一部分。在一个示例中，第一侧面Ls1是其中主子部分Msp直接连接到第一侧子部分Ssp1的侧面；第二侧面Ls2是其中主子部分Msp直接连接到第二侧子部分Ssp2的侧面；第三侧面Ls3是其中主子部分Msp直接连接到第二部分Ce2-2的侧面。因此，在一些示例中，第三侧面Ls3也是第二部分Ce2-2的侧面。可选地，第三侧面Ls3的长度与第二交叉距离L2基本上相同。如本文所用，术语“基本上相同”是指两个值之间的差不超过基值(例如，两个值中的一个)的10％，例如不超过基值的8％、不超过6％、不超过4％、不超过2％、不超过1％、不超过0.5％、不超过0.1％、不超过0.05％和不超过0.01％。
在一些实施例中，如图11所示，第一侧子部分Ssp1具有基本上梯形的形状，第二侧子部分Ssp2具有基本上倒梯形的形状。如本文所用，“基本上梯形的形状”或“基本上倒梯形的形状”可包括具有至少一对基本上平行的边的形状或几何形状(无论其它两边是否包括直线、曲线或其它)。如本文所用，术语“基本上平行的边”是指两个边形成在0度至约15度范围内的夹角，例如，0度至约1度、约1度至约2度、约2度至约5度、约5度至约10度、或约10度至约15度。可选地，基本上梯形的形状的至少一对基本上平行的边包括较短的边和较长的边，其中较长的边更靠近主子部分Msp的第一侧面Ls1。可选地，基本上倒梯形的形状的至少一对基本上平行的边包括较短的边和较长的边，其中较长的边更靠近主子部分Msp的第二侧面Ls2。
图13是示出了根据本公开的一些实施例中的阵列基板的子像素的结构的图。图14是沿图13中的B-B'线的截面图。图15是沿图13中的C-C'线的截面图。参照图3、图9、图13和图15，在一些实施例中，阵列基板还包括延伸穿过层间电介质层ILD的连接通孔(例如，第一连接通孔cv1或第二连接通孔cv2)。可选地，电压供应线Vdd通过连接通孔(例如，通过第一连接通孔cv1和第二连接通孔cv2)连接至第二电容器电极Ce2的第一部分Ce2-1。在一些实施例中，第二电容器电极Ce2被配置为通过电压供应线Vdd提供有高电压信号，如图2的电路图所示。
参照图3、图7、图9、图13、图14和图15，在一些实施例中，信号线层包括电压供应线Vdd、数据线DL、第一连接线Cl1与第二连接线Cl2。可选地，第二连接线Cl2位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。可选地，第二连接线Cl2与电压供应线Vdd和数据线DL在同一层中。参照图3、图6、图9、图13、图14和图15，在一些实施例中，第二导电层包括第二电容器电极Ce2和重置信号线Vint。参照图13、图14和图15，在一些实施例中，阵列基板包括第三通孔v3。第三通孔v3延伸穿过层间电介质层ILD。第二连接线Cl2通过第三通孔v3连接至重置信号线Vint。可选地，阵列基板还包括延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第四通孔v4。第二连接线Cl2通过第四通孔v4连接到半导体材料层SML。
参照图3、图4和图14，在一些实施例中，第一晶体管T1的源极S1与第一晶体管T1的有源层ACT1为各个子像素中整体结构的一部分。第二连接线Cl2通过第四通孔v4连接到第一晶体管T1的源极S1。参照图2和图14，重置信号可从重置信号线Vint通过第二连接线Cl2提供至第一晶体管T1的源极S1。
参照图3、图7、图9、图13和图14，在一些实施例中，阵列基板包括第五通孔v5，其延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。数据线DL通过第五通孔v5连接到半导体材料层SML。参照图3、图4和图14，在一些实施例中，第二晶体管T2的源极S2、第二晶体管T2的有源层ACT2以及第二晶体管T2的漏极D2为各个子像素中整体结构的一部分。数据线DL通过第五通孔v5连接至第二晶体管T2的源极S2。参照图2和图14，数据信号可从数据线DL通过第五通孔v5提供至第二晶体管T2的源极S2。
参照图3、图7、图9、图13和图15，在一些实施例中，阵列基板包括第六通孔6，其延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。电压供应线Vdd通过第六通孔v6连接到半导体材料层SML。参照图3、图4和图15，在一些实施例中，第四晶体管T4的源极S4、第四晶体管T4的有源层ACT4与第四晶体管T4的漏极D4为各个子像素中整体结构的一部分。电压供应线Vdd通过第六通孔v6连接至第四晶体管T4的源极S4。参照图2和图14，高电压信号可从电压供应线Vdd通过第六通孔v6提供至第四晶体管T4的源极S4。
参照图3、图7、图9、图13和图15，在一些实施例中，阵列基板包括第七通孔7，其延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。阳极接触焊盘ACP通过第七通孔v7连接到半导体材料层SML。参照图3、图4和图15，在一些实施例中，第五晶体管T5的源极S5、第五晶体管T5的有源层ACT5与第五晶体管T5的漏极D5为各个子像素中整体结构的一部分。阳极接触焊盘ACP通过第七通孔v7连接至第五晶体管T5的漏极D5。参照图2和图14，电压信号从第五晶体管T5的漏极D5通过阳极接触焊盘ACP提供至发光元件LE的阳极，以驱动发光元件LE的发光。
在一些实施例中，参照图3至图7，多个子像素Sp包括第一子像素(例如，图3中的左侧子像素)、第二子像素(例如，图3中的中间子像素)和第三子像素(例如，图3中的右侧子像素)。在第一子像素(例如，红色子像素)中，电压信号线Vdd与半导体材料层SML交叉达第一重叠面积。在第二子像素(例如，绿色子像素)中，电压信号线Vdd与半导体材料层SML交叉达第二重叠面积。在第三子像素(例如，蓝色子像素)中，电压信号线Vdd与半导体材料层SML交叉达第三重叠面积。可选地，第三重叠面积大于第一重叠面积，并且大于第二重叠面积。
在一些实施例中，在第一子像素(例如，红色子像素)中，电压信号线Vdd与第二电容器电极Ce2交叉达第四重叠面积。在第二子像素(例如，绿色子像素)中，电压信号线Vdd与第二电容器电极Ce2交叉达第五重叠面积。在第三子像素(例如，蓝色子像素)中，电压信号线Vdd与第二电容器电极Ce2交叉达第六重叠面积。可选地，第六重叠面积大于第四重叠面积，并且大于第五重叠面积。
图16是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。参照图16，在一些实施例中，阵列基板包括第一数据线DL1、第二数据线DL2和第三数据线DL3，其被配置为分别提供数据信号至第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3；以及第一电压供应线Vdd1、第二电压供应线Vdd2和第三电压供应线Vdd3，其被配置为分别向第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3提供高电压信号。在一个示例中，第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3被配置为分别驱动第一子像素、第二子像素和第三子像素中的图像显示。在一个示例中，第一子像素、第二子像素和第三子像素分别是红色子像素、绿色子像素和蓝色子像素。
图17是示出根据本公开的一些实施例中的阵列基板的多个子像素中的半导体材料层的结构的图。图18是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第一导电层的结构的图。图19是示出根据本公开的一些实施例中的阵列基板的多个子像素中的第二导电层的结构的图。图20是示出根据本公开的一些实施例中的阵列基板的多个子像素中的信号线层的结构的图。图21是沿图16中的D-D’线的截面图。参照图16至图21，在一些实施例中，阵列基板包括基底基板BS，基底基板BS上的半导体材料层SML，位于半导体材料层SML的远离基底基板BS的一侧的栅极绝缘层GI，位于栅极绝缘层GI的远离半导体材料层SML的一侧的第一导电层，位于第一导电层的远离栅极绝缘层GI的一侧的绝缘层IN，位于绝缘层IN的远离第一导电层的一侧的第二导电层，位于第二导电层的远离绝缘层IN的一侧的层间电介质层ILD，位于层间电介质层ILD的远离第二导电层的一侧的信号线层，和位于信号线层的远离层间电介质层ILD的一侧的平坦化层PLN。
参照图16，第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3中的每个包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管Td。
参照图2、图16和图18，在一些实施例中，第一导电层包括栅线GL、重置控制信号线rst、发光控制信号线em、以及储存电容器Cst的第一电容器电极Ce1。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，栅线GL、重置控制信号线rst、发光控制信号线em和第一电容器电极Ce1位于同一层中。
如本文所用，术语“同一层”是指在同一步骤中同时形成的各层之间的关系。在一个示例中，当栅线GL和第一电容器电极Ce1是由同一材料层中进行的同一图案化工艺的一个或多个步骤所形成时，栅线GL和第一电容器电极Ce1位于同一层中。在另一示例中，通过同时执行形成栅线GL的步骤和形成第一电容器电极Ce1的步骤，栅线GL和第一电容器电极Ce1可形成于同一层中。术语“同一层”并不总是意味着在截面图中该层的厚度或该层的高度是相同的。
参照图2、图16和图19，在一些实施例中，第二导电层包括重置信号线Vint和储存电容器Cst的第二电容器电极Ce2。各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于，铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，重置信号线Vint和第二电容器电极Ce2位于同一层中。
参考图2、图16和图20，在一些实施例中，信号线层包括第一电压供应线Vdd1、第二电压供应线Vdd2、第三电压供应线Vdd3、第一数据线DL1、第二数据线DL2和第三数据线DL3、第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2、第三阳极接触焊盘ACP3、第一连接线Cl1和第二连接线Cl2。各种适当的导电材料和各种适当的制造方法可以用于制造信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造信号线层的适当导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，第一电压供应线Vdd1、第二电压供应线Vdd2、第三电压供应线Vdd3、第一数据线DL1、第二数据线DL2、第三数据线DL3、第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2、第三阳极接触焊盘ACP3、第一连接线Cl1和第二连接线Cl2在同一层。如图20所示，数据线(例如，第一数据线DL1、第二数据线DL2、第三数据线DL3)基本上是直线。
参考图2、图16、图18、图19和图21，在一些实施例中，存储电容器Cst包括第一电容器电极Ce1、第二电容器电极Ce2、以及第一电容器电极Ce1和第二电容器电极Ce2之间的绝缘层IN。如图2所示，第二电容器电极Ce2电连接至相应电压供应线。例如，第二电容器电极Ce2和相应电压供应线被配置为一直被提供有相同的电压。
参照图2、图16和图17，在一些实施例中，在每个像素驱动电路中，半导体材料层具有整体结构。在图17中，左侧的像素驱动电路(第一像素驱动电路pdc1)标注有标记，其表示对应于像素驱动电路中的多个晶体管(包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管Td)的区域。在图17中，左侧的像素驱动电路(第三像素驱动电路pdc3)标注有标记，其表示像素驱动电路中的多个晶体管中的每一个的组件。例如，第一晶体管T1包括有源层ACT1、源极S1和漏极D1。第二晶体管T2包括有源层ACT2、源极S2和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，在各个子像素中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)是各个子像素中的整体结构的一部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)在同一层。
参照图2、图16和图21，在一些实施例中，信号线层包括第一连接线Cl1，其位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。第一连接线Cl1与电压供应线(例如，第二电压供应线Vdd2)和数据线(例如，第二数据线DL2)在同一层中。可选地，阵列基板还包括位于孔区域H中且延伸穿过层间电介质层ILD和绝缘层IN的第一通孔v1。可选地，第一连接线Cl1通过第一通孔v1连接至第一电容器电极Ce1。
在一些实施例中，第一电容器电极Ce1位于栅极绝缘层IN的远离基底基板BS的一侧。可选地，阵列基板还包括第一通孔v1和第二通孔v2。第一通孔v1位于孔区域H中，并延伸穿过层间电介质层ILD和绝缘层IN。第二通孔v2延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。可选地，第一连接线Cl1通过第一通孔v1连接到第一电容器电极Ce1，并且通过第二通孔v2连接到半导体材料层SML。
图22A是示出根据本公开的一些实施例中的阵列基板的平坦化层和发光元件的阳极的结构的图。图22B是沿图22A中的E-E'线的截面图。参照图2、图16、图20、图22A和图22B，在一些实施例中，信号线层包括分别位于层间电介质层ILD上的第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2、第三阳极接触焊盘ACP3。阵列基板包括平坦化层PLN，其位于信号线层的远离层间电介质层ILD的一侧；分别延伸穿过平坦化层PLN的第一阳极接触孔AH1、第二阳极接触孔AH2和第三阳极接触孔AH3；以及分别通过第一阳极接触孔AH1、第二阳极接触孔AH2和第三阳极接触孔AH3分别连接到第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2、第三阳极接触焊盘ACP3的第一阳极AD1、第二阳极AD2和第三阳极AD3。第一阳极AD1、第二阳极AD2和第三阳极AD3分别是分别连接到第一像素驱动电路、第二像素驱动电路和第三像素驱动电路的第一发光元件、第二发光元件和第三发光元件的阳极。
图23A是示出了根据本公开的一些实施例中的阵列基板的像素限定层和发光元件的阳极的结构的图。图23B是沿图23A中的F-F'线的截面图。参照图2、图16、图23A和图23B，在一些实施例中，阵列基板还包括像素限定层PDL，其位于第一阳极AD1、第二阳极AD2和第三阳极AD3的远离平坦化层PLN的一侧。阵列基板还包括分别延伸穿过像素限定层PDL的第一子像素开口SA1、第二子像素开口SA2和第三子像素开口SA3。
图24是示出根据本公开的一些实施例中的阵列基板的像素限定层、发光元件的阳极和发光层的结构的图。参照图2、图16和图24，在一些实施例中，阵列基板还包括分别位于第一子像素开口SA1、第二子像素开口SA2和第三子像素开口SA3中的第一发光层EL1、第二发光层EL2和第三发光层EL3。第一发光层EL1、第二发光层EL2和第三发光层EL3分别通过第一子像素开口SA1、第二子像素开口SA2和第三子像素开口SA3分别连接到第一阳极AD1、第二阳极AD2和第三阳极AD3。第一发光层EL1、第二发光层EL2和第三发光层EL3分别是第一发光元件、第二发光元件和第三发光元件的发光层，第一发光元件、第二发光元件和第三发光元件分别连接到第一像素驱动电路、第二像素驱动电路和第三像素驱动电路。
图25是示出根据本公开的一些实施例中的阵列基板的发光元件的阴极层、阳极和发光层的结构的图。参考图2、图16和图25，在一些实施例中，阵列基板还包括阴极层CD，该阴极层CD位于第一发光层EL1、第二发光层EL2和第三发光层EL3的远离第一阳极AD1、第二阳极AD2和第三阳极AD3的一侧。可选地，阴极层CD是用于阵列基板中的所有发光元件的整体层。
图26A是示出根据本公开的一些实施例中的阵列基板的信号线层和发光元件的阳极的结构的图。参考图26A，在一些实施例中，第一虚拟线Vl1和第二虚拟线Vl2分别穿过第一电压供应线Vdd1、第二电压供应线Vdd2和第三电压供应线Vdd3，以及第一数据线DL1、第二数据线DL2和第三数据线DL3。图26B是图26A中的第一虚拟线和第二虚拟线之间的区域的放大视图。参考图26A和图26B，在一些实施例中，第一电压供应线Vdd1、第二电压供应线Vdd2和第三电压供应线Vdd3分别包括第一电压供应线部分vp1、第二电压供应线部分vp2和第三电压供应线部分vp3，它们分别位于第一虚拟线Vl1和第二虚拟线Vl2之间。
图26C是沿图26B中的G-G'线的截面图。参照图26A、图26B和图26C，在一些实施例中，第三发光元件的第三阳极AD3在基底基板(例如层间电介质层ILD)上的正投影完全覆盖第三电压供应线部分vp3在基底基板上的正投影。第三电压供应线部分vp3具有大于第一电压供应线部分vp1的第一线宽w1且大于第二电压供应线部分vp2的第二线宽w2的第三线宽w3。
可选地，w1在3μm至9μm的范围内，例如，3μm至4μm、4μm至5μm、5μm至6μm、6μm至7μm、7μm至8μm或8μm至9μm。可选地，w1为约5.6μm。可选地，w2在3μm至9μm的范围内，例如，3μm至4μm、4μm至5μm、5μm至6μm、6μm至7μm、7μm至8μm或8μm至9μm。可选地，w2为约5.6μm。可选地，w3在6μm至12μm的范围内，例如，6μm至7μm、7μm至8μm、8μm至9μm、9μm至10μm、10μm至11μm、或11μm至12μm。可选地，w3为约9微米。
参考图26A、图26B和图26C，在一些实施例中，第一数据线DL1、第二数据线Dl2、第三数据线DL3分别包括分别在第一虚拟线Vl1和第二虚拟线Vl2之间的第一数据线部分dp1、第二数据线部分dp2、第三数据线部分dp3。可选地，第一数据线部分dp1、第二数据线部分dp2和第三数据线部分dp3具有基本上相同的线宽w4。如本文所用，术语“基本上相同”是指两个值之间的差不超过基值(例如，两个值中的一个)的10％，例如不超过基值的8％、不超过6％、不超过4％、不超过2％、不超过1％、不超过0.5％、不超过0.1％、不超过0.05％和不超过0.01％。
可选地，w4在1μm至5μm的范围内，例如，1μm至2μm、2μm至3μm、3μm至4μm或4μm至5μm。可选地，w4为约3μm。
可选地，第三线宽w3是指第三电压供应线部分vp3的最大线宽，第一线宽w1是指第一电压供应线部分vp1的最大线宽，第二线宽w2是指第二电压供应线部分vp2的最大线宽，并且线宽w4是指第一数据线部分dp1、第二数据线部分dp2和第三数据线部分dp3各自的最大线宽。
可选地，第三线宽w3是指第三电压供应线部分vp3的平均线宽，第一线宽w1是指第一电压供应线部分vp1的平均线宽，第二线宽w2是指第二电压供应线部分vp2的平均线宽，并且线宽w4是指第一数据线部分dp1、第二数据线部分dp2和第三数据线部分dp3各自的平均线宽。
可选地，第三线宽w3是指第三电压供应线部分vp3的最小线宽，第一线宽w1是指第一电压供应线部分vp1的最小线宽，第二线宽w2是指第二电压供应线部分vp2的最小线宽，并且线宽w4是指第一数据线部分dp1、第二数据线部分dp2和第三数据线部分dp3各自的最小线宽。
可选地，当沿着平行于第一虚拟线Vl1和第二虚拟线Vl2并且穿过第一电压供应线部分vp1、第二电压供应线部分vp2和第三电压供应线部分vp3的线测量线宽w1、w2和w3时，第三电压供应线部分vp3具有大于第一电压供应线部分vp1的第一线宽w1并且大于第二电压供应线部分vp2的第二线宽w2的第三线宽w3。
参照图26A、图26B和图26C，在一些实施例中，第三阳极AD3在基底基板(例如层间电介质层ILD)上的正投影与第三数据线部分dp3在基底基板上的正投影至少部分重叠。可选地，第三阳极AD3在基底基板(例如层间电介质层ILD)上的正投影完全覆盖第三数据线部分dp3在基底基板上的正投影。
参考图26A，在一些实施例中，第一数据线DL1、第二数据线DL2、第三数据线DL3、第一电压供应线Vdd1、第二电压供应线Vdd2和第三电压供应线Vdd3基本上彼此平行(也参见图1、图16和图20)。可选地，数据线(例如，第一数据线DL1、第二数据线DL2和第三数据线DL3)和电压供应线(例如，第一电压供应线Vdd1、第二电压供应线Vdd2和第三电压供应线Vdd3)被交替布置。可选地，第一数据线部分dp1、第二数据线部分dp2、第三数据线部分dp3、第一电压供应线部分vp1、第二电压供应线部分vp2和第三电压供应线部分vp3基本上彼此平行。可选地，数据线部分(例如，第一数据线部分dp1、第二数据线部分dp2和第三数据线部分dp3)和电压供应线部分(例如，第一电压供应线部分vp1、第二电压供应线部分vp2和第三电压供应线部分vp3)被交替布置。如在此所使用的，术语“基本上平行”意味着两个信号线之间的夹角在0度到约25度的范围内，例如0度到约5度、0度到约10度、0度到约15度或0度到约20度。
图27示出了根据本公开的一些实施例中的阵列基板中的电压供应线部分的结构。参考图27，在一些实施例中，第三电压供应线部分vp3包括主子部分msp和加宽子部分wsp。主子部分msp位于加宽子部分wsp和第三数据线部分dp3之间，因此主子部分msp位于加宽子部分wsp和第三数据线之间。如图27所示，在一个示例中，主子部分msp、第一电压供应线部分vp1和第二电压供应线部分vp2具有相同的形状和基本相同的尺寸。第三电压供应线部分vp3和第一电压供应线部分vp1或第二电压供应线部分vp2之间的差是加宽子部分wsp，这使得第三电压供应线部分vp3的线宽大于第一电压供应线部分vp1和第二电压供应线部分vp2的线宽。主子部分msp、第一电压供应线部分vp1、第二电压供应线部分vp2具有相同的线宽。参考图27，主子部分msp具有等于w1或w2的线宽w3m。
可选地，当沿着平行于第一虚拟线Vl1和第二虚拟线Vl2并且穿过第一电压供应线部分vp1、第二电压供应线部分vp2和主子部分msp的线测量线宽时，主子部分msp、第一电压供应线部分vp1、第二电压供应线部分vp2具有相同的线宽。
参考图26A，在一些实施例中，第一发光元件的第一阳极AD1在第一电压供应线Vdd1和第二数据线DL2之间；并且第二发光元件的第二阳极AD2在第一电压供应线Vdd1和第二数据线DL2之间。参考图26C，第一阳极AD1在基底基板(例如，层间电介质层ILD)上的正投影与第一数据线DL1(例如，第一数据线部分dp1)在基底基板上的正投影至少部分地重叠，并且与第二电压供应线Vdd2(例如，第二电压供应线部分vp2)在基底基板上的正投影至少部分地重叠。第二阳极AD2在基底基板上的正投影与第一数据线DL1(例如，第一数据线部分dp1)在基底基板上的正投影至少部分地重叠，并且与第二电压供应线Vdd2(例如，第二电压供应线部分vp2)在基底基板上的正投影至少部分地重叠。
可选地，第一阳极AD1在基底基板(例如，层间电介质层ILD)上的正投影覆盖第一数据线DL1的第一部分(例如，第一数据线部分dp1)在基底基板上的正投影，并且覆盖第二电压供应线Vdd2的第二部分(例如，第二电压供应线部分vp2)在基底基板上的正投影。可选地，第二阳极AD2在基底基板上的正投影覆盖第一数据线DL1的第三部分(例如，第一数据线部分dp1)在基底基板上的正投影，并且覆盖第二电压供应线Vdd2的第四部分(例如，第二电压供应线部分vp2)在基底基板上的正投影。
在一些实施例中，第一阳极AD1在基底基板上的正投影还与第一电压供应线Vdd1(例如，第一电压供应线部分vp1)在基底基板上的正投影至少部分地重叠；并且第二阳极AD2在基底基板上的正投影与第一电压供应线Vdd1(例如，第一电压供应线部分vp1)在基底基板上的正投影至少部分地重叠。
可选地，第一阳极AD1在基底基板上的正投影还覆盖第一电压供应线Vdd1的第五部分(例如，第一电压供应线部分vp1)在基底基板上的正投影；第二阳极AD2在基底基板上的正投影覆盖第一电压供应线Vdd1的第六部分(例如，第一电压供应线部分vp1)在基底基板上的正投影。
参见图16、图22A、图22B、图23A、图23B、图24和图25，在一些实施例中，阵列基板包括第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3；平坦化层PLN，其位于第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3的远离基底基板(层间电介质层ILD)的一侧；分别延伸穿过平坦化层PLN的第一阳极接触孔AH1、第二阳极接触孔AH2、第三阳极接触孔AH3；像素限定层PDL，其位于第一阳极AD1、第二阳极AD2和第三阳极AD3的远离平坦化层PLN的一侧；分别延伸穿过像素限定层PDL的第一子像素开口SA1、第二子像素开口SA2和第三子像素开口SA3；以及位于像素限定层PDL的远离基底基板的一侧的第一发光层EL1、第二发光层EL2和第三发光层EL3。第一阳极AD1、第二阳极AD2和第三阳极AD3分别通过第一阳极接触孔AH1、第二阳极接触孔AH2和第三阳极接触孔AH3分别连接到第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3。第一发光层EL1、第二发光层EL2和第三发光层EL3分别通过第一子像素开口SA1、第二子像素开口SA2和第三子像素开口SA3分别连接到第一阳极AD1、第二阳极AD2和第三阳极AD3。
参照图24，在一些实施例中，第一阳极接触孔AH1在具有第一子像素开口SA1的区域外；第二阳极接触孔AH2在具有第二子像素开口SA2的区域外；第三阳极接触孔AH3在具有第三子像素开口SA3的区域外。
图28是示出根据本公开的一些实施例中的阵列基板的第一像素驱动电路的结构的图。图29是沿图28中的H-H'线的截面图。图30为图28中I-I'线的截面图。参照图16、图20、图28、图29和图30，在一些实施例中，阵列基板还包括延伸穿过层间电介质层ILD的连接通孔(例如第一连接通孔cv1或第二连接通孔cv2)。可选地，电压供应线(例如，第一电压供应线Vdd1)通过连接通孔(例如，通过第一连接通孔cv1和第二连接通孔cv2)连接到第二电容器电极Ce2的第一部分Ce2-1。在一些实施例中，第二电容器电极Ce2被配置为通过电压供应线(例如，第一电压供应线Vdd1)被提供有高电压信号，如图2的电路图所示。
参照图16、图20、图28、图29和图30，在一些实施例中，信号线层还包括第一连接线Cl1和第二连接线Cl2。可选地，第二连接线Cl2位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。可选地，第二连接线Cl2与电压供应线(例如，第一电压供应线Vdd1)和数据线(例如，第一数据线DL1)在同一层中。在一些实施例中，第二导电层包括第二电容器电极Ce2和重置信号线Vint。参照图28、图29和图30，在一些实施例中，阵列基板包括第三通孔3。第三通孔v3延伸穿过层间电介质层ILD。第二连接线Cl2通过第三通孔v3连接至重置信号线Vint。可选地，阵列基板还包括延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第四通孔v4。第二连接线Cl2通过第四通孔v4连接到半导体材料层SML。
参照图16、图17和图29，在一些实施例中，第一晶体管T1的源极S1和第一晶体管T1的有源层ACT1为各个子像素中整体结构的一部分。第二连接线Cl2通过第四通孔v4连接到第一晶体管T1的源极S1。参照图2和图29，重置信号可从重置信号线Vint通过第二连接线Cl2提供至第一晶体管T1的源极S1。
参照图16、图20、图22、图28和图29，在一些实施例中，阵列基板包括第五通孔v5，其延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。数据线(例如，第一数据线DL1)通过第五通孔v5连接至半导体材料层SML。参照图16、图17和图29，在一些实施例中，第二晶体管T2的源极S2、第二晶体管T2的有源层ACT2和第二晶体管T2的漏极D2为各个子像素中整体结构的一部分。数据线(例如，第一数据线DL1)通过第五通孔v5连接至第二晶体管T2的源极S2。参考图2和图29，数据信号可以从数据线(例如，第一数据线DL1)通过第五通孔v5提供给第二晶体管T2的源极S2。
参照图16、图20、图28和图30，在一些实施例中，阵列基板包括第六通孔V6，其延伸穿过层间电介质层ILD、绝缘层IN以及栅极绝缘层GI。电压供应线(例如，第一电压供应线Vdd1)通过第六通孔v6连接至半导体材料层SML。参照图16、图17和图30，在一些实施例中，第四晶体管T4的源极S4、第四晶体管T4的有源层ACT4和第四晶体管T4的漏极D4为各个子像素中整体结构的一部分。电压供应线(例如，第一电压供应线Vdd1)通过第六通孔v6连接到第四晶体管T4的源极S4。参考图2和图29，可以从电压供应线(例如，第一电压供应线Vdd1)通过第六通孔v6向第四晶体管T4的源极S4提供高电压信号。
参照图16、图20、图28和图30，在一些实施例中，阵列基板包括延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的焊盘接触通孔(例如，第一焊盘接触通孔CNT1)。阳极接触焊盘(例如，第一阳极接触焊盘ACP1)通过焊盘接触通孔(例如，第一焊盘接触通孔CNT1)连接到半导体材料层SML。参照图16、图17和图30，在一些实施例中，第五晶体管T5的源极S5、第五晶体管T5的有源层ACT5和第五晶体管T5的漏极D5为各个子像素中整体结构的一部分。阳极接触焊盘(例如，第一阳极接触焊盘ACP1)通过焊盘接触通孔(例如，第一焊盘接触通孔CNT1)连接到第五晶体管T5的漏极D5。参考图2和图29，电压信号从第五晶体管T5的漏极D5通过阳极接触焊盘(例如，第一阳极接触焊盘ACP1)提供到发光元件的阳极(例如，第一阳极AD1)，用于驱动发光元件的发光。
在一些实施例中，阵列基板还包括在基底基板与第一阳极接触焊盘、第二阳极接触焊盘和第三阳极接触焊盘之间的至少一个绝缘层。参考图16、图22A、图22B、图23A、图23B、图24、图25和图30，在一些实施例中，阵列基板包括在基底基板BS与第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3之间的栅极绝缘层GI、绝缘层IN、层间电介质层ILD。
图31是示出了根据本公开的一些实施例中的阵列基板中的阳极和阳极接触焊盘的连接的图。参照图31和图30，阵列基板包括分别延伸穿过栅极绝缘层GI、绝缘层IN、层间电介质层ILD的第一焊盘接触通孔CNT1、第二焊盘接触通孔CNT2和第三焊盘接触通孔CNT3。第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3分别通过第一焊盘接触通孔CNT1、第二焊盘接触通孔CNT2和第三焊盘接触通孔CNT3连接到第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3。
参考图31，沿着第一虚拟线Vl1或第二虚拟线Vl2的方向，第一阳极接触孔AH1位于第一焊盘接触通孔CNT1和第一电压供应线Vdd1之间。沿着第一虚拟线Vl1或第二虚拟线Vl2的方向，第二阳极接触孔AH2位于第二焊盘接触通孔CNT2和第二电压供应线Vdd2之间。在一个示例中，第三焊盘接触通孔CNT3和第三阳极接触孔AH3沿基本平行于第三数据线DL3和第三电压供应线Vdd3的方向布置。
图32是示出了根据本公开的一些实施例中的阵列基板的发光元件的阳极的结构的图。参见图32，在一些实施例中，第一阳极AD1包括第一主体部分MP1和第一桥部分P1；第二阳极AD2包括第二主体部分MP2和第二桥部分P2；且第三阳极AD3包括第三主体部分MP3和第三桥部分P3。在一个示例中，第一主体部分MP1、第二主体部分MP2和第三主体部分MP3具有基本上矩形的形状。如本文所用，术语“基本上矩形”是指多边形形状(例如，平行四边形)，其中相对的边基本上平行，并且顶角基本上为90度。如本文所用，术语“相对的边基本上平行”是指两个相对的边形成0度至约15度范围内的夹角，例如0度至约1度、约1度至约2度、约2度至约5度、约5度至约10度、以及约10度至约15度。可选地，基本上矩形的形状的顶角在约75度至约105度的范围内，例如，约89度至约91度、约88度至约92度、约85度至约95度、以及约80度至约100度。
在一些实施例中，第一桥部分P1、第二桥部分P2和第三桥部分P3分别从第一主体部分MP1、第二主体部分MP2和第三主体部分MP3向外突出。参看图30、图31和图23B，第一桥部分P1、第二桥部分P2和第三桥部分P3分别通过第一阳极接触孔AH1、第二阳极接触孔AH2和第三阳极接触孔AH3分别连接到第一阳极接触焊盘ACP1、第二阳极接触焊盘ACP2和第三阳极接触焊盘ACP3。在如图31和图32所示的一个示例中，第三桥部分P3沿基本上平行于第一虚拟线Vl1或第二虚拟线Vl2的方向从第三主体部分MP3向外突出。第二桥部分P2沿基本上平行于第二数据线DL2或第二电压供应线Vdd2的方向从第二主体部分MP2向外突出。第一桥部分P1沿与第一虚拟线Vl1和第一数据线DL1倾斜一角度的方向从第一主体部分MP1向外突出。
在一些实施例中，每个数据线被配置为向一列像素驱动电路(或一列子像素)提供数据信号，并且每个电压供应线被配置为向一列像素驱动电路(或一列子像素)提供高电压信号。图33示出了根据本公开的一些实施例中的阵列基板中的发光元件的布置。参照图33，在一些实施例中，阵列基板包括第一像素驱动电路pdc1、第二像素驱动电路pdc2、第三像素驱动电路pdc3、第四像素驱动电路pdc4、第五像素驱动电路pdc5和第六像素驱动电路pdc6。参照图31和图33，在一些实施例中，第一数据线DL1、第二数据线DL2和第三数据线DL3被配置为将数据信号分别提供至第一像素驱动电路pdc1、第二像素驱动电路pdc2、第三像素驱动电路pdc3、第四像素驱动电路pdc4、第五像素驱动电路pdc5和第六像素驱动电路pdc6。第一像素驱动电路pdc1、第二像素驱动电路pdc2和第三像素驱动电路pdc3沿着基本上平行于第一虚拟线Vl1或第二虚拟线Vl2的方向顺序布置。第四像素驱动电路pdc4、第五像素驱动电路pdc5和第六像素驱动电路pdc6沿着基本上平行于第一虚拟线Vl1或第二虚拟线Vl2的方向顺序布置。第一像素驱动电路pdc1和第四像素驱动电路pdc4沿基本平行于第一数据线DL1或第一电压供应线Vdd1的方向布置。第二像素驱动电路pdc2和第五像素驱动电路pdc5沿基本平行于第二数据线DL2或第二电压供应线Vdd2的方向布置。第三像素驱动电路pdc3和第六像素驱动电路pdc6沿基本平行于第三数据线DL3或第三电压供应线Vdd3的方向布置。
参照图33，在一些实施例中，第一发光元件LE1由第一像素驱动电路pdc1驱动，且至少部分位于具有第五像素驱动电路pdc5的区域中。第二发光元件LE2由第二像素驱动电路pdc2驱动，部分地位于具有第一像素驱动电路pdc1的区域中，且部分地位于具有第二像素驱动电路pdc2的区域中。第三发光元件LE3由第三像素驱动电路pdc3驱动，部分地位于具有第三像素驱动电路pdc3的区域中，且部分地位于具有第六像素驱动电路pdc6的区域中。
本公开发现，显示面板中的阳极的均匀度可能不利地影响图像显示。例如，色移(color shift)可以由阳极倾斜引起。在本公开中发现，阳极下面的信号线可显著影响阳极倾斜的程度。在一个示例中，在阳极下面，在一侧设置信号线，而另一侧没有信号线。这导致在信号线的顶部上的平坦化层的表面不均匀。平坦化层的表面不均匀又导致平坦化层顶部上的阳极倾斜。图34是阵列基板的截面图。如图34所示，在平坦化层2的左侧部分下面存在信号线1导致平坦化的表面不均匀，进而导致平坦化层2的顶部上的阳极3向右侧倾斜。倾斜的阳极朝显示面板的右侧反射更多的光。在显示面板中，与不同颜色的子像素相关联的阳极具有不同的倾斜角，因此由不同颜色的子像素中的阳极反射的光以不同的角度分别反射不同颜色的光。这个问题的累积效应导致在大视角处的色移。
图35是示出阵列基板的截面图的示意图。如图35所示，在未倾斜的第三阳极3-3下面没有信号线1。信号线1位于阳极3-1和3-2的下面。然而，信号线仅位于阳极3-1的右侧部分的下面，并且仅位于阳极3-2的左侧部分的下面，这导致这两个阳极倾斜。阳极3-1、3-2和3-3分别是红色子像素的阳极、绿色子像素的阳极和蓝色子像素的阳极。因为不同颜色的三个子像素中的阳极的倾斜角彼此不同，所以在大视角处发生色移。
图36是示出阵列基板的截面图的示意图。如图36所示，信号线存在于阳极3-1的左侧部分和右侧部分的下面，并且存在于阳极3-2的左侧部分和右侧部分的下面。所有阳极基本上都没有倾斜，从而减轻了色移问题。
在本阵列基板中，第三电压供应线部分vp3(在第三阳极AD3下方)具有增加的线宽。如图26A和图27所示，主子部分msp和第三数据线DL3大都设置在第三阳极AD3的右侧部分的下方。若未被补偿，则会导致显示面板中的阳极倾斜以及色移。通过具有加宽子部分wsp以增加第三阳极AD3下方的第三电压供应部分vp3的线宽，信号线(第三电压供应部分vp3和数据线DL3)更均匀地分布在第三阳极AD3的左侧部分和右侧部分下方，防止第三阳极倾斜。因此，可以减轻色移问题。
阵列基板中阳极接触孔的存在也会影响相关阳极的倾斜角度。此外，在阳极接触孔中的残留平坦化层材料可能覆盖阳极的一部分。在本公开中发现，这些问题也影响显示面板的性能。图37是阵列基板的截面图像。参考图37，阳极接触孔AH延伸穿过平坦化层PLN，以暴露阳极接触焊盘ACP的表面。阳极AD的一部分通过阳极接触孔AH连接到阳极接触焊盘ACP。形成像素限定层PDL以限定子像素开口SA。如图37所示，阳极AD包括将子像素开口SA中的阳极的主体部分连接到阳极接触焊盘ACP的桥部分BP。通过使桥部分BP将阳极接触孔AH与子像素开口SA隔开，例如，使阳极接触孔AH位于具有子像素开口SA的区域外，可以最小化或消除阳极接触孔存在导致的不利影响。
在另一方面，本公开提供了一种显示面板，该显示面板包括本文所述的或通过本文所述的方法制造的阵列基板以及面向阵列基板的对置基板。可选地，所述显示面板为有机发光二极管显示面板。可选地，所述显示面板为微发光二极管显示面板。
在另一方面，本发明提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。
在另一方面，本发明提供了一种制造阵列基板的方法。在一些实施例中，该方法包括形成栅线；形成数据线；形成电压供应线；形成像素驱动电路。可选地，形成像素驱动电路包括形成多个晶体管和形成存储电容器。可选地，形成存储电容器包括形成第一电容器电极、形成第二电容器电极以及在第一电容器电极和第二电容器电极之间形成绝缘层。可选地，第二电容器电极被形成为电连接到电压供应线。可选地，形成第二电容器电极包括形成第一部分和第二部分，作为各个子像素中的第一整体结构的一部分。可选地，所述电压供应线与所述第一部分交叉达第一交叉距离。可选地，所述数据线与所述第二部分交叉达第二交叉距离。可选地，第一交叉距离大于第二交叉距离。
在一些实施例中，电压供应线和数据线基本上彼此平行；以及电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
在一些实施例中，该方法还包括在电压供应线和第二电容器电极之间形成层间电介质层；以及形成延伸穿过层间电介质层的连接通孔。可选地，所述电压供应线被形成为通过所述连接通孔连接到所述第二电容器电极的所述第一部分。
在一些实施例中，该方法还包括形成半导体材料层，所述半导体材料层与所述第一部分和所述第二部分中的至少一个有交叉部分，所述交叉部分达第三交叉距离。可选地，第三交叉距离小于等于第一交叉距离并且大于等于第二交叉距离。可选地，所述交叉部分与所述第一部分和所述第二部分两者交叉。
在一些实施例中，所述交叉部分、所述电压供应线和所述数据线实质上彼此平行；以及所述交叉部分、所述电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
在一些实施例中，形成多个晶体管包括形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；以及形成第五晶体管。可选地，第二晶体管的漏极、第二晶体管的有源层、第四晶体管的漏极、第四晶体管的有源层、驱动晶体管的源极、驱动晶体管的有源层被形成为各个子像素中的第二整体结构的一部分。可选地，所述交叉部分的至少一部分被形成为将所述第二晶体管的漏极、所述第四晶体管的漏极和所述驱动晶体管的源极彼此直接连接。
在一些实施例中，交叉部分在基底基板上的正投影、所述电压供应线在所述基底基板上的正投影和所述数据线在所述基底基板上的正投影相对于彼此实质上不重叠。
在一些实施例中，除了其中不存在所述第二电容器电极的一部分的孔区域外，所述第一部分在基底基板上的正投影完全覆盖所述第一电容器电极在所述基底基板上的正投影，并留有余量。
在一些实施例中，该方法还包括在电压供应线和第二电容器电极之间形成层间电介质层；形成第一连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线在同一层中；以及形成第一通孔，其位于所述孔区域中并延伸穿过所述层间电介质层和所述绝缘层。可选地，第一连接线通过所述第一通孔连接到所述第一电容器电极。
在一些实施例中，该方法还包括在基底基板上形成半导体材料层；以及在半导体材料层的远离基底基板的一侧形成栅极绝缘层。可选地，所述第一电容器电极形成在所述栅极绝缘层的远离所述基底基板的一侧。可选地，该方法还包括形成延伸穿过层间电介质层、绝缘层和栅极绝缘层的第二通孔。可选地，所述第一连接线通过所述第二通孔与所述半导体材料层连接。
在一些实施例中，形成多个晶体管包括形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；以及形成第五晶体管。可选地，第三晶体管的源极、第三晶体管的有源层、第三晶体管的漏极、第一晶体管的源极、第一晶体管的有源层、第一晶体管的漏极为各个子像素中的第二整体结构的一部分。可选地，所述第一连接线通过所述第二通孔连接至所述第三晶体管的源极和所述第一晶体管的漏极。
在一些实施例中，形成第一部分包括形成主子部分、第一侧子部分和第二侧子部分。可选地，所述主子部分被形成为具有第一侧面、与所述第一侧面相对的第二侧面、连接所述第一侧面和所述第二侧面的第三侧面、以及与所述第三侧面相对的第四侧面。可选地，第一侧面邻接第一侧子部分。可选地，第二侧面邻接第二侧子部分。可选地，第三侧面邻接第二部分。可选地，所述第一侧子部分具有基本上梯形的形状；而第二侧子部分具有基本上倒梯形的形状。可选地，第三侧面是第二部分的侧面；并且第三侧面的长度与第二交叉距离基本相同。
在一些实施例中，该方法还包括在电压供应线和第二电容器电极之间形成层间电介质层；形成第二连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线处于同一层中；形成重置信号线，其位于所述绝缘层的远离所述第一电容器电极的一侧，并且与所述第二电容器电极处于同一层中；以及形成第三通孔，其延伸穿过所述层间电介质层。可选地，所述第二连接线通过所述第三通孔连接到所述重置信号线。
在一些实施例中，该方法还包括在基底基板上形成半导体材料层；以及形成栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧。可选地，第一电容器电极被形成为位于所述栅极绝缘层的远离所述基底基板的一侧。可选地，该方法还包括形成延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第四通孔。可选地，第二连接线被形成为通过所述第四通孔连接到所述半导体材料层。
在一些实施例中，形成多个晶体管包括形成驱动晶体管；形成第一晶体管；形成第二晶体管；形成第三晶体管；形成第四晶体管；形成第五晶体管。可选地，第一晶体管的源极和第一晶体管的有源层是各个子像素中的第二整体结构的一部分。可选地，所述第二连接线通过所述第四通孔与所述第一晶体管的源极连接。
在另一方面，本发明提供了一种制造阵列基板的方法。在一些实施例中，该方法包括形成第一像素驱动电路、第二像素驱动电路和第三像素驱动电路；形成第一数据线、第二数据线和第三数据线，其被配置为分别向第一像素驱动电路、第二像素驱动电路和第三像素驱动电路提供数据信号；形成第一电压供应线、第二电压供应线和第三电压供应线，其被配置为分别向所述第一像素驱动电路、所述第二像素驱动电路和所述第三像素驱动电路提供高电压信号；以及形成第一发光元件、第二发光元件和第三发光元件，其分别连接到所述第一像素驱动电路、所述第二像素驱动电路和所述第三像素驱动电路。可选地，第一虚拟线和第二虚拟线分别穿过所述第一电压供应线、所述第二电压供应线和所述第三电压供应线。可选地，所述第一电压供应线、所述第二电压供应线和所述第三电压供应线分别包括分别在所述第一虚拟线和所述第二虚拟线之间的第一电压供应线部分、第二电压供应线部分和第三电压供应线部分。可选地，第三发光元件的第三阳极在基底基板上的正投影完全覆盖所述第三电压供应线部分在所述基底基板上的正投影。可选地，所述第三电压供应线部分具有第三线宽，所述第三线宽大于所述第一电压供应线部分的第一线宽，并且大于所述第二电压供应线部分的第二线宽。
在一些实施例中，所述第一虚拟线和所述第二虚拟线被形成为还分别穿过所述第一数据线、所述第二数据线、所述第三数据线。可选地，形成所述第一数据线、所述第二数据线、所述第三数据线分别包括形成第一数据线部分、形成第二数据线部分、形成第三数据线部分，所述第一数据线部分、所述第二数据线部分、所述第三数据线部分分别位于所述第一虚拟线和所述第二虚拟线之间。可选地，所述第一数据线部分、所述第二数据线部分和所述第三数据线部分被形成为具有实质上相同的线宽。可选地，第三阳极在所述基底基板上的正投影与所述第三数据线部分在所述基底基板上的正投影至少部分重叠。
可选地，第一数据线、所述第二数据线、所述第三数据线、所述第一电压供应线、所述第二电压供应线和所述第三电压供应线被形成为实质上相互平行。可选地，数据线和电压供应线被交替地布置。
在一些实施例中，形成第三电压供应线部分包括形成主子部分和形成加宽子部分。可选地，所述主子部分位于所述加宽子部分与所述第三数据线之间。可选地，所述主子部分、所述第一电压供应线部分和所述第二电压供应线部分具有相同的形状。可选地，所述主子部分、所述第一电压供应线部分和所述第二电压供应线部分具有相同的形状和相同的宽度。
在一些实施例中，第一发光元件的第一阳极被形成在第一电压供应线和第二数据线之间；并且第二发光元件的第二阳极被形成在第一电压供应线和第二数据线之间。可选地，所述第一阳极在所述基底基板上的正投影与所述第一数据线在所述基底基板上的正投影至少部分重叠，且与所述第二电压供应线在所述基底基板上的正投影至少部分重叠。可选地，所述第二阳极在所述基底基板上的正投影与所述第一数据线在所述基底基板上的正投影至少部分重叠，且与所述第二电压供应线在所述基底基板上的正投影至少部分重叠。可选地，第一阳极在基底基板上的正投影还与第一电压供应线在基底基板上的正投影至少部分地重叠。可选地，第二阳极在基底基板上的正投影与第一电压供应线在基底基板上的正投影至少部分重叠。
在一些实施例中，该方法还包括形成第一阳极接触焊盘、第二阳极接触焊盘和第三阳极接触焊盘；形成平坦化层，其位于所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘的远离所述基底基板的一侧；形成第一阳极接触孔、第二阳极接触孔、第三阳极接触孔，其分别延伸穿过所述平坦化层；形成像素限定层，其位于所述第一阳极、所述第二阳极和所述第三阳极的远离所述平坦化层的一侧；形成第一子像素开口、第二子像素开口和第三子像素开口，其分别延伸穿过所述像素限定层；以及形成第一发光层、第二发光层和第三发光层，所述第一发光层、所述第二发光层和所述第三发光层位于所述像素限定层的远离所述基底基板的一侧。可选地，所述第一阳极、所述第二阳极和所述第三阳极被形成为分别通过所述第一阳极接触孔、所述第二阳极接触孔和所述第三阳极接触孔分别连接到所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘。可选地，所述第一发光层、所述第二发光层和所述第三发光层被形成为分别通过所述第一子像素开口、所述第二子像素开口和所述第三子像素开口分别连接至所述第一阳极、所述第二阳极和所述第三阳极。
在一些实施例中，第一阳极接触孔被形成在具有第一子像素开口的区域的外部；第二阳极接触孔被形成在具有第二子像素开口的区域的外部；第三阳极接触孔被形成在具有第三子像素开口的区域的外部。
在一些实施例中，该方法还包括形成在所述基底基板与所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘之间的至少一个绝缘层。可选地，该方法还包括形成第一焊盘接触通孔、第二焊盘接触通孔和第三焊盘接触通孔，所述第一焊盘接触通孔、所述第二焊盘接触通孔和所述第三焊盘接触通孔分别延伸穿过所述至少一个绝缘层。可选地，所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘被形成为分别通过所述第一焊盘接触通孔、所述第二焊盘接触通孔和所述第三焊盘接触通孔分别连接到所述第一像素驱动电路、所述第二像素驱动电路和所述第三像素驱动电路。可选地，沿所述第一虚拟线或所述第二虚拟线的方向，所述第一阳极接触孔被形成为位于所述第一焊盘接触通孔和所述第一电压供应线之间。可选地，沿所述第一虚拟线或所述第二虚拟线的所述方向，所述第二阳极接触孔被形成为位于所述第二焊盘接触通孔与所述第二电压供应线之间。可选地，所述第三焊盘接触通孔和所述第三阳极接触孔沿着实质上平行于所述第三数据线和所述第三电压供应线的方向布置。
在一些实施例中，形成第一阳极包括形成第一主体部分和形成第一桥部分；形成第二阳极包括形成第二主体部分和形成第二桥部分；形成第三阳极包括形成第三主体部分和形成第三桥部分。可选地，第一主体部分、第二主体部分和第三主体部分具有基本上矩形的形状。可选地，所述第一桥部分、第二桥部分和第三桥部分分别从所述第一主体部分、第二主体部分和第三主体部分向外突出。
在一些实施例中，该方法还包括形成第一阳极接触焊盘、第二阳极接触焊盘和第三阳极接触焊盘；形成平坦化层，其位于所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘的远离所述基底基板的一侧；形成第一阳极接触孔、第二阳极接触孔、第三阳极接触孔，所述第一阳极接触孔、所述第二阳极接触孔、所述第三阳极接触孔分别延伸穿过所述平坦化层。可选地，所述第一桥部分、所述第二桥部分和所述第三桥部分被形成为分别通过所述第一阳极接触孔、所述第二阳极接触孔和所述第三阳极接触孔分别连接到所述第一阳极接触焊盘、所述第二阳极接触焊盘和所述第三阳极接触焊盘。
可选地，第三桥部分沿着实质上平行于所述第一虚拟线或所述第二虚拟线的方向从所述第三主体部分向外突出。可选地，所述第二桥部分沿着实质上平行于所述第二数据线或所述第二电压供应线的方向从所述第二主体部分向外突出。可选地，所述第一桥部分沿着与所述第一虚拟线和所述第一数据线成一倾斜角度的方向从所述第一主体部分向外突出。
在一些实施例中，所述第一数据线、所述第二数据线和所述第三数据线还被配置为分别向第四像素驱动电路、第五像素驱动电路和第六像素驱动电路提供所述数据信号；所述第一像素驱动电路、所述第二像素驱动电路和所述第三像素驱动电路沿着实质上平行于所述第一虚拟线或所述第二虚拟线的方向顺序布置；所述第四像素驱动电路、所述第五像素驱动电路和所述第六像素驱动电路沿实质平行于所述第一虚拟线或所述第二虚拟线的所述方向顺序布置；所述第一像素驱动电路和所述第四像素驱动电路沿着实质上平行于所述第一数据线或所述第一电压供应线的方向布置；所述第二像素驱动电路和所述第五像素驱动电路沿着实质上平行于所述第二数据线或所述第二电压供应线的方向布置；以及所述第三像素驱动电路和所述第六像素驱动电路沿着实质上平行于所述第三数据线或所述第三电压供应线的方向布置。
在一些实施例中，第一发光元件被形成为由所述第一像素驱动电路驱动，并且被形成为至少部分地位于具有所述第五像素驱动电路的区域中；所述第二发光元件被形成为由所述第二像素驱动电路驱动，被形成为部分地位于具有所述第一像素驱动电路的区域中，且部分地位于具有所述第二像素驱动电路的区域中；以及所述第三发光元件被形成为由所述第三像素驱动电路驱动，被形成为部分地在具有所述第三像素驱动电路的区域中，且部分地在具有所述第六像素驱动电路的区域中。
为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (20)

1.一种阵列基板，包括：
栅线；
数据线；
电压供应线；以及
像素驱动电路；
其中，所述像素驱动电路包括多个晶体管和存储电容器；
所述存储电容器包括第一电容器电极、第二电容器电极以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层；
所述第二电容器电极电连接到所述电压供应线；
所述第二电容器电极包括作为各个子像素中的第一整体结构的一部分的第一部分和第二部分；
所述电压供应线与所述第一部分交叉达第一交叉距离；
所述数据线与所述第二部分交叉达第二交叉距离；以及
所述第一交叉距离大于所述第二交叉距离。
2.根据权利要求1所述的阵列基板，其中，所述电压供应线和所述数据线实质上彼此平行；以及
所述电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
3.根据权利要求1或2所述的阵列基板，还包括在所述电压供应线和所述第二电容器电极之间的层间电介质层；以及
连接通孔，其延伸穿过所述层间电介质层；
其中，所述电压供应线通过所述连接通孔连接到所述第二电容器电极的所述第一部分。
4.根据权利要求1至3中任一项所述的阵列基板，其中，所述阵列基板包括半导体材料层，所述半导体材料层与所述第一部分和所述第二部分中的至少一个有交叉部分，所述交叉部分达第三交叉距离；以及
所述第三交叉距离小于等于所述第一交叉距离并且大于等于所述第二交叉距离。
5.根据权利要求4所述的阵列基板，其中，所述交叉部分、所述电压供应线和所述数据线实质上彼此平行；以及
所述交叉部分、所述电压供应线与所述第一部分交叉的区段和所述数据线与所述第二部分交叉的区段实质上彼此平行。
6.根据权利要求4或5所述的阵列基板，其中，所述交叉部分与所述第一部分和所述第二部分两者交叉。
7.根据权利要求4至6中任一项所述的阵列基板，其中，所述多个晶体管包括：
驱动晶体管；
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；以及
第五晶体管；
其中，所述第二晶体管的漏极、所述第二晶体管的有源层、所述第四晶体管的漏极、所述第四晶体管的有源层、所述驱动晶体管的源极、所述驱动晶体管的有源层是各个子像素中的第二整体结构的一部分；以及
所述交叉部分的至少一部分将所述第二晶体管的漏极、所述第四晶体管的漏极和所述驱动晶体管的源极彼此直接连接。
8.根据权利要求4至7中任一项所述的阵列基板，其中，所述交叉部分在基底基板上的正投影、所述电压供应线在所述基底基板上的正投影和所述数据线在所述基底基板上的正投影相对于彼此实质上不重叠。
9.根据权利要求1至8中任一项所述的阵列基板，其中，除了孔区域外，所述第一部分在基底基板上的正投影完全覆盖所述第一电容器电极在所述基底基板上的正投影，并留有余量，在该孔区域中不存在所述第二电容器电极的一部分。
10.根据权利要求9所述的阵列基板，还包括：
层间电介质层，其在所述电压供应线和所述第二电容器电极之间；
第一连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线在同一层中；以及
第一通孔，其位于所述孔区域中并延伸穿过所述层间电介质层和所述绝缘层；
其中，所述第一连接线通过所述第一通孔连接到所述第一电容器电极。
11.根据权利要求10所述的阵列基板，还包括：
基底基板；
在所述基底基板上的半导体材料层；以及
栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；
其中，所述第一电容器电极位于所述栅极绝缘层的远离所述基底基板的一侧；
所述阵列基板还包括延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第二通孔；以及
所述第一连接线通过所述第二通孔连接到所述半导体材料层。
12.根据权利要求11所述的阵列基板，其中，所述多个晶体管包括：
驱动晶体管；
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；以及
第五晶体管；
其中，所述第三晶体管的源极、所述第三晶体管的有源层、所述第三晶体管的漏极、所述第一晶体管的源极、所述第一晶体管的有源层、所述第一晶体管的漏极是各个子像素中的第二整体结构的一部分；以及
所述第一连接线通过所述第二通孔连接到所述第三晶体管的源极和所述第一晶体管的漏极。
13.根据权利要求1至12中任一项所述的阵列基板，其中，所述第一部分包括主子部分、第一侧子部分和第二侧子部分；
所述主子部分具有第一侧面、与所述第一侧面相对的第二侧面、连接所述第一侧面和所述第二侧面的第三侧面、以及与所述第三侧面相对的第四侧面；
所述第一侧面邻接所述第一侧子部分；
所述第二侧面邻接所述第二侧子部分；以及
所述第三侧面邻接所述第二部分。
14.根据权利要求13所述的阵列基板，其中，所述第一侧子部分具有实质上梯形的形状；以及
所述第二侧子部分具有实质上倒梯形的形状。
15.根据权利要求13或14所述的阵列基板，其中，所述第三侧面是所述第二部分的侧面；以及
所述第三侧面的长度与所述第二交叉距离实质上相同。
16.根据权利要求1至15中任一项所述的阵列基板，还包括：
在所述电压供应线和所述第二电容器电极之间的层间电介质层；
第二连接线，其位于所述层间电介质层的远离所述第二电容器电极的一侧，并且与所述电压供应线和所述数据线处于同一层中；
重置信号线，其位于所述绝缘层的远离所述第一电容器电极的一侧，并且与所述第二电容器电极处于同一层中；以及
第三通孔，其延伸穿过所述层间电介质层；
其中，所述第二连接线通过所述第三通孔连接到所述重置信号线。
17.根据权利要求16所述的阵列基板，还包括：
基底基板；
在所述基底基板上的半导体材料层；以及
栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；
其中，所述第一电容器电极位于所述栅极绝缘层的远离所述基底基板的一侧；
所述阵列基板还包括延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第四通孔；以及
所述第二连接线通过所述第四通孔连接到所述半导体材料层。
18.根据权利要求17所述的阵列基板，其中，所述多个晶体管包括：
驱动晶体管；
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；以及
第五晶体管；
其中，所述第一晶体管的源极和所述第一晶体管的有源层是各个子像素中的第二整体结构的一部分；以及
所述第二连接线通过所述第四通孔连接到所述第一晶体管的源极。
19.根据权利要求1至18中任一项所述的阵列基板，其中，所述数据线与所述第二部分交叉的区段具有在2.5μm至3.5μm范围内的线宽；以及
所述数据线的区段与所述第二部分交叉达在60μm2至80μm2的范围内的交叉面积。
20.一种显示设备，包括根据权利要求1至19中任一项所述的阵列基板以及连接至所述阵列基板的集成电路。
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