CN114978067A - 功率放大器和芯片 - Google Patents

Abstract

本发明提供了一种功率放大器，其包括第一驱动级偏置电路、第一驱动级晶体管单元、第一功率级偏置电路、第一功率级晶体管单元、输入匹配电路、第二驱动级晶体管单元、第二驱动级偏置电路、级间匹配电路、第二功率级晶体管单元、第二功率级偏置电路、输出匹配电路和CMOS控制器，CMOS控制器根据外部控制信号分别控制输入匹配电路、级间匹配电路、输出匹配电路、第一驱动级偏置电路、第一功率级偏置电路、第二驱动级偏置电路以及第二功率级偏置电路的工作状态。本发明还提供了一种应用所述功率放大器的芯片。采用本发明的技术方案可单独工作于4G工作频率或5G工作频率，且电路功耗低。

Description

功率放大器和芯片

技术领域

本发明涉及放大器电路领域，尤其涉及一种功率放大器和芯片。

背景技术

目前，随着人类进入信息化时代，无线通信技术有了飞速发展，在无线通信技术的无线收发系统中，功率放大器是重要的组成部分之一，功率放大器将信号进行功率放大，获得足够的射频功率以后，信号才能馈送到天线上辐射出去。

随着5G通信技术在我国的逐步发展，对于5G网络部署有了具体的要求。5GNR是基于正交频分复用技术(Orthogonal Frequency Division Multiplexing，OFDM)的全新空口设计的全球性5G标准，也是下一代非常重要的蜂窝移动技术基础，5G技术将实现超低时延、高可靠性。5G网络的主要优势在于，数据传输速率远远高于以前的蜂窝网络，最高可达10Gbit/s，比当前的有线互联网要快，比先前的4G LTE蜂窝网络快100倍。另一个优点是较低的网络延迟(更快的响应时间)，低于1毫秒，而4G为30-70毫秒。

相关技术的功率放大器包括第一级偏置电路、第二级偏置电路以及依次连接输入匹配电路、第一晶体管T1、级间匹配电路、第二晶体管T2以及输出匹配电路。其中，如图1所示的功率放大器为相关技术中常用在4G工作频率下的一种功率放大器。

然而，相关技术的功率放大器只能工作在4G工作频率下，并不能应用于5G工作频率。如何在4G工作频率下的功率放大器基础上，通过修改电路使得功率放大器可工作在5G工作频率，同时可在4G工作频率和5G工作频率来回切换满足低功率要求，并使得功率放大器应用范围广，这是一个需要解决的技术问题。

因此，实有必要提供一种新的功率放大器和芯片解决上述问题。

发明内容

针对以上现有技术的不足，本发明提出一种可单独工作于4G工作频率或5G工作频率，且电路功耗低的功率放大器和芯片。

为了解决上述技术问题，第一方面，本发明的实施例提供了一种功率放大器，其包括可工作在4G工作频率范围内的第一驱动级偏置电路、第一驱动级晶体管单元、第一功率级偏置电路以及第一功率级晶体管单元，所述第一驱动级偏置电路用于为所述第一驱动级晶体管单元提供偏置电压，所述第一功率级偏置电路用于为所述第一功率级晶体管单元提供偏置电压，所述第一驱动级晶体管单元和所述第一功率级晶体管单元分别用于将外部输入的信号依次进行放大；所述功率放大器还包括：

输入匹配电路，用于匹配输入阻抗，且工作于4G至5G工作频率范围内；

第二驱动级晶体管单元，用于在5G工作频率范围内将输入的信号进行放大；

第二驱动级偏置电路，用于为所述第二驱动级晶体管单元提供偏置电压；

级间匹配电路，用于同时匹配所述第一驱动级偏置电路输出阻抗和所述第二驱动级偏置电路输出阻抗，且工作于4G至5G工作频率范围内；

第二功率级晶体管单元，用于在5G工作频率范围内将输入的信号进行放大；

第二功率级偏置电路，用于为所述第二功率级晶体管单元提供偏置电压；

输出匹配电路，用于输出信号至外部系统并与所述外部系统匹配输出阻抗，且工作于4G至5G工作频率范围内；以及，

CMOS控制器，用于根据接收的外部控制信号分别控制所述输入匹配电路、所述级间匹配电路、所述输出匹配电路、所述第一驱动级偏置电路、所述第一功率级偏置电路、所述第二驱动级偏置电路以及所述第二功率级偏置电路的工作状态，以使所述功率放大器单独工作于4G工作频率或5G工作频率；

所述输入匹配电路的输入端作为所述功率放大器的输入端，所述输入匹配电路的输出端分别连接至所述第一驱动级晶体管单元的输入端和所述第二驱动级晶体管单元的输入端；

所述第一驱动级晶体管单元的输出端分别连接至所述第二驱动级晶体管单元的输出端以及所述级间匹配电路的输入端；

所述级间匹配电路的输出端分别连接至所述第一功率级晶体管单元的输入端和所述第二功率级晶体管单元的输入端；

所述第一功率级晶体管单元的输出端分别连接至所述第二功率级晶体管单元的输出端以及所述输出匹配电路的输入端；

所述输出匹配电路的输出端作为所述功率放大器的输出端；

所述CMOS控制器的输入端作为所述功率放大器的控制信号输入端；所述CMOS控制器的输出端分别连接至所述输入匹配电路的控制端、所述级间匹配电路的控制端、所述输出匹配电路的控制端、所述第一驱动级偏置电路的控制端、所述第一功率级偏置电路的控制端、所述第二驱动级偏置电路的控制端以及所述第二功率级偏置电路的控制端。

优选的，所述输入匹配电路包括第一电容、第十四电容、第一电感、第十三电感、第七开关以及第八开关，

所述第一电容的第一端作为所述输入匹配电路的输入端，且所述第一电容的第一端分别连接至所述第一电感的第一端和所述第七开关的第一端；所述第一电感的第二端连接至接地；

所述第一电容的第二端作为所述输入匹配电路的输出端，且所述第一电容的第二端连接至所述第八开关的第一端；

所述第七开关的第二端分别连接至所述第十四电容的第一端和所述第十三电感的第一端，所述第十三电感的第二端连接至接地；

所述第十四电容的第二端连接至所述第八开关的第二端；

所述第七开关的第三端作为所述输入匹配电路的控制端，且所述第七开关的第三端连接至所述第八开关的第三端。

优选的，所述级间匹配电路包括第二电容、第三电容、第十电容、第十一电容、第二电感、第十一电感、第四开关、第五开关以及第六开关，

所述第二电容的第一端作为所述级间匹配电路的输入端，且所述第二电容的第一端连接至所述第四开关的第一端；

所述第二电容的第二端分别连接至所述第五开关的第一端、所述第三电容的第一端和所述第二电感的第一端；所述第二电感的第二端连接至接地；

所述第三电容的第二端作为所述级间匹配电路的输出端，且所述第三电容的第二端连接至所述第六开关的第一端；

所述第四开关的第二端连接至所述第十电容的第一端；

所述第十电容的第二端分别连接至所述第五开关的第二端、所述第十一电感的第一端以及所述第十一电容的第一端；所述第十一电感的第二端连接至接地；

所述第十一电容的第二端连接至所述第六开关的第二端；

所述第四开关的第三端作为所述级间匹配电路的控制端，且所述第四开关的第三端分别连接至所述第五开关的第三端和所述第六开关的第三端。

优选的，所述输出匹配电路包括第四电容、第五电容、第六电容、第七电容、第三电感、第四电感、第七电感、第八电感、第一开关、第二开关以及第三开关，

所述第四电容的第一端作为所述输出匹配电路的输入端，且所述第四电容的第一端连接至所述第一开关的第一端；

所述第四电容的第二端分别连接至所述第二开关的第一端、所述第三电感的第一端和所述第四电感的第一端；所述第三电感的第二端连接至接地；

所述第四电感的第二端作为所述输出匹配电路的输出端，且所述第四电感的第二端分别连接至所述第五电容的第一端和所述第三开关的第一端；所述第五电容的连接至接地；

所述第一开关的第二端连接至所述第六电容的第一端；

所述第六电容的第二端分别连接至所述第二开关的第二端、所述第七电感的第一端和所述第八电感的第一端；所述第七电感的第二端连接至接地；

所述第八电感的第二端分别连接至所第七电容的第一端和所述第三开关的第二端；所述第七电容的第二端连接至接地；

所述第一开关的第三端作为所述输出匹配电路的控制端，且所述第一开关的第三端分别连接至所述第二开关的第三端和所述第三开关的第三端。

优选的，所述第二驱动级晶体管单元包括并联设置的第三十一晶体管和第三十二晶体管，

所述第三十一晶体管的基极作为所述第二驱动级晶体管单元的输入端，且所述第三十一晶体管的基极连接至所述第三十二晶体管的基极；

所述第三十一晶体管的集电极作为所述第二驱动级晶体管单元的输入端，且所述第三十一晶体管的集电极连接至所述第三十二晶体管的集电极；

所述第三十一晶体管的发射极和所述第三十二晶体管的发射极均连接至接地；

所述功率放大器还包括第五电感；所述第二驱动级晶体管单元的输出端还连接至所述第五电感的第一端，所述第五电感的第二端连接至电源电压。

优选的，所述第一驱动级晶体管单元包括并联设置的第一十一晶体管、第一十二晶体管和第一十三晶体管，

所述第一十一晶体管的基极作为所述第一驱动级晶体管单元的输入端，且所述第一十一晶体管的基极分别连接至所述第一十二晶体管的基极和所述第一十三晶体管的基极；

所述第一十一晶体管的集电极作为所述第一驱动级晶体管单元的输入端，且所述第一十一晶体管的集电极分别连接至所述第一十二晶体管的集电极和所述第一十三晶体管的集电极；

所述第一十一晶体管的发射极、所述第一十二晶体管的发射极和所述第一十三晶体管的发射极均连接至接地。

优选的，所述第二功率级晶体管单元包括并联设置的第四十一晶体管和第四十二晶体管，

所述第四十一晶体管的基极作为所述第二功率级晶体管单元的输入端，且所述第四十一晶体管的基极连接至所述第四十二晶体管的基极；

所述第四十一晶体管的集电极作为所述第二功率级晶体管单元的输入端，且所述第四十一晶体管的集电极连接至所述第四十二晶体管的集电极；

所述第四十一晶体管的发射极和所述第四十二晶体管的发射极均连接至接地；

所述功率放大器还包括第六电感；所述第二功率级晶体管单元的输出端还连接至所述第六电感的第一端，所述第六电感的第二端连接至电源电压。

优选的，所述第一功率级晶体管单元包括并联设置的第二十一晶体管、第二十二晶体管和第二十三晶体管，

所述第二十一晶体管的基极作为所述第一功率级晶体管单元的输入端，且所述第二十一晶体管的基极分别连接至所述第二十二晶体管的基极和所述第二十三晶体管的基极；

所述第二十一晶体管的集电极作为所述第一功率级晶体管单元的输入端，且所述第二十一晶体管的集电极分别连接至所述第二十二晶体管的集电极和所述第二十三晶体管的集电极；

所述第二十一晶体管的发射极、所述第二十二晶体管的发射极和所述第二十三晶体管的发射极均连接至接地。

优选的，所述第一驱动级偏置电路包括第一电阻、第二电阻、第十五电容、第五十一晶体管、第五十二晶体管以及第五十三晶体管，

所述第一电阻的第一端作为所述第一驱动级偏置电路的输入端，且所述第一电阻的第一端分别连接至所述第十五电容的第一端、所述第五十一晶体管的基极、所述第五十一晶体管的集电极、所述第五十二晶体管的基极以及所述第五十三晶体管的基极；

所述第十五电容的第二端连接至接地；

所述第五十一晶体管的发射极分别连接至所述第五十二晶体管的基极和所述第五十二晶体管的集电极；

所述第五十二晶体管的发射极连接至接地；

所述第五十三晶体管的集电极连接至电源电压，所述第五十三晶体管的发射极连接至所述第二电阻的第一端；所述第二电阻的第二端作为所述第一驱动级偏置电路的输出端；

所述第二驱动级偏置电路包括第三电阻、第四电阻、第十六电容、第六十一晶体管、第六十二晶体管以及第六十三晶体管，

所述第三电阻的第一端作为所述第二驱动级偏置电路的输入端，且所述第三电阻的第一端分别连接至所述第十六电容的第一端、所述第六十一晶体管的基极、所述第六十一晶体管的集电极、所述第六十二晶体管的基极以及所述第六十三晶体管的基极；

所述第十六电容的第二端连接至接地；

所述第六十一晶体管的发射极分别连接至所述第六十二晶体管的基极和所述第六十二晶体管的集电极；

所述第六十二晶体管的发射极连接至接地；

所述第六十三晶体管的集电极连接至电源电压，所述第六十三晶体管的发射极连接至所述第四电阻的第一端；所述第四电阻的第二端作为所述第二驱动级偏置电路的输出端；

所述第一功率级偏置电路包括第五电阻、第七电阻、第十七电容、第七十一晶体管、第七十二晶体管以及第七十三晶体管，

所述第五电阻的第一端作为所述第一功率级偏置电路的输入端，且所述第五电阻的第一端分别连接至所述第十七电容的第一端、所述第七十一晶体管的基极、所述第七十一晶体管的集电极、所述第七十二晶体管的基极以及所述第七十三晶体管的基极；

所述第十七电容的第二端连接至接地；

所述第七十一晶体管的发射极分别连接至所述第七十二晶体管的基极和所述第七十二晶体管的集电极；

所述第七十二晶体管的发射极连接至接地；

所述第七十三晶体管的集电极连接至电源电压，所述第七十三晶体管的发射极连接至所述第七电阻的第一端；所述第七电阻的第二端作为所述第一功率级偏置电路的输出端；

所述第二功率级偏置电路包括第六电阻、第八电阻、第十八电容、第八十一晶体管、第八十二晶体管以及第八十三晶体管，

所述第六电阻的第一端作为所述第一功率级偏置电路的输入端，且所述第六电阻的第一端分别连接至所述第十八电容的第一端、所述第八十一晶体管的基极、所述第八十一晶体管的集电极、所述第八十二晶体管的基极以及所述第八十三晶体管的基极；

所述第十八电容的第二端连接至接地；

所述第八十一晶体管的发射极分别连接至所述第八十二晶体管的基极和所述第八十二晶体管的集电极；

所述第八十二晶体管的发射极连接至接地；

所述第八十三晶体管的集电极连接至电源电压，所述第八十三晶体管的发射极连接至所述第八电阻的第一端；所述第八电阻的第二端作为所述第一功率级偏置电路的输出端。

第二方面，本发明的实施例还提供了一种芯片，所述芯片包括如本发明的实施例提供上述的功率放大器。

与相关技术相比，本发明的功率放大器和芯片通过在电路设置单独工作在4G工作频率下的第一驱动级偏置电路、第一驱动级晶体管单元、第一功率级偏置电路以及第一功率级晶体管单元，还在电路设置单独工作在5G工作频率下的第二驱动级偏置电路、第二驱动级晶体管单元、第二功率级偏置电路以及第二功率级晶体管单元，再设置CMOS控制器、所述输入匹配电路和所述级间匹配电路、所述输出匹配电路。所述CMOS控制器根据接收的外部控制信号进行控制其他模块电路的工作状态，因此，本发明提供的所述功率放大器可单独工作于4G工作频率或5G工作频率，该电路结构简单，控制逻辑简单，使得电路的功耗低且易于不同的应用场景。因此，采用本发明的功率放大器和芯片可单独工作于4G工作频率或5G工作频率，且电路功耗低。

附图说明

下面结合附图详细说明本发明。通过结合以下附图所作的详细描述，本发明的上述或其他方面的内容将变得更清楚和更容易理解。附图中,

图1为相关技术的功率放大器的电路结构图；

图2为本发明实施例一的功率放大器的模块结构图；

图3为本发明实施例二的功率放大器的电路结构图；

图4为图3中的输入匹配电路的电路原理图；

图5为图4中的输入匹配电路的等效电路图；

图6为图3中的级间匹配电路的电路原理图；

图7为图6中的级间匹配电路的等效电路图；

图8为图3中的输出匹配电路的电路原理图；

图9为图8中的输出匹配电路的等效电路图。

具体实施方式

下面结合附图详细说明本发明的具体实施方式。

在此记载的具体实施方式/实施例为本发明的特定的具体实施方式，用于说明本发明的构思，均是解释性和示例性的，不应解释为对本发明实施方式及本发明范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本发明的保护范围之内。

(实施例一)

本发明提供一种功率放大器100。请参考图2所示，图2为本发明实施例一的功率放大器的模块结构图。

所述功率放大器100包括可工作在4G工作频率范围内的第一驱动级偏置电路3、第一驱动级晶体管单元2、第一功率级偏置电路7以及第一功率级晶体管单元8。

所述第一驱动级偏置电路3用于为所述第一驱动级晶体管单元2提供偏置电压。

所述第一功率级偏置电路7用于为所述第一功率级晶体管单元8提供偏置电压。

所述第一驱动级晶体管单元2和所述第一功率级晶体管单元8分别用于将外部输入的信号依次进行放大。

所述第一驱动级偏置电路3、所述第一驱动级晶体管单元2、所述第一功率级偏置电路7以及所述第一功率级晶体管单元8的电路模块设置可使得功率放大器100单独工作于4G工作频率。

所述功率放大器100还包括可在5G工作频率范围内的第二驱动级晶体管单元4、第二驱动级偏置电路5、第二功率级晶体管单元9以及第二功率级偏置电路10。

所述第二驱动级晶体管单元4用于在5G工作频率范围内将输入的信号进行放大。

所述第二驱动级偏置电路5用于为所述第二驱动级晶体管单元4提供偏置电压。

所述第二功率级晶体管单元9用于在5G工作频率范围内将输入的信号进行放大。

所述第二功率级偏置电路10用于为所述第二功率级晶体管单元9提供偏置电压。

所述第二驱动级晶体管单元4、所述第二驱动级偏置电路5、所述第二功率级晶体管单元9以及所述第二功率级偏置电路10的电路模块设置可使得所述功率放大器100单独工作于5G工作频率。

为了实现所述功率放大器100单独工作于4G工作频率或5G工作频率，所述功率放大器100还包括CMOS控制器12以及可在4G工作频率至5G工作频率范围内的输入匹配电路1、级间匹配电路6和输出匹配电路11。

所述输入匹配电路1用于匹配输入阻抗，且工作于4G至5G工作频率范围内。具体的，所述输入匹配电路1实现信号源输出阻抗与放大器输入阻抗之间的匹配，使功率放大器100获得最大的激励功率。

所述级间匹配电路6用于同时匹配所述第一驱动级偏置电路3输出阻抗和所述第二驱动级偏置电路5输出阻抗，且工作于4G至5G工作频率范围内。具体的，所述级间匹配电路6实现输出阻抗和功率级晶体管输入阻抗之间的匹配，使得功率级晶体管获得最大的功率。其中，驱动级晶体管包括所述第一驱动级晶体管单元2中的晶体管和所述第二功率级晶体管单元9中的晶体管，而功率级晶体管包括所述第一功率级晶体管单元8的晶体管和所述第二功率级晶体管单元9的晶体管。

所述输出匹配电路11用于输出信号至外部系统并与所述外部系统匹配输出阻抗，且工作于4G至5G工作频率范围内。所述输出匹配电路11实现将负载阻抗变换为功率放大器100最佳负载阻抗，以保证输出功率最大。

所述CMOS控制器12用于根据接收的外部控制信号分别控制所述输入匹配电路1、所述级间匹配电路6、所述输出匹配电路11、所述第一驱动级偏置电路3、所述第一功率级偏置电路7、所述第二驱动级偏置电路5以及所述第二功率级偏置电路10的工作状态，以使所述功率放大器单独工作于4G工作频率或5G工作频率。

所述功率放大器100的连接关系为：

所述输入匹配电路1的输入端作为所述功率放大器100的输入端INPUT。所述输入匹配电路1的输出端分别连接至所述第一驱动级晶体管单元2的输入端和所述第二驱动级晶体管单元4的输入端。

所述第一驱动级晶体管单元2的输出端分别连接至所述第二驱动级晶体管单元4的输出端以及所述级间匹配电路6的输入端。

所述级间匹配电路6的输出端分别连接至所述第一功率级晶体管单元8的输入端和所述第二功率级晶体管单元9的输入端。

所述第一功率级晶体管单元8的输出端分别连接至所述第二功率级晶体管单元9的输出端以及所述输出匹配电路11的输入端。

所述输出匹配电路11的输出端作为所述功率放大器100的输出端OUTPUT。

所述CMOS控制器12的输入端作为功率放大器100的控制信号输入端CON。所述CMOS控制器12的输出端分别连接至所述输入匹配电路1的控制端、所述级间匹配电路6的控制端、所述输出匹配电路11的控制端、所述第一驱动级偏置电路3的控制端、所述第一功率级偏置电路7的控制端、所述第二驱动级偏置电路5的控制端以及所述第二功率级偏置电路10的控制端。

由所述功率放大器100的电路通过所述CMOS控制器12控制其输出的控制信号SCMOS，使得其他电路模块可以根据该控制信号SCMOS实现单独工作于4G工作频率或5G工作频率。

所述功率放大器100在4G信号下，在不需要很大功率的情况下，可以关闭5G相关电路，即5G相关电路包括在5G工作频率范围内的所述第二驱动级晶体管单元4、所述第二驱动级偏置电路5、所述第二功率级晶体管单元9以及所述第二功率级偏置电路10，仅仅使用4G的电路即可满足通信要求，而且可以减小不必要的功耗，4G的电路包括在4G工作频率范围内的第一驱动级偏置电路3、第一驱动级晶体管单元2、第一功率级偏置电路7以及第一功率级晶体管单元8。

所述功率放大器100在5G信号下要求的信号功率比4G信号下的功率往往要大许多，所以需要更多的功率级晶体管来输出更高的功率。同时需要更强的驱动能力，所以需要介入所述第二驱动级晶体管单元4和所述第二功率级晶体管单元9来增强电路的功率，与此同时，晶体管数量的变化会引起输入输出阻抗的变化，所以需要通过可在4G工作频率至5G工作频率范围内的输入匹配电路1、级间匹配电路6和输出匹配电路11来优化输入阻抗，级间阻抗和输出阻抗来达到输出功率和性能的最优化。

(实施例二)

实施例二为实施例一功率放大器100的一种具体电路实现方式。

请同时参考图3-9所示，其中，图3为本发明实施例二的功率放大器100的电路结构图。

请参考图4所示，图4为图3中的输入匹配电路1的电路原理图。具体的，所述输入匹配电路1包括第一电容C1、第十四电容C14、第一电感L1、第十三电感L13、第七开关S7以及第八开关S8。

所述输入匹配电路1的电路连接关系为：

所述第一电容C1的第一端作为所述输入匹配电路1的输入端，且所述第一电容C1的第一端分别连接至所述第一电感L1的第一端和所述第七开关S7的第一端。所述第一电感L1的第二端连接至接地。

所述第一电容C1的第二端作为所述输入匹配电路1的输出端，且所述第一电容C1的第二端连接至所述第八开关S8的第一端。

所述第七开关S7的第二端分别连接至所述第十四电容C14的第一端和所述第十三电感L13的第一端，所述第十三电感L13的第二端连接至接地。

所述第十四电容C14的第二端连接至所述第八开关S8的第二端。

所述第七开关S7的第三端作为所述输入匹配电路1的控制端，且所述第七开关S7的第三端连接至所述第八开关S8的第三端。

所述输入匹配电路1的电路原理为：

第一电容C1、第十四电容C14、第一电感L1、第十三电感L13、第七开关S7以及第八开关S8。

第一电容C1和第一电感L1组成4G的LC电路结构。第十四电容C14和第十三电感L13组成5G的LC电路结构。

请参考图5所示，图5为图4中的输入匹配电路1的等效电路图。所述输入匹配电路1可实现4G工作频率电路和5G工作频率电路的切换。所述输入匹配电路1通过第七开关S7和第八开关S8在控制信号SCMOS实现5G的输入匹配后的等效电路。具体为：可以分别通过所述第十三电感L13和所述第十四电容C14的值来改变等效电路的第十四电感L14和第十五电容C15的值，从而实现4G的输入匹配和5G的输入匹配的转换。

所述第一驱动级晶体管单元2包括并联设置的第一十一晶体管Q11、第一十二晶体管Q12和第一十三晶体管Q13。本实施例二中，所述第一十一晶体管Q11、所述第一十二晶体管Q12和所述第一十三晶体管Q13均为NPN管。

所述第一驱动级晶体管单元2的电路连接关系为：

所述第一十一晶体管Q11的基极作为所述第一驱动级晶体管单元2的输入端，且所述第一十一晶体管Q11的基极分别连接至所述第一十二晶体管Q12的基极和所述第一十三晶体管Q13的基极。

所述第一十一晶体管Q11的集电极作为所述第一驱动级晶体管单元2的输入端，且所述第一十一晶体管Q11的集电极分别连接至所述第一十二晶体管Q12的集电极和所述第一十三晶体管Q13的集电极。

所述第一十一晶体管Q11的发射极、所述第一十二晶体管Q12的发射极和所述第一十三晶体管Q13的发射极均连接至接地。

所述第一驱动级偏置电路3包括第一电阻R1、第二电阻R2、第十五电容C15、第五十一晶体管Q51、第五十二晶体管Q52以及第五十三晶体管Q53。本实施例二中，所述第五十一晶体管Q51、所述第五十二晶体管Q52以及所述第五十三晶体管Q53均为NPN管。

所述第一驱动级偏置电路3的电路连接关系为：

所述第一电阻R1的第一端作为所述第一驱动级偏置电路3的输入端，且所述第一电阻R1的第一端分别连接至所述第十五电容C15的第一端、所述第五十一晶体管Q51的基极、所述第五十一晶体管Q51的集电极、所述第五十二晶体管Q52的基极以及所述第五十三晶体管Q53的基极。

所述第十五电容C15的第二端连接至接地。

所述第五十一晶体管Q51的发射极分别连接至所述第五十二晶体管Q52的基极和所述第五十二晶体管Q52的集电极。

所述第五十二晶体管Q52的发射极连接至接地。

所述第五十三晶体管Q53的集电极连接至电源电压VCC，所述第五十三晶体管Q53的发射极连接至所述第二电阻R2的第一端。所述第二电阻R2的第二端作为所述第一驱动级偏置电路3的输出端。

所述第二驱动级晶体管单元4包括并联设置的第三十一晶体管Q31和第三十二晶体管Q32。本实施例二中，所述第三十一晶体管Q31和所述第三十二晶体管Q32均为NPN管。

所述第二驱动级晶体管单元4的电路连接关系为：

所述第三十一晶体管Q31的基极作为所述第二驱动级晶体管单元4的输入端，且所述第三十一晶体管Q31的基极连接至所述第三十二晶体管Q32的基极。

所述第三十一晶体管Q31的集电极作为所述第二驱动级晶体管单元4的输入端，且所述第三十一晶体管Q31的集电极连接至所述第三十二晶体管Q32的集电极。

所述第三十一晶体管Q31的发射极和所述第三十二晶体管Q32的发射极均连接至接地。

所述第二驱动级偏置电路5包括第三电阻R3、第四电阻R4、第十六电容C16、第六十一晶体管Q61、第六十二晶体管Q62以及第六十三晶体管Q63。本实施例二中，所述第六十一晶体管Q61、所述第六十二晶体管Q62以及所述第六十三晶体管Q63均为NPN管。

所述第二驱动级偏置电路5的电路连接关系为：

所述第三电阻R3的第一端作为所述第二驱动级偏置电路5的输入端，且所述第三电阻R3的第一端分别连接至所述第十六电容C16的第一端、所述第六十一晶体管Q61的基极、所述第六十一晶体管Q61的集电极、所述第六十二晶体管Q62的基极以及所述第六十三晶体管Q63的基极。

所述第十六电容C16的第二端连接至接地。

所述第六十一晶体管Q61的发射极分别连接至所述第六十二晶体管Q62的基极和所述第六十二晶体管Q62的集电极。

所述第六十二晶体管Q62的发射极连接至接地。

所述第六十三晶体管Q63的集电极连接至电源电压VCC，所述第六十三晶体管Q63的发射极连接至所述第四电阻R4的第一端。所述第四电阻R4的第二端作为所述第二驱动级偏置电路5的输出端。

所述功率放大器100还包括第五电感L5。所述第五电感L5作为扼流电感，并且还用于与所述级间匹配电路6配合实现阻抗匹配。

所述第五电感L5在所述功率放大器100的电路中的连接关系为：

所述第二驱动级晶体管单元4的输出端还连接至所述第五电感L5的第一端。

所述第五电感L5的第二端连接至电源电压VCC。

请参考图6所示，图6为图3中的级间匹配电路6的电路原理图。具体的，所述级间匹配电路6包括第二电容C2、第三电容C3、第十电容C10、第十一电容C11、第二电感L2、第十一电感L11、第四开关S4、第五开关S5以及第六开关S6。

所述级间匹配电路6的电路连接关系为：

所述第二电容C2的第一端作为所述级间匹配电路6的输入端，且所述第二电容C2的第一端连接至所述第四开关S4的第一端。

所述第二电容C2的第二端分别连接至所述第五开关S5的第一端、所述第三电容C3的第一端和所述第二电感L2的第一端。所述第二电感L2的第二端连接至接地。

所述第三电容C3的第二端作为所述级间匹配电路6的输出端，且所述第三电容C3的第二端连接至所述第六开关S6的第一端。

所述第四开关S4的第二端连接至所述第十电容C10的第一端。

所述第十电容C10的第二端分别连接至所述第五开关S5的第二端、所述第十一电感L11的第一端以及所述第十一电容C11的第一端。所述第十一电感L11的第二端连接至接地。

所述第十一电容C11的第二端连接至所述第六开关S6的第二端。

所述第四开关S4的第三端作为所述级间匹配电路6的控制端，且所述第四开关S4的第三端分别连接至所述第五开关S5的第三端和所述第六开关S6的第三端。

所述级间匹配电路6的电路原理为：

第二电容C2、第三电容C3和第二电感L2组成4G的级间匹配电路结构。具体的，由所述第五电感L5、第二电容C2、第二电感L2以及第三电容C3组成的LCLC级间匹配电路结构。

第十电容C10、第十一电容C11和第十一电感L11组成5G的级间匹配电路结构。

请参考图7所示，图7为图6中的级间匹配电路6的等效电路图。级间匹配电路6可以通过第四开关S4、第五开关S5以及第六开关S6在控制信号SCMOS实现5G的级间匹配后的等效电路。具体为通过第十电容C10、第十一电感、第十一电容C11的、值来改变等效电路的第十二电容C12、第十二电感L12、第十三电容C13的值，从而实现4G的级间匹配和5G的级间匹配的转换。

所述第一功率级偏置电路7包括第五电阻R5、第七电阻R7、第十七电容C17、第七十一晶体管Q71、第七十二晶体管Q72以及第七十三晶体管Q73。本实施例二中，所述第七十一晶体管Q71、所述第七十二晶体管Q72以及所述第七十三晶体管Q73均为NPN管。

所述第一功率级偏置电路7的电路连接关系为：

所述第五电阻R5的第一端作为所述第一功率级偏置电路7的输入端，且所述第五电阻R5的第一端分别连接至所述第十七电容C17的第一端、所述第七十一晶体管Q71的基极、所述第七十一晶体管Q71的集电极、所述第七十二晶体管Q72的基极以及所述第七十三晶体管Q73的基极。

所述第十七电容C17的第二端连接至接地。

所述第七十一晶体管Q71的发射极分别连接至所述第七十二晶体管Q72的基极和所述第七十二晶体管Q72的集电极。

所述第七十二晶体管Q72的发射极连接至接地。

所述第七十三晶体管Q73的集电极连接至电源电压VCC，所述第七十三晶体管Q73的发射极连接至所述第七电阻R7的第一端。所述第七电阻R7的第二端作为所述第一功率级偏置电路7的输出端。

所述第一功率级晶体管单元8包括并联设置的第二十一晶体管Q21、第二十二晶体管Q22和第二十三晶体管Q23。本实施例二中，所述第二十一晶体管Q21、所述第二十二晶体管Q22和所述第二十三晶体管Q23均为NPN管。

所述第一功率级晶体管单元8的电路连接关系为：

所述第二十一晶体管Q21的基极作为所述第一功率级晶体管单元8的输入端，且所述第二十一晶体管Q21的基极分别连接至所述第二十二晶体管Q22的基极和所述第二十三晶体管Q23的基极。

所述第二十一晶体管Q21的集电极作为所述第一功率级晶体管单元8的输入端，且所述第二十一晶体管Q21的集电极分别连接至所述第二十二晶体管Q22的集电极和所述第二十三晶体管Q23的集电极。

所述第二十一晶体管Q21的发射极、所述第二十二晶体管Q22的发射极和所述第二十三晶体管Q23的发射极均连接至接地。

所述第二功率级晶体管单元9包括并联设置的第四十一晶体管Q41和第四十二晶体管Q42。本实施例二中，所述第四十一晶体管Q41和所述第四十二晶体管Q42均为NPN管。

所述第二功率级晶体管单元9的电路连接关系为：

所述第四十一晶体管Q41的基极作为所述第二功率级晶体管单元9的输入端，且所述第四十一晶体管Q41的基极连接至所述第四十二晶体管Q42的基极。

所述第四十一晶体管Q41的集电极作为所述第二功率级晶体管单元9的输入端，且所述第四十一晶体管Q41的集电极连接至所述第四十二晶体管Q42的集电极。

所述第四十一晶体管Q41的发射极和所述第四十二晶体管Q42的发射极均连接至接地。

所述功率放大器100还包括第六电感L6。

所述第六电感L6用作为扼流电感。

所述第六电感L6在所述功率放大器100的电路中的连接关系为：

所述第二功率级晶体管单元9的输出端还连接至所述第六电感L6的第一端，所述第六电感L6的第二端连接至电源电压VCC。

所述第二功率级偏置电路10包括第六电阻R6、第八电阻R8、第十八电容C18、第八十一晶体管Q81、第八十二晶体管Q82以及第八十三晶体管Q83。本实施例二中，所述第八十一晶体管Q81、所述第八十二晶体管Q82以及所述第八十三晶体管Q83均为NPN管。

所述第二功率级偏置电路10的电路连接关系为：

所述第六电阻R6的第一端作为所述第一功率级偏置电路7的输入端，且所述第六电阻R6的第一端分别连接至所述第十八电容C18的第一端、所述第八十一晶体管Q81的基极、所述第八十一晶体管Q81的集电极、所述第八十二晶体管Q82的基极以及所述第八十三晶体管Q83的基极。

所述第十八电容C18的第二端连接至接地。

所述第八十一晶体管Q81的发射极分别连接至所述第八十二晶体管Q82的基极和所述第八十二晶体管Q82的集电极。

所述第八十二晶体管Q82的发射极连接至接地。

所述第八十三晶体管Q83的集电极连接至电源电压VCC，所述第八十三晶体管Q83的发射极连接至所述第八电阻R8的第一端。所述第八电阻R8的第二端作为所述第一功率级偏置电路7的输出端。

请参考图8所示，图8为图3中的输出匹配电路11的电路原理图。具体的，所述输出匹配电路11包括第四电容C4、第五电容C5、第六电容C6、第七电容C7、第三电感L3、第四电感L4、第七电感L7、第八电感L8、第一开关S1、第二开关S2以及第三开关S3。

所述输出匹配电路11的电路连接关系为：

所述第四电容C4的第一端作为所述输出匹配电路11的输入端，且所述第四电容C4的第一端连接至所述第一开关S1的第一端。

所述第四电容C4的第二端分别连接至所述第二开关S2的第一端、所述第三电感L3的第一端和所述第四电感L4的第一端。所述第三电感L3的第二端连接至接地。

所述第四电感L4的第二端作为所述输出匹配电路11的输出端，且所述第四电感L4的第二端分别连接至所述第五电容C5的第一端和所述第三开关S3的第一端。所述第五电容C5的连接至接地。

所述第一开关S1的第二端连接至所述第六电容C6的第一端。

所述第六电容C6的第二端分别连接至所述第二开关S2的第二端、所述第七电感L7的第一端和所述第八电感L8的第一端。所述第七电感L7的第二端连接至接地。

所述第八电感L8的第二端分别连接至所第七电容C7的第一端和所述第三开关S3的第二端。所述第七电容C7的第二端连接至接地。

所述第一开关S1的第三端作为所述输出匹配电路11的控制端，且所述第一开关S1的第三端分别连接至所述第二开关S2的第三端和所述第三开关S3的第三端。

所述输出匹配电路11的电路原理为：

所述第四电容C4、所述第五电容C5、所述第三电感L3以及所述第四电感L4组成4G的输出匹配电路结构。其中，输出匹配是由所述第四电容C4、所述第三电感L3、所述第四电感L4以及所述第五电容C5组成的CLLC输出匹配电路结构。

所述第六电容C6、所述第七电容C7、所述第七电感L7以及所述第八电感L8组成5G的输出匹配电路结构。其中，所述第六电容C6、所述第七电感L7、所述第八电感L8以及所述第七电容C7组成的CLLC输出匹配电路结构。

请参考图9所示，图9为图8中的输出匹配电路11的等效电路图。通过所述第一开关S1、所述第二开关S2以及所述第三开关S3在控制信号SCMOS实现5G的输出匹配后的等效电路，可以通过所述第六电容C6、所述第七电感L7、所述第八电感L8以及所述第七电容C7的值来改变等效电路中的第八电容C8、第九电感L9、第十电感L10以及第九电容C9的值，从而实现4G的输出匹配和5G的输出匹配的转换。

所述CMOS控制器12可为数字逻辑电路或模拟电路，本实施例二中，所述CMOS控制器12为数字逻辑电路。

所述功率放大器100在4G信号下，在不需要很大功率的情况下，通过所述CMOS控制器12可以关闭5G工作频率范围内的所述第二驱动级晶体管单元4、所述第二驱动级偏置电路5、所述第二功率级晶体管单元9以及所述第二功率级偏置电路10。从而通过4G工作频率范围内的第一驱动级偏置电路3、第一驱动级晶体管单元2、第一功率级偏置电路7以及第一功率级晶体管单元8满足4G通信要求，从而达到功耗小。

所述功率放大器100在5G信号通过所述CMOS控制器12将所述第二驱动级晶体管单元4和所述第二功率级晶体管单元9开启使用，从而达到增强所述功率放大器100的功率。另外，所述功率放大器100通过所述CMOS控制器12将4G工作频率至5G工作频率范围内的输入匹配电路1、级间匹配电路6和输出匹配电路11开启使用，从而达到优化输入阻抗，级间阻抗和输出阻抗来达到输出功率和性能的最优化。

需要指出的是，本发明采用的相关电路、电阻、电容、电感、开关及晶体管均为本领域常用的电路、元器件，对应的具体的指标和参数根据实际应用进行调整，在此，不作详细赘述。

(实施例三)

本发明的实施例还提供一种芯片。所述芯片包括所述功率放大器100。实施例三的所述芯片可应用实施例一或实施例二的所述功率放大器100。

因为所述芯片具有所述功率放大器100，使得所述芯片可单独工作于4G工作频率或5G工作频率，且电路功耗低。

与相关技术相比，本发明的功率放大器和芯片通过在电路设置单独工作在4G工作频率下的第一驱动级偏置电路、第一驱动级晶体管单元、第一功率级偏置电路以及第一功率级晶体管单元，还在电路设置单独工作在5G工作频率下的第二驱动级偏置电路、第二驱动级晶体管单元、第二功率级偏置电路以及第二功率级晶体管单元，再设置CMOS控制器、所述输入匹配电路和所述级间匹配电路、所述输出匹配电路。所述CMOS控制器根据接收的外部控制信号进行控制其他模块电路的工作状态，因此，本发明提供的所述功率放大器可单独工作于4G工作频率或5G工作频率，该电路结构简单，控制逻辑简单，使得电路的功耗低且易于不同的应用场景。因此，采用本发明的功率放大器和芯片可单独工作于4G工作频率或5G工作频率，且电路功耗低。

需要说明的是，以上参照附图所描述的各个实施例仅用以说明本发明而非限制本发明的范围，本领域的普通技术人员应当理解，在不脱离本发明的精神和范围的前提下对本发明进行的修改或者等同替换，均应涵盖在本发明的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。

Claims (10)

1.一种功率放大器，其包括可工作在4G工作频率范围内的第一驱动级偏置电路、第一驱动级晶体管单元、第一功率级偏置电路以及第一功率级晶体管单元，所述第一驱动级偏置电路用于为所述第一驱动级晶体管单元提供偏置电压，所述第一功率级偏置电路用于为所述第一功率级晶体管单元提供偏置电压，所述第一驱动级晶体管单元和所述第一功率级晶体管单元分别用于将外部输入的信号依次进行放大；其特征在于，所述功率放大器还包括：

输入匹配电路，用于匹配输入阻抗，且工作于4G至5G工作频率范围内；

第二驱动级晶体管单元，用于在5G工作频率范围内将输入的信号进行放大；

第二驱动级偏置电路，用于为所述第二驱动级晶体管单元提供偏置电压；

级间匹配电路，用于同时匹配所述第一驱动级偏置电路输出阻抗和所述第二驱动级偏置电路输出阻抗，且工作于4G至5G工作频率范围内；

第二功率级晶体管单元，用于在5G工作频率范围内将输入的信号进行放大；

第二功率级偏置电路，用于为所述第二功率级晶体管单元提供偏置电压；

输出匹配电路，用于输出信号至外部系统并与所述外部系统匹配输出阻抗，且工作于4G至5G工作频率范围内；以及，

CMOS控制器，用于根据接收的外部控制信号分别控制所述输入匹配电路、所述级间匹配电路、所述输出匹配电路、所述第一驱动级偏置电路、所述第一功率级偏置电路、所述第二驱动级偏置电路以及所述第二功率级偏置电路的工作状态，以使所述功率放大器单独工作于4G工作频率或5G工作频率；

所述输入匹配电路的输入端作为所述功率放大器的输入端，所述输入匹配电路的输出端分别连接至所述第一驱动级晶体管单元的输入端和所述第二驱动级晶体管单元的输入端；

所述第一驱动级晶体管单元的输出端分别连接至所述第二驱动级晶体管单元的输出端以及所述级间匹配电路的输入端；

所述级间匹配电路的输出端分别连接至所述第一功率级晶体管单元的输入端和所述第二功率级晶体管单元的输入端；

所述第一功率级晶体管单元的输出端分别连接至所述第二功率级晶体管单元的输出端以及所述输出匹配电路的输入端；

所述输出匹配电路的输出端作为所述功率放大器的输出端；

所述CMOS控制器的输入端作为所述功率放大器的控制信号输入端；所述CMOS控制器的输出端分别连接至所述输入匹配电路的控制端、所述级间匹配电路的控制端、所述输出匹配电路的控制端、所述第一驱动级偏置电路的控制端、所述第一功率级偏置电路的控制端、所述第二驱动级偏置电路的控制端以及所述第二功率级偏置电路的控制端。

2.根据权利要求1所述的功率放大器，其特征在于，所述输入匹配电路包括第一电容、第十四电容、第一电感、第十三电感、第七开关以及第八开关，

所述第一电容的第一端作为所述输入匹配电路的输入端，且所述第一电容的第一端分别连接至所述第一电感的第一端和所述第七开关的第一端；所述第一电感的第二端连接至接地；

所述第一电容的第二端作为所述输入匹配电路的输出端，且所述第一电容的第二端连接至所述第八开关的第一端；

所述第七开关的第二端分别连接至所述第十四电容的第一端和所述第十三电感的第一端，所述第十三电感的第二端连接至接地；

所述第十四电容的第二端连接至所述第八开关的第二端；

所述第七开关的第三端作为所述输入匹配电路的控制端，且所述第七开关的第三端连接至所述第八开关的第三端。

3.根据权利要求1所述的功率放大器，其特征在于，所述级间匹配电路包括第二电容、第三电容、第十电容、第十一电容、第二电感、第十一电感、第四开关、第五开关以及第六开关，

所述第二电容的第一端作为所述级间匹配电路的输入端，且所述第二电容的第一端连接至所述第四开关的第一端；

所述第二电容的第二端分别连接至所述第五开关的第一端、所述第三电容的第一端和所述第二电感的第一端；所述第二电感的第二端连接至接地；

所述第三电容的第二端作为所述级间匹配电路的输出端，且所述第三电容的第二端连接至所述第六开关的第一端；

所述第四开关的第二端连接至所述第十电容的第一端；

所述第十电容的第二端分别连接至所述第五开关的第二端、所述第十一电感的第一端以及所述第十一电容的第一端；所述第十一电感的第二端连接至接地；

所述第十一电容的第二端连接至所述第六开关的第二端；

所述第四开关的第三端作为所述级间匹配电路的控制端，且所述第四开关的第三端分别连接至所述第五开关的第三端和所述第六开关的第三端。

4.根据权利要求1所述的功率放大器，其特征在于，所述输出匹配电路包括第四电容、第五电容、第六电容、第七电容、第三电感、第四电感、第七电感、第八电感、第一开关、第二开关以及第三开关，

所述第四电容的第一端作为所述输出匹配电路的输入端，且所述第四电容的第一端连接至所述第一开关的第一端；

所述第四电容的第二端分别连接至所述第二开关的第一端、所述第三电感的第一端和所述第四电感的第一端；所述第三电感的第二端连接至接地；

所述第四电感的第二端作为所述输出匹配电路的输出端，且所述第四电感的第二端分别连接至所述第五电容的第一端和所述第三开关的第一端；所述第五电容的连接至接地；

所述第一开关的第二端连接至所述第六电容的第一端；

所述第六电容的第二端分别连接至所述第二开关的第二端、所述第七电感的第一端和所述第八电感的第一端；所述第七电感的第二端连接至接地；

所述第八电感的第二端分别连接至所第七电容的第一端和所述第三开关的第二端；所述第七电容的第二端连接至接地；

所述第一开关的第三端作为所述输出匹配电路的控制端，且所述第一开关的第三端分别连接至所述第二开关的第三端和所述第三开关的第三端。

5.根据权利要求1所述的功率放大器，其特征在于，所述第二驱动级晶体管单元包括并联设置的第三十一晶体管和第三十二晶体管，

所述第三十一晶体管的基极作为所述第二驱动级晶体管单元的输入端，且所述第三十一晶体管的基极连接至所述第三十二晶体管的基极；

所述第三十一晶体管的集电极作为所述第二驱动级晶体管单元的输入端，且所述第三十一晶体管的集电极连接至所述第三十二晶体管的集电极；

所述第三十一晶体管的发射极和所述第三十二晶体管的发射极均连接至接地；

所述功率放大器还包括第五电感；所述第二驱动级晶体管单元的输出端还连接至所述第五电感的第一端，所述第五电感的第二端连接至电源电压。

6.根据权利要求5所述的功率放大器，其特征在于，所述第一驱动级晶体管单元包括并联设置的第一十一晶体管、第一十二晶体管和第一十三晶体管，

所述第一十一晶体管的基极作为所述第一驱动级晶体管单元的输入端，且所述第一十一晶体管的基极分别连接至所述第一十二晶体管的基极和所述第一十三晶体管的基极；

所述第一十一晶体管的集电极作为所述第一驱动级晶体管单元的输入端，且所述第一十一晶体管的集电极分别连接至所述第一十二晶体管的集电极和所述第一十三晶体管的集电极；

所述第一十一晶体管的发射极、所述第一十二晶体管的发射极和所述第一十三晶体管的发射极均连接至接地。

7.根据权利要求1所述的功率放大器，其特征在于，

所述第二功率级晶体管单元包括并联设置的第四十一晶体管和第四十二晶体管，

所述第四十一晶体管的基极作为所述第二功率级晶体管单元的输入端，且所述第四十一晶体管的基极连接至所述第四十二晶体管的基极；

所述第四十一晶体管的集电极作为所述第二功率级晶体管单元的输入端，且所述第四十一晶体管的集电极连接至所述第四十二晶体管的集电极；

所述第四十一晶体管的发射极和所述第四十二晶体管的发射极均连接至接地；

所述功率放大器还包括第六电感；所述第二功率级晶体管单元的输出端还连接至所述第六电感的第一端，所述第六电感的第二端连接至电源电压。

8.根据权利要求5所述的功率放大器，其特征在于，所述第一功率级晶体管单元包括并联设置的第二十一晶体管、第二十二晶体管和第二十三晶体管，

所述第二十一晶体管的基极作为所述第一功率级晶体管单元的输入端，且所述第二十一晶体管的基极分别连接至所述第二十二晶体管的基极和所述第二十三晶体管的基极；

所述第二十一晶体管的集电极作为所述第一功率级晶体管单元的输入端，且所述第二十一晶体管的集电极分别连接至所述第二十二晶体管的集电极和所述第二十三晶体管的集电极；

所述第二十一晶体管的发射极、所述第二十二晶体管的发射极和所述第二十三晶体管的发射极均连接至接地。

9.根据权利要求1所述的功率放大器，其特征在于，所述第一驱动级偏置电路包括第一电阻、第二电阻、第十五电容、第五十一晶体管、第五十二晶体管以及第五十三晶体管，

所述第一电阻的第一端作为所述第一驱动级偏置电路的输入端，且所述第一电阻的第一端分别连接至所述第十五电容的第一端、所述第五十一晶体管的基极、所述第五十一晶体管的集电极、所述第五十二晶体管的基极以及所述第五十三晶体管的基极；

所述第十五电容的第二端连接至接地；

所述第五十一晶体管的发射极分别连接至所述第五十二晶体管的基极和所述第五十二晶体管的集电极；

所述第五十二晶体管的发射极连接至接地；

所述第五十三晶体管的集电极连接至电源电压，所述第五十三晶体管的发射极连接至所述第二电阻的第一端；所述第二电阻的第二端作为所述第一驱动级偏置电路的输出端；

所述第二驱动级偏置电路包括第三电阻、第四电阻、第十六电容、第六十一晶体管、第六十二晶体管以及第六十三晶体管，

所述第三电阻的第一端作为所述第二驱动级偏置电路的输入端，且所述第三电阻的第一端分别连接至所述第十六电容的第一端、所述第六十一晶体管的基极、所述第六十一晶体管的集电极、所述第六十二晶体管的基极以及所述第六十三晶体管的基极；

所述第十六电容的第二端连接至接地；

所述第六十一晶体管的发射极分别连接至所述第六十二晶体管的基极和所述第六十二晶体管的集电极；

所述第六十二晶体管的发射极连接至接地；

所述第六十三晶体管的集电极连接至电源电压，所述第六十三晶体管的发射极连接至所述第四电阻的第一端；所述第四电阻的第二端作为所述第二驱动级偏置电路的输出端；

所述第一功率级偏置电路包括第五电阻、第七电阻、第十七电容、第七十一晶体管、第七十二晶体管以及第七十三晶体管，

所述第五电阻的第一端作为所述第一功率级偏置电路的输入端，且所述第五电阻的第一端分别连接至所述第十七电容的第一端、所述第七十一晶体管的基极、所述第七十一晶体管的集电极、所述第七十二晶体管的基极以及所述第七十三晶体管的基极；

所述第十七电容的第二端连接至接地；

所述第七十一晶体管的发射极分别连接至所述第七十二晶体管的基极和所述第七十二晶体管的集电极；

所述第七十二晶体管的发射极连接至接地；

所述第七十三晶体管的集电极连接至电源电压，所述第七十三晶体管的发射极连接至所述第七电阻的第一端；所述第七电阻的第二端作为所述第一功率级偏置电路的输出端；

所述第二功率级偏置电路包括第六电阻、第八电阻、第十八电容、第八十一晶体管、第八十二晶体管以及第八十三晶体管，

所述第六电阻的第一端作为所述第一功率级偏置电路的输入端，且所述第六电阻的第一端分别连接至所述第十八电容的第一端、所述第八十一晶体管的基极、所述第八十一晶体管的集电极、所述第八十二晶体管的基极以及所述第八十三晶体管的基极；

所述第十八电容的第二端连接至接地；

所述第八十一晶体管的发射极分别连接至所述第八十二晶体管的基极和所述第八十二晶体管的集电极；

所述第八十二晶体管的发射极连接至接地；

所述第八十三晶体管的集电极连接至电源电压，所述第八十三晶体管的发射极连接至所述第八电阻的第一端；所述第八电阻的第二端作为所述第一功率级偏置电路的输出端。

10.一种芯片，其特征在于，所述芯片包括如权利要求1-9中任意一项所述的功率放大器。

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