CN114968843A - 一种基于串联方式的芯片组件的地址分配方法及系统 - Google Patents
一种基于串联方式的芯片组件的地址分配方法及系统 Download PDFInfo
- Publication number
- CN114968843A CN114968843A CN202210535936.9A CN202210535936A CN114968843A CN 114968843 A CN114968843 A CN 114968843A CN 202210535936 A CN202210535936 A CN 202210535936A CN 114968843 A CN114968843 A CN 114968843A
- Authority
- CN
- China
- Prior art keywords
- address
- chip
- slave
- configuration command
- command frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
本发明公开了一种基于串联方式的芯片组件的地址分配方法及系统，方法包括：向芯片组件发送地址分配指令，其中，芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，利用本发明实施例，它能够通过串联方式进行芯片地址分配，实现整个芯片组件地址的自动分配，可以降低硬件的复杂度。
Description
技术领域
本发明属于芯片控制技术领域，特别是一种基于串联方式的芯片组件的地址分配方法及系统。
背景技术
对于一个复杂的芯片通信系统来说，其通常可以由一个控制芯片和众多的从芯片组成。在该系统中，控制芯片负责控制各个从芯片，即通过一个控制芯片直接控制各个从芯片，且各个从芯片相互独立。
现有技术中，通过主控芯片分发地址给各个从芯片，各个从芯片接收地址数据，并返回分配地址给控制芯片以验证分配结果，由于控制芯片分发地址给各个从芯片，导致芯片间的连线太多、增加了芯片管脚，也增加了系统设计复杂度，因此对复杂的芯片通信系统的可靠性造成一定的影响，这是一个亟待解决的问题。
发明内容
本发明的目的是提供一种基于串联方式的芯片组件的地址分配方法及系统，以解决现有技术中的不足，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
本申请的一个实施例提供了一种基于串联方式的芯片组件的地址分配方法，所述方法包括：
向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
可选的，所述向芯片组件发送地址分配指令之前，所述方法包括：
将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上；
获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
可选的，所述地址分配指令包括：读取地址操作指令、解析地址操作指令以及标志信息指令，所述根据所述地址空间将所述地址分配指令打包为地址配置命令帧，包括：
将所述读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于所述地址配置命令帧地址域中；
将所述标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。
可选的，所述向芯片组件发送地址分配指令，包括：
将所述地址配置命令帧发送给所述芯片组件，并根据所述地址配置命令帧中的地址分配指令对所述芯片组件进行操作。
可选的，所述主控芯片接收所述地址分配指令，依次为所述从芯片分配芯片地址，包括：
主控芯片接收所述地址分配指令并设置一发送端口，且所述地址分配指令中包含的地址配置命令帧通过所述一发送端口向第一从芯片发送；
第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，并根据收到的地址配置命令帧更新并设置所述第一从芯片当前地址信息；
设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，所述第二从芯片接收地址配置命令帧后设置地址信息，依次操作直到完成所述芯片组件中所有芯片的地址分配。
可选的，所述从芯片包括地址处理单元，所述设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，包括：
第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，通过所述地址处理单元，更新地址配置命令帧，并从所述第一从芯片的下行数据发送端口向第二从芯片发送更新后的地址配置命令帧，其中，更新地址配置命令帧包括更新地址配置命令帧中地址信息的偏移量。
本申请的又一实施例提供了一种基于串联方式的芯片组件的地址分配系统，所述系统包括：
发送模块，用于向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
接收模块，用于主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
可选的，所述系统还包括：
存储模块，用于将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上；
获取模块，用于获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
可选的，所述获取模块，包括：
第一转换单元，用于将所述读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于所述地址配置命令帧地址域中；
第二转换单元，用于将所述标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。
可选的，所述发送模块，包括：
发送单元，用于将所述地址配置命令帧发送给所述芯片组件，并根据所述地址配置命令帧中的地址分配指令对所述芯片组件进行操作。
可选的，所述接收模块，包括：
第一接收单元，用于主控芯片接收所述地址分配指令并设置一发送端口，且所述地址分配指令中包含的地址配置命令帧通过所述一发送端口向第一从芯片发送；
第二接收单元，用于第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，并根据收到的地址配置命令帧更新并设置所述第一从芯片当前地址信息；
设置单元，用于设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，所述第二从芯片接收地址配置命令帧后设置地址信息，依次操作直到完成所述芯片组件中所有芯片的地址分配。
可选的，所述设置单元，包括：
更新子单元，用于第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，通过所述地址处理单元，更新地址配置命令帧，并从所述第一从芯片的下行数据发送端口向第二从芯片发送更新后的地址配置命令帧，其中，更新地址配置命令帧包括更新地址配置命令帧中地址信息的偏移量。
本申请的又一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中所述的方法。
本申请的又一实施例提供了一种电子设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中所述的方法。
与现有技术相比，本发明首先向芯片组件发送地址分配指令，其中芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
附图说明
图1为本发明实施例提供的一种基于串联方式的芯片组件的地址分配方法的计算机终端的硬件结构框图；
图2为本发明实施例提供的一种基于串联方式的芯片组件的地址分配方法的流程示意图；
图3为本发明实施例提供的一种基于串联方式的芯片组件的地址分配应用示意图；
图4为本发明实施例提供的一种基于串联方式的芯片组件的地址分配系统的结构示意图。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明实施例首先提供了一种基于串联方式的芯片组件的地址分配方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、平板等。
下面以运行在计算机终端上为例对其进行详细说明。图1为本发明实施例提供的一种基于串联方式的芯片组件的地址分配方法的计算机终端的硬件结构框图。如图1所示，计算机终端可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储数据的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。
存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的基于串联方式的芯片组件的地址分配方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。
一个串联芯片通信系统往往是由一个主控制芯片和众多的从芯片组成一个系统，其中从芯片的数量仅代表多个，不具有限定运算芯片个数的作用。串联芯片通信系统中通常用串行接口互连(如UART协议)，由于其连接电路简单、可靠性高被广泛应用板级或板内芯片之间互联。串行接口通信方式通常只支持点对点方式，如要一对多的主从通信方式，则需将各从芯片的串行接口数据先进行从上级芯片接收输入再输出到下一级，此方式还需要单独分配一个唯一的芯片地址给每个从芯片，对芯片设置地址通常方法是在芯片管脚上接拨码开关或直接跳线电阻为每个芯片地址设置不同地址。但是此方法增加了芯片管脚，也增加了系统设计复杂度，对可靠性造成一定的影响。
参见图2，图2为本发明实施例提供的一种基于串联方式的芯片组件的地址分配方法的流程示意图，可以包括如下步骤：
S201：向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接。
具体的，所述芯片组件包括一主控芯片和若干从芯片，参见图3，图3为本发明实施例提供的一种基于串联方式的芯片组件的地址分配应用示意图，图中包括一个主控芯片和多个从芯片,主控芯片连接至其中第一从芯片，第一从芯片依次连接下一个从芯片，进而组成了串联通信系统，其中，主控芯片至少包含一发送端口(图中TX)，每个从芯片至少包含下行数据发送端口(图中RX0)，下行数据接收端口(图中RX1)。
进一步的，如图3所示的串联通信系统中至少包含主控芯片的一发送端口(TX)连接第一从芯片的下行数据接收端口(图中RX1)，第一从芯片的下行数据发送端口(图中RX0)连接第二从芯片的下行数据接收端口(图中RX1)，如此依次连接到第N从芯片，第N从芯片的下行数据发送端口可以悬空。
其中，向芯片组件发送地址分配指令之前，所述方法包括：
步骤1：将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上。
具体的，由于芯片组件中存在多个从芯片，因此从芯片的身份标识可以用于指示主控芯片将要操作的从芯片，例如在预先设置的主控芯片的地址空间上可以设置一指示域，将从芯片的身份标识存储于该指示域中；且由于主控芯片将要访问的并非整个从芯片，而是从芯片上的一段地址空间，则从芯片的地址空间的初始地址信息用于指示主控芯片将要访问的地址空间的地址。
步骤2：获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
地址分配指令可以包括地址分配操作属性指示，包括读取地址操作指令、解析地址操作指令以及标志信息指令。其中，根据所述地址空间将所述地址分配指令打包为地址配置命令帧，可以包括：
a.将所述读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于所述地址配置命令帧地址域中。
b.将所述标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。
为了芯片组件获知到地址分配指令，同时又避免多次发送而在意外中断后造成错误，可以将地址分配指令打包为一个地址配置命令帧，具体可以将地址配置命令帧划分为两个部分：控制域命令帧和地址域命令帧，将读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于地址配置命令帧地址域中；将标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。这样的目的是为了区分并识别地址配置命令帧的内容，即以此方式通过地址配置命令标志判断数据帧是否为地址配置命令帧。
所述向芯片组件发送地址分配指令，包括：
将所述地址配置命令帧发送给所述芯片组件，并根据所述地址配置命令帧中的地址分配指令对所述芯片组件进行操作。
示例性的，通过首先识别地址配置命令帧接收并解析后的数据，判断此数据帧是否为地址配置命令帧；如果是地址配置命令帧，则更新当前芯片的地址信息，把地址配置命令帧中的地址信息写入当前芯片的地址信息寄存器。
S202：主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
具体的，主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址，可以包括：
主控芯片接收所述地址分配指令并设置一发送端口，且所述地址分配指令中包含的地址配置命令帧通过所述一发送端口向第一从芯片发送，第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，并根据收到的地址配置命令帧更新并设置所述第一从芯片当前地址信息，设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，所述第二从芯片接收地址配置命令帧后设置地址信息，依次操作直到完成所述芯片组件中所有芯片的地址分配。
需要说明的是，从芯片包括地址处理单元，设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，可以包括：
第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，通过所述地址处理单元，更新地址配置命令帧，并从所述第一从芯片的下行数据发送端口向第二从芯片发送更新后的地址配置命令帧，其中，更新地址配置命令帧包括更新地址配置命令帧中地址信息的偏移量。
具体的，主控芯片可以通过广播方式把地址配置命令帧发送到从芯片，从芯片的下行数据接收端口接收到信息数据帧后接收并解析数据，从芯片识别地址配置命令帧，如果是，则进行地址处理模块，否则转入其它处理模块，处理完上述步骤后，数据帧从从芯片的下行数据发送端口发送到下一个从芯片，更新当前从芯片地址，同时更新地址配置命令帧中的地址信息，可以通过更新地址配置命令帧中的地址信息的偏移量完成，其中，偏移量可以是地址配置命令帧中自带的，也可以一个固定值，例如为固定值1。
可见，本发明首先向芯片组件发送地址分配指令，其中芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
本申请的又一实施例提供了一种基于串联方式的芯片组件的地址分配系统，应用于上述任一项所述的一种基于串联方式的芯片组件的地址分配方法，如图4所示的一种基于串联方式的芯片组件的地址分配系统的结构示意图，所述系统包括：
发送模块401，用于向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
接收模块402，用于主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
具体的，所述系统还包括：
存储模块，用于将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上；
获取模块，用于获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
具体的，所述获取模块，包括：
第一转换单元，用于将所述读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于所述地址配置命令帧地址域中；
第二转换单元，用于将所述标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。
具体的，所述发送模块，包括：
发送单元，用于将所述地址配置命令帧发送给所述芯片组件，并根据所述地址配置命令帧中的地址分配指令对所述芯片组件进行操作。
具体的，所述接收模块，包括：
第一接收单元，用于主控芯片接收所述地址分配指令并设置一发送端口，且所述地址分配指令中包含的地址配置命令帧通过所述一发送端口向第一从芯片发送；
第二接收单元，用于第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，并根据收到的地址配置命令帧更新并设置所述第一从芯片当前地址信息；
设置单元，用于设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，所述第二从芯片接收地址配置命令帧后设置地址信息，依次操作直到完成所述芯片组件中所有芯片的地址分配。
具体的，所述设置单元，包括：
更新子单元，用于第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，通过所述地址处理单元，更新地址配置命令帧，并从所述第一从芯片的下行数据发送端口向第二从芯片发送更新后的地址配置命令帧，其中，更新地址配置命令帧包括更新地址配置命令帧中地址信息的偏移量。
与现有技术相比，本发明首先向芯片组件发送地址分配指令，其中芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
本发明实施例还提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
具体的，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：
S201：向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
S202：主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
与现有技术相比，本发明首先向芯片组件发送地址分配指令，其中芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
本发明实施例还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：
S201：向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
S202：主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
与现有技术相比，本发明首先向芯片组件发送地址分配指令，其中芯片组件包括一主控芯片和若干从芯片，且主控芯片与从芯片以及相邻从芯片通过串联方式通信连接，主控芯片接收地址分配指令，并依次为从芯片分配芯片地址，它能够通过串联方式进行芯片地址分配，实现整个芯片组件的地址自动分配，降低硬件的复杂度。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储器包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本发明实施例进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种基于串联方式的芯片组件的地址分配方法，其特征在于，所述方法包括：
向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
2.根据权利要求1所述的方法，其特征在于，所述向芯片组件发送地址分配指令之前，所述方法包括：
将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上；
获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
3.根据权利要求2所述的方法，其特征在于，所述地址分配指令包括：读取地址操作指令、解析地址操作指令以及标志信息指令，所述根据所述地址空间将所述地址分配指令打包为地址配置命令帧，包括：
将所述读取地址操作指令和解析地址操作指令转换为帧结构形式，并存储于所述地址配置命令帧地址域中；
将所述标志信息指令转换为帧结构形式，并存储于所述地址配置命令帧控制域中。
4.根据权利要求3所述的方法，其特征在于，所述向芯片组件发送地址分配指令，包括：
将所述地址配置命令帧发送给所述芯片组件，并根据所述地址配置命令帧中的地址分配指令对所述芯片组件进行操作。
5.根据权利要求4所述的方法，其特征在于，所述主控芯片接收所述地址分配指令，依次为所述从芯片分配芯片地址，包括：
主控芯片接收所述地址分配指令并设置一发送端口，且所述地址分配指令中包含的地址配置命令帧通过所述一发送端口向第一从芯片发送；
第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，并根据收到的地址配置命令帧更新并设置所述第一从芯片当前地址信息；
设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，所述第二从芯片接收地址配置命令帧后设置地址信息，依次操作直到完成所述芯片组件中所有芯片的地址分配。
6.根据权利要求5所述的方法，其特征在于，所述从芯片包括地址处理单元，所述设置完成所述当前地址信息的第一从芯片向第二从芯片发送地址配置命令帧，包括：
第一从芯片在下行数据接收端口接收所述主控芯片发送的地址配置命令帧，通过所述地址处理单元，更新地址配置命令帧，并从所述第一从芯片的下行数据发送端口向第二从芯片发送更新后的地址配置命令帧，其中，更新地址配置命令帧包括更新地址配置命令帧中地址信息的偏移量。
7.一种基于串联方式的芯片组件的地址分配系统，其特征在于，所述系统包括：
发送模块，用于向芯片组件发送地址分配指令，其中，所述芯片组件包括一主控芯片和若干从芯片，且所述主控芯片与所述从芯片以及相邻所述从芯片通过串联方式通信连接；
接收模块，用于主控芯片接收所述地址分配指令，并依次为所述从芯片分配芯片地址。
8.根据权利要求7所述的系统，其特征在于，所述系统还包括：
存储模块，用于将所述芯片组件的身份标识信息及所述芯片组件的初始地址信息存储于预先设置的地址空间上；
获取模块，用于获取所述芯片组件的地址分配指令，并根据所述地址空间将所述地址分配指令打包为地址配置命令帧。
9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至6任一项中所述的方法。
10.一种电子设备，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至6任一项中所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210535936.9A CN114968843A (zh) | 2022-05-17 | 2022-05-17 | 一种基于串联方式的芯片组件的地址分配方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210535936.9A CN114968843A (zh) | 2022-05-17 | 2022-05-17 | 一种基于串联方式的芯片组件的地址分配方法及系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114968843A true CN114968843A (zh) | 2022-08-30 |
Family
ID=82983261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210535936.9A Pending CN114968843A (zh) | 2022-05-17 | 2022-05-17 | 一种基于串联方式的芯片组件的地址分配方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114968843A (zh) |
-
2022
- 2022-05-17 CN CN202210535936.9A patent/CN114968843A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7249209B2 (en) | System and method for dynamically allocating inter integrated circuits addresses to multiple slaves | |
| CN106603735B (zh) | 一种分配智能仪表通信地址的方法、装置和系统 | |
| CN110719209A (zh) | 一种集群网络配置方法、系统、设备及可读存储介质 | |
| US8825908B2 (en) | Method of identifying devices on a bus and apparatus | |
| CN114531422A (zh) | 一种总线地址自动分配与识别方法、电子设备、存储介质和程序产品 | |
| CN114244717A (zh) | 虚拟网卡资源的配置方法、装置、计算机设备及介质 | |
| CN110704350A (zh) | 一种资源管理方法、装置及电子设备和存储介质 | |
| CN105515858A (zh) | 基于sca的波形组件动态地址配置系统及方法 | |
| CN203706058U (zh) | 一种基于can总线的多i/o板卡扩展结构 | |
| CN103412838B (zh) | 一种扩展系统、通信方法、地址配置方法、设备及装置 | |
| CN113177015B (zh) | 基于帧头的串口通讯方法和串口芯片 | |
| CN107566543B (zh) | 一种节点标识设置方法和装置 | |
| CN106100953B (zh) | PCIe设备共享网络的生成方法、装置及系统 | |
| CN116032746B (zh) | 资源池的信息处理方法及装置、存储介质及电子装置 | |
| CN114968843A (zh) | 一种基于串联方式的芯片组件的地址分配方法及系统 | |
| CN111741139A (zh) | 通信站号分配方法及通信系统 | |
| CN115334041A (zh) | 一种主从站通讯设备自动分配地址的方法、主站、从站和系统 | |
| CN115718641A (zh) | 存储器模拟方法及装置、存储介质及电子装置 | |
| CN110377548B (zh) | 一种地址空间复用方法、装置及多路复用器 | |
| CN103490913A (zh) | 预启动执行环境测试装置、方法及系统 | |
| CN115469961A (zh) | 容器组的创建方法和装置、电子设备和存储介质 | |
| CN109144578B (zh) | 一种基于龙芯计算机的显卡资源配置方法及装置 | |
| CN107608809B (zh) | 异常处理方法及装置 | |
| CN114666806A (zh) | 无线网络虚拟化的方法、装置、设备及存储介质 | |
| CN106412657B (zh) | 一种机顶盒烧写序列码的方法及系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |