CN114899303B - 半导体装置 - Google Patents

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Abstract

本公开实施例提供一种半导体装置，其包括第一子半导体结构以及第二子半导体结构；第一子半导体结构包括介电层；第二子半导体结构至少包括载体衬底，且第二子半导体结构接合至第一子半导体结构；其中第一子半导体结构或第二子半导体结构包括电荷积聚防止层，电荷积聚防止层设置于载体衬底与介电层之间，且被配置为避免在载体衬底的表面产生电荷积聚而形成非预期导电沟道。

Description

半导体装置
技术领域
本公开的实施例涉及一种半导体装置。
背景技术
在传统半导体装置中，通常使用单晶硅衬底来作为衬底基板，在将单晶硅衬底接合至其他半导体结构时，通常会使用氧化硅层作为键合层与单晶硅衬底键合。此外，在单晶硅衬底表面通常会存在一层天然氧化物，例如是氧化硅。然而，由于氧化硅天然富电子，当单晶硅衬底与氧化硅层键合在一起时，单晶硅将捕获氧化硅层和/或天然氧化硅内的电子，从而在单晶硅衬底和氧化硅的接触界面形成电荷积聚而产生非预期的导电沟道，进而影响半导体装置的性能。例如，在半导体装置是谐振器、滤波器的情况下，此种导电沟道将直接引起谐振器、滤波器的射频损耗，进而很大程度上降低谐振器、滤波器的性能。
发明内容
根据本公开的至少一个实施例提供一种半导体装置，其包括：第一子半导体结构，包括介电层；以及第二子半导体结构，至少包括载体衬底，所述第二子半导体结构接合至所述第一子半导体结构，其中，所述第一子半导体结构或所述第二子半导体结构包括电荷积聚防止层，所述电荷积聚防止层设置于所述载体衬底与所述介电层之间，且被配置为避免在所述载体衬底的表面产生电荷积聚而形成非预期导电沟道。
根据本公开的至少一个实施例提供的半导体装置中，所述载体衬底是半导体衬底，所述电荷积聚防止层与所述载体衬底直接接触，且所述电荷积聚防止层的至少与所述载体衬底直接接触的表面层为非导电层且为非氧化硅层。
根据本公开的至少一个实施例提供的半导体装置中，所述电荷积聚防止层的至少与所述载体衬底直接接触的所述表面层包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的至少一种。
根据本公开的至少一个实施例提供的半导体装置中，在所述载体衬底与所述电荷积聚防止层的接触界面不包括氧化硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括阻挡层，所述阻挡层设置于所述载体衬底上且位于所述载体衬底与所述介电层之间，所述阻挡层与所述载体衬底直接接触且充当所述电荷积聚防止层。
根据本公开的至少一个实施例提供的半导体装置中，所述阻挡层为单层结构，且所述阻挡层的材料包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的一种。
根据本公开的至少一个实施例提供的半导体装置中，所述阻挡层为多层结构，且所述阻挡层包括由多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓、氧化硅中的至少两种所组成的叠层，且其中所述阻挡层的与所述载体衬底接触的表面层不包括氧化硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括缓冲层，所述缓冲层设置于阻挡层的远离所述载体衬底的一侧，且位于所述阻挡层和所述介电层之间。
根据本公开的至少一个实施例提供的半导体装置中，所述缓冲层的材料包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种。
根据本公开的至少一个实施例提供的半导体装置中，所述缓冲层的材料和所述阻挡层的材料中的一者具有拉应力，且另一者具有压应力，以配置成平衡所述载体衬底的翘曲度。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构和所述第二子半导体结构通过所述介电层和所述缓冲层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述缓冲层的靠近所述第一子半导体结构的一侧，所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一键合层和所述第二键合层包括非晶硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述缓冲层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一键合层包括非晶硅，所述缓冲层包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种，且所述缓冲层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述阻挡层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一键合层包括非晶硅，且所述阻挡层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述阻挡层的靠近所述第一子半导体结构的一侧，且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构和所述第二子半导体结构中的至少一者还包括键合层，所述键合层设置于所述介电层和所述载体衬底之间，且充当所述电荷积聚防止层。
根据本公开的至少一个实施例提供的半导体装置中，所述键合层包括非晶硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构包括所述键合层，所述键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，且所述第一子半导体结构和所述第二子半导体结构通过所述键合层和所述载体衬底的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧；所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，且充当所述电荷积聚防止层，所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
根据本公开的至少一个实施例提供的半导体装置中，所述第一键合层和所述第二键合层包括非晶硅。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构具有空腔，且所述空腔的部分边界由所述介电层界定。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构和所述第二子半导体结构围合形成空腔且所述空腔由所述第一子半导体结构和所述第二子半导体结构的面对彼此的材料层界定。
根据本公开的至少一个实施例提供的半导体装置中，所述半导体装置是体声波谐振器，且所述第一子半导体结构还包括压电层以及设置于所述压电层的相对侧的第一电极和第二电极，所述介电层设置于所述压电层与所述第二子半导体结构之间，所述体声波谐振器具有空腔，所述空腔设置于所述压电层与所述第二子半导体结构之间，且在平行于所述载体衬底的主表面的方向上被所述介电层环绕。
根据本公开的至少一个实施例提供的半导体装置中，所述空腔由所述介电层和所述压电层界定；在平行于所述载体衬底的所述主表面的所述方向上，所述介电层具有面对彼此且界定所述空腔的侧壁；在垂直于所述载体衬底的所述主表面的方向上，所述介电层和所述压电层具有面对彼此且界定所述空腔的表面。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括阻挡层和缓冲层，所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧；所述空腔由所述第一子半导体结构的所述介电层、所述压电层和所述第二子半导体结构的所述缓冲层界定。
根据本公开的至少一个实施例提供的半导体装置中，所述第一子半导体结构还包括第一键合层，所述第一键合层沿着所述介电层的侧壁及其靠近所述第二子半导体结构的一侧的表面、所述压电层和所述第二电极的靠近所述第二子半导体结构的一侧的表面设置，所述第一键合层的第一部分键合至所述第二子半导体结构，且所述空腔界定在所述第一键合层的第二部分与所述第二子半导体结构之间。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，所述第一键合层的所述第一部分键合至所述第二键合层的第一部分，且所述空腔界定在所述第一键合层的所述第二部分与所述第二键合层的第二部分之间。
根据本公开的至少一个实施例提供的半导体装置中，所述第一键合层的所述第一部分键合至所述载体衬底的第一部分，且所述空腔界定在所述第一键合层的所述第二部分与所述载体衬底的第二部分之间。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括阻挡层，所述阻挡层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，所述第一键合层的所述第一部分键合至所述阻挡层的第一部分，且所述空腔界定在所述第一键合层的所述第二部分与所述阻挡层的第二部分之间。
根据本公开的至少一个实施例提供的半导体装置中，所述第二子半导体结构还包括阻挡层和缓冲层，所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，所述第一键合层的所述第一部分键合至所述缓冲层的第一部分，且所述空腔界定在所述第一键合层的所述第二部分与所述缓冲层的第二部分之间。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A至图1G示出根据本公开一些实施例的半导体装置的示意性截面图。
图2A至图2K示出根据本公开一些实施例的半导体装置的形成方法中各个阶段的示意性截面图。
图3A至图3F简要示出根据本公开一些实施例的半导体装置中各子半导体结构之间的键合方式。
图4A至图4G示出根据本公开另一些实施例的半导体装置的示意性截面图。
图5A至图5F示出根据本公开另一些实施例的半导体装置的形成方法中各个阶段的示意性截面图。
图6A至图6F简要示出根据本公开另一些实施例的半导体装置中各子半导体结构之间的键合方式。
图7是对比设置有电荷积聚防止层和无电荷积聚防止层的体声波谐振器的品质因数随频率变化的曲线图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
在本公开的各种实施例提供的半导体装置中，在载体衬底的表面形成电荷积聚防止层或者将与载体衬底键合的材料层设置成电荷积聚防止层，而且，在载体衬底上形成电荷积聚防止层之前或者在键合载体衬底之前对载体衬底进行清洗工艺，以移除载体衬底表面可能存在的天然氧化物（native oxide）层。通过设置电荷积聚防止层以及移除天然氧化物层可避免在载体衬底表面形成电荷积聚而产生非预期的导电沟道，进而提高半导体装置的性能。在半导体装置为体声波谐振器的实施例中，如此设置可避免该谐振器的射频损耗，进而提高谐振器的品质因素（Q）。
图1A示出根据本公开一些实施例的半导体装置的示意性截面图。
参照图1A，在一些实施例中，半导体装置500a包括子半导体结构S1和子半导体结构S2，子半导体结构S1设置于子半导体结构S2上且接合至子半导体结构S2。举例来说，子半导体结构S2可包括载体衬底200、阻挡层201和缓冲层202。在一些实施例中，半导体装置500a是体声波谐振器，且子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和电极E2、以及介电层105。此外，半导体装置500a还可具有空腔RC，在一些实施例中，空腔RC设置于子半导体结构S1中，但本公开并不以此为限。
在一些实施例中，载体衬底200是半导体衬底，且可包括硅（例如，单晶硅）等合适的半导体材料。例如，载体衬底200可包括高阻硅材料。在一些实施例中，在载体衬底200上设置有阻挡层201。阻挡层201可充当电荷积聚防止层，且被配置为避免在载体衬底200的表面形成电荷积聚且避免产生非预期的导电沟道。在一些实施例中，阻挡层201是非富电子层（non-electron-rich layer），例如，阻挡层201包括非导电材料和非氧化硅类材料，且可非导电层且为非氧化硅层或非氧化硅层，即，阻挡层201不包括导电材料且不包括氧化硅类材料（例如，氧化硅、硅氧化物等）；在一些实施例中，阻挡层201可包括半导体材料、介电材料或其组合，例如可包括多晶硅、非晶硅、氮化硅、氮化铝、碳化硅、氮化镓、其类似物或其组合，但本公开并不以此为限，任何可避免在载体衬底200表面形成电荷积聚且避免产生导电沟道的材料均可用于形成阻挡层201且在本公开实施例的范围内。
在一些实施例中，在载体衬底200与阻挡层201之间没有氧化硅层、硅氧化物层、基于氧化硅、硅氧化物的材料或类似材料。举例来说，阻挡层201形成在载体衬底200的靠近子半导体结构S1的一侧，且与载体衬底200直接接触（或物理接触），即，在载体衬底200与阻挡层201之间可不包括其他材料层。也就是说，至少在载体衬底200的主表面（例如，顶表面）上不存在氧化硅或硅氧化物类的材料。
在一些实施例中，在阻挡层201的远离载体衬底200的一侧设置有缓冲层202。缓冲层202为非导电材料，其可包括合适的介电材料，例如氮化硅（SiN）、氧化硅（SiO2）、氮化铝（AlN）、其类似物或其组合。缓冲层202可为单层结构或多层结构，当缓冲层202为多层结构时，可包括上述材料的两种或两种以上的叠层组合。在此实施例中，缓冲层202被配置为创造键合条件，平衡载体衬底200的翘曲度，例如，缓冲层202和阻挡层201中的一者具有拉应力，而缓冲层202和阻挡层中的另一者具有压应力，如此就可平衡载体衬底200的翘曲度。缓冲层202例如具有大致平坦的表面（例如，顶表面），以利于后续的键合。举例来说，由于在阻挡层201上设置了缓冲层202，且使得缓冲层202具有大致平坦的表面，如此可利于缓冲层202与子半导体结构S1的介电层105的键合。在缓冲层202包括氧化硅的实施例中，由于阻挡层201设置在缓冲层202和载体衬底200之间将两者间隔开，因此载体衬底200不会与缓冲层202直接接触，如此一来，在载体衬底200的表面也不会存在单晶硅和氧化硅的接触界面，从而可避免因在单晶硅和氧化硅的接触界面产生电荷积聚而形成的非预期导电沟道。
继续参照图1A，在一些实施例中，压电层106包括合适的压电材料，例如氮化铝（AlN）、掺杂钪氮化铝（ScAlN)、氧化锌、铌酸锂、钽酸锂等具有压电特性的材料，但本公开并不以此为限。电极E1和电极E2在垂直于载体衬底200的主表面（例如，顶表面）的方向D1上设置在压电层106的相对两侧，例如，电极E1设置在压电层106的远离载体衬底200的一侧，电极E2设置在压电层106的靠近载体衬底200的一侧；电极E1和电极E2可分别被称为第一电极和第二电极，或反之亦然。电极E1和E2各自可包括合适的电极材料，例如包括金属材料，例如钼（Mo）、铝（Al）、铜（Cu）、铂（Pt）、钽（Ta）、钨（W）、钯（Pd）、钌（Ru）、其类似物、其合金或其组合。
在一些实施例中，介电层105设置在压电层106的远离电极E1且靠近子半导体结构S2的一侧且与缓冲层202键合在一起。介电层105与电极E2设置在压电层106的同一侧，且可在平行于载体衬底200的主表面的方向上彼此间隔开。介电层105包括非导电材料，且可为单层结构或包括两层或两层以上的非导电材料的叠层。例如，介电层105可包括氧化硅（SiO2）、氮化硅（SiN）、氮化铝（AlN）、氮化镓（GaN）、其类似物或其组合等介电材料。
在一些实施例中，空腔RC形成在子半导体结构S1的介电层105和压电层106之间；空腔RC可具有由介电层105界定的侧壁，以及由压电层106和介电层105界定的相对表面（例如，图中所示的顶表面和底表面）；换句话说，在平行于载体衬底200的主表面的方向D2上，空腔RC被介电层105侧向环绕，且在垂直于载体衬底200的主表面的方向上，空腔RC界定在压电层106和介电层105的相对表面之间。在一些实施例中，电极E2的至少一部分设置在空腔RC中，但本公开并不以此为限。压电层106、电极E1和E2以及空腔RC在垂直于压电层106的主表面的方向D1上至少部分交叠。
在此实施例中，通过在载体衬底200上形成阻挡层201，且使得阻挡层201以及在阻挡层201与载体衬底200之间不包括例如氧化硅等富电子材料，并且阻挡层201将载体衬底200与上覆的可能包括氧化硅的材料层（例如缓冲层202、介电层105）间隔开，从而避免载体衬底200的半导体材料与富电子材料（例如，氧化硅）接触或贴合在一起，即，使得载体衬底200的表面不会出现可能产生电荷积聚的半导体材料和富电子材料的接触界面（例如，单晶硅和氧化硅的接触界面），如此一来，可避免载体衬底200的半导体材料（例如，单晶硅）捕获富电子材料（例如，氧化硅）内的电子，从而可避免在载体衬底的表面形成电荷积聚而产生非预期的导电沟道，提高半导体装置的性能。例如，在半导体装置是体声波谐振器的实施例中，此种设置可避免谐振器及其所形成的滤波器的射频损耗，进而提升谐振器、滤波器的性能。
图1B至图1G示出根据本公开另一些实施例的半导体装置的示意性截面图。图1B至图1G所示的半导体装置与图1A所示的半导体装置类似，只是载体衬底200与介电层105之间的结构有所不同，下文将详述差异之处，而与上述实施例相似之处将不再重复。应注意，各个实施例中以相同元件符号表示的材料层所使用的候选材料相同或类似，且相关材料并未在每个实施例中均重复描述，而是可参照先前已描述过的实施例。
参照图1B，半导体装置500b包括子半导体结构S1和S2。在一些实施例中，子半导体结构S2包括载体衬底200、阻挡层201和键合层BL2，阻挡层201设置在载体衬底200的靠近子半导体结构S1的一侧的表面上，且键合层BL2设置在阻挡层201的远离载体衬底200的一侧；此外，子半导体结构S1还可包括键合层BL1，且键合层BL1设置在在介电层105的远离压电层106且靠近子半导体结构S2的一侧。在一些实施例中，键合层BL1和键合层BL2各自可包括半导体材料，例如非晶硅，但本公开并不以此为限。
在一些实施例中，阻挡层201充当电荷积聚防止层，且可为单层结构或包括至少两层材料的多层结构。阻挡层201的至少与载体衬底200接触的表面层是非富电子材料，例如为非导电层且为非氧化硅层。举例来说，阻挡层201包括非导电材料，且例如可包括半导体材料、介电材料或其组合。例如，阻挡层201可包括多晶硅、非晶硅、SiN、AlN、碳化硅（SiC）、GaN、氧化硅（SiO2）、其类似物或其组合。当阻挡层201为单层结构时，阻挡层201的材料不包括氧化硅，即，可选自上述除氧化硅以外的其他材料；当阻挡层201为多层结构时，阻挡层201的与载体衬底200接触的一层材料不包括氧化硅，即，可选自上述除氧化硅以外的其他材料，而阻挡层201的其他层（例如，远离载体衬底200的主表面的层）可选自上述材料的任一种，且可能包括氧化硅。如此设置可避免载体衬底200的表面与富电子材料（例如，氧化硅）接触而形成可能产生电荷积聚的半导体材料和富电子材料的接触界面（例如，单晶硅和氧化硅的接触界面），从而避免在载体衬底200的表面因电荷积聚而产生非预期导电沟道，进而可提高半导体装置的性能，例如当半导体装置是或包括谐振器时，可提高谐振器的品质因素。
参照图1C，在一些实施例中，半导体装置500c包括子半导体结构S1和S2，其中子半导体结构S1和S2中的任一者可包括键合层。在此实施例中，子半导体结构S2中省略了阻挡层201，且在载体衬底200与介电层105之间设置有键合层BL。键合层BL设置在介电层105的靠近载体衬底200的一侧，且可与载体衬底200直接接触，在键合层BL与衬底200之间可不包括其他材料层。在此实施例中，键合层BL充当电荷积聚防止层，且键合层BL包括非富电子材料，键合层BL可至少在其接触载体衬底200的表面层不包括富电子材料或者完全不包括富电子材料；键合层BL可包括非导电材料，且可包括半导体材料、介电材料或其组合。例如，键合层BL可包括非晶硅。在此实施例中，键合层BL作为电荷积聚防止层，至少在键合层BL的靠近载体衬底200的表面以及在键合层BL与载体衬底200之间均不具有富电子材料，例如不具有氧化硅、硅氧化物或其他氧化硅类材料，而且，键合层BL将载体衬底200与上覆的可能包括富电子材料的层（例如，可能包括氧化硅的介电层105）间隔开。也就是说，载体衬底200的表面不存在可能产生电荷积聚的半导体材料和富电子材料的接触界面（例如，单晶硅和氧化硅的接触界面），因此可避免在载体衬底200的表面因电荷积聚而产生非预期导电沟道，进而可提高半导体装置（例如，体声波谐振器、滤波器）的性能（例如，品质因素）。在此实施例中，键合层BL同时用作键合材料以及电荷积聚防止层。在一些实施例中，键合层BL可为包括在子半导体结构S1和S2中任一者中的键合层，例如是包括在子半导体结构S1中且形成在介电层105的靠近子半导体结构S2的一侧；或者，在另一些实施例中，键合层BL也可为包括在子半导体结构S2中且形成在载体衬底200的靠近子半导体结构S1的一侧。
参照图1D，在一些实施例中，半导体装置500d包括子半导体结构S1和S2，子半导体结构S2中省略了阻挡层，且子半导体结构S1和S2可分别包括键合层BL1和BL2。举例来说，键合层BL1和键合层BL2设置于介电层105和载体衬底200之间，键合层BL1设置在介电层105的靠近子半导体结构S2的一侧，键合层BL2设置在载体衬底200的靠近子半导体结构S1的一侧。在此实施例中，键合层BL2直接设置在载体衬底200上且与载体衬底200直接接触，在键合层BL2与载体衬底200之间可不包括其他材料层。键合层BL2的作用与图1C所示的半导体装置500c中键合层BL的作用类似。例如，键合层BL2同时用作键合材料和电荷积聚防止层。键合层BL2的至少与载体衬底200接触的表面层不包括富电子材料（例如，氧化硅）或者键合层BL2完全不包括富电子材料，键合层BL2的材料可选自前述半导体装置500c中键合层BL的候选材料，且键合层BL1的材料可与键合层BL2的材料相同或不同。举例来说，键合层BL1和BL2为非导电层，且可包括半导体材料，例如非晶硅，但本公开并不以此为限。在此实施例中，在键合层BL2的至少与载体衬底200接触的表面层以及在键合层BL2和载体衬底200之间不存在氧化硅层、硅氧化物层或类似的富电子材料。也就是说，在载体衬底200的表面不存在可能产生电荷积聚的半导体材料和富电子材料的接触界面（例如，单晶硅和氧化硅的接触界面），因此可避免在载体衬底200的表面因电荷积聚而产生非预期的导电沟道，进而可提高半导体装置（例如，体声波谐振器、滤波器）的性能（例如，品质因素）。
参照图1E，半导体装置500e与图1B所示的半导体装置500b类似，只是半导体装置500e的子半导体结构S2中省略了键合层BL2。在一些实施例中，键合层BL1设置于介电层105和阻挡层201之间，且与阻挡层201接触。阻挡层201和键合层BL1的候选材料与前述实施例（例如，图1B所示实施例）的类似。在此实施例中，与参照图1B所描述的实施例类似，阻挡层201充当电荷积聚防止层，被配置为避免在载体衬底200的表面形成电荷积聚而产生非预期导电沟道。此外，阻挡层201还用作与键合层BL1进行键合的键合材料。在一些实施例中，阻挡层201可为单层结构或多层结构，且阻挡层201的材料可选自多晶硅、非晶硅、SiN、AlN、SiC、GaN、氧化硅中的至少一种。例如，当阻挡层201为单层结构时，阻挡层201的材料可为多晶硅或非晶硅，当阻挡层201为多层结构时，阻挡层201可为由选自上述材料的多种材料组成的叠层，且阻挡层201的与载体衬底200直接接触的表面层不包括氧化硅，而阻挡层201的远离载体衬底200一侧的材料（例如，靠近键合层BL1的一侧、与键合层BL1接触的表面层）可为多晶硅或非晶硅。
参照图1F，在一些实施例中，半导体装置500f与图1B所示的半导体装置500b类似，只是子半导体结构S2还包括缓冲层202，缓冲层202设置于阻挡层201与键合层BL2之间。在此实施例中，与半导体装置500b类似，阻挡层201可与载体衬底200直接接触，且充当电荷积聚防止层，以避免在载体衬底200表面形成电荷积聚而产生非预期导电沟道，进而提高半导体装置的性能。缓冲层202设置在阻挡层201的靠近键合层BL2的一侧。在此实施例中，缓冲层202被配置为创造键合条件，平衡载体衬底200的翘曲度，且例如具有大致平坦的表面（例如，顶表面），以利于后续的键合。例如，缓冲层202和阻挡层201中的一者具有拉应力，而缓冲层202和阻挡层中的另一者具有压应力，如此就可平衡载体衬底200的翘曲度。举例来说，由于在阻挡层201上设置了缓冲层202，且使得缓冲层202具有大致平坦的表面，如此可使得形成在缓冲层202上的键合层BL2也具有大致平坦的表面（例如，顶表面），以利于键合层BL2和键合层BL1的键合。阻挡层201和缓冲层202以及键合层BL1、BL2的候选材料与前述实施例的类似。在一些实施例中，阻挡层201的材料可为非导电材料且可为非氧化硅材料，例如包括多晶硅、非晶硅、氮化硅、氮化铝、氮化镓中的至少一种；缓冲层的材料可包括氮化硅、氧化硅、氮化铝中的至少一种。然而，本公开并不以此为限。
参照图1G，半导体装置500g与图1A所示的半导体装置500a类似，只是在半导体装置500g中子半导体结构S1还包括键合层BL1，键合层BL1设置于介电层105的靠近子半导体结构S2的一侧且与缓冲层202接触。键合层BL1的材料与前述实施例中描述的类似，例如包括非晶硅。在一些实施例中，缓冲层202的材料包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅等非导电材料中的至少一种。缓冲层202可为单层结构或多层结构，举例来说，档缓冲层202是单层结构时，缓冲层202的材料可为多晶硅或非晶硅；当缓冲层202为多层结构时，其远离载体衬底200和阻挡层201的一侧的最表面层（例如，靠近键合层BL1的一侧、与键合层BL1接触的表面层）的材料可为多晶硅或非晶硅，但本公开并不以此为限。在此实施例中，与半导体装置500a类似，阻挡层201与载体衬底200直接接触，且充当电荷积聚防止层，以避免在载体衬底200表面形成电荷积聚而产生非预期导电沟道，进而提供半导体装置的性能。
图2A至图2K示出根据本公开实施例的半导体装置的形成方法中各个阶段的示意性截面图。以下以半导体装置500a为例来简述该形成方法。
参照图2A，提供衬底100。衬底100可为半导体衬底，例如是硅衬底，但本公开并不以此为限。衬底100也可采用其他合适的材料，只要可对后续形成的上覆层提供结构支撑即可。衬底100在后续工艺将从半导体装置移除，且可又被称为牺牲衬底。
参照图2B，在一些实施例中，在衬底100上形成介电层101。介电层101可为氧化物层，例如包括氧化硅（SiO2）。介电层101可通过化学气相沉积等沉积工艺或者热氧化工艺形成。接着，在介电层101上依次形成电极材料层E1’、压电层106以及电极材料层E2’。电极材料层E1’以及电极材料层E2’分别用于形成上述的电极E1以及电极E2，且其各自的材料可参照上述参照图1A所述的材料，于此不再赘述。电极材料层E1’、压电层106以及电极材料层E2’可分别使用合适的沉积方法来形成。例如，电极材料层E1’和E2’可通过物理气相沉积工艺形成，压电层106可通过化学气相沉积工艺形成。
参照图2C及图2D，对电极材料层E2’进行图案化工艺，以形成电极E2。举例来说，可通过光刻和刻蚀工艺来图案化电极材料层E2’，以移除部分的电极材料层E2’，并形成电极E2。接着，在电极E2上形成牺牲材料层107’。在一些实施例中，牺牲材料层107’可包括半导体材料，且可为单层结构或多层结构，例如可为或包括硅、多晶硅、非晶硅（无定型硅）、其类似物或上述材料的组合叠层。可替代的或另外的，牺牲材料层107’也可包括介电材料。牺牲材料层107’可通过化学气相沉积、物理气相沉积等合适沉积工艺形成。
参照图2D至图2E，对牺牲材料层107’进行图案化工艺，以形成牺牲层107。举例来说，可通过光刻和刻蚀工艺图案化牺牲材料层107’，以移除牺牲材料层107’的部分（例如，远离电极E2的边缘的部分），并形成牺牲层107。牺牲层107覆盖电极E2的表面，例如覆盖电极E2的侧壁及其远离压电层106的一侧的表面。牺牲层107例如是用于界定后续形成的空腔的位置。
参照图2E至图2F，在衬底100上方形成介电层105，介电层105形成在压电层106的靠近电极E2的一侧，且覆盖牺牲层107的侧壁及其远离压电层106的一侧的表面。介电层105可通过使用例如化学气相沉积等沉积工艺形成介电材料层，且接着对介电材料层进行平坦化工艺（例如，化学机械研磨（chemical mechanical polishing，CMP）工艺）来形成。平坦化工艺使得介电层105在远离压电层106的一侧具有大致平坦的表面。
参照图2G，在一些实施例中，提供载体衬底200，并在载体衬底200上例如通过沉积工艺形成阻挡层201和缓冲层202。阻挡层201和缓冲层202的材料与上述参照图1A-图1G中对应实施例所述描述的相同，于此不再赘述。在一些实施例中，在载体衬底200上可能存在自然氧化物层（native oxide layer），例如是自然氧化硅层。由于氧化硅是富电子材料，因此在形成阻挡层201之前，对载体衬底200进行清洗工艺（例如，包括刻蚀工艺），以将载体衬底200表面的自然氧化物层完全移除，从而使得所形成的阻挡层201与载体衬底200的半导体材料（例如，硅）直接接触，且在两者之间不存在氧化物层等富电子材料以及半导体材料（例如，单晶硅）和富电子材料（例如，氧化硅）的接触界面，进而可防止在载体衬底200的表面形成电荷积聚而产生非预期的导电沟道。在一些实施例中，所述清洗工艺可包括刻蚀工艺，例如，湿式刻蚀和/或干式刻蚀。
缓冲层202可选择性的形成在阻挡层201的远离载体衬底200的一侧，且缓冲层202具有利于后续键合的材料和/或平坦的表面。举例来说，缓冲层202的材料可与介电层105的材料类似，且两者的材料可相同或不同。
参照图2G和图2H，将图2G所示的结构翻转并与图2F所示的结构键合。举例来说，可通过键合工艺将缓冲层202和介电层105键合在一起。所述键合工艺可例如包括熔融键合（fusion bonding）工艺，且例如通过介电质-对-介电质键合而将缓冲层202和介电层105键合在一起，但本公开并不以此为限。其他任何合适的键合工艺也可应用在此实施例中。在一些实施例中，在阻挡层201上设置缓冲层202是为了创造键合界面条件，例如，缓冲层202被配置为包括适合键合的材料以及表面粗糙度等，以利于键合的进行。在一些实施例中，缓冲层202被配置为平衡载体衬底200的翘曲度，举例来说，在载体衬底200上形成阻挡层201后，衬底的翘曲度可能会过大，若不设置缓冲层202，过大的翘曲度可能导致键合无法顺利进行或者键合质量差；而在此实施例中，设置缓冲层202可有助于平衡载体衬底200的翘曲度，且缓冲层202具有大致平坦的键合表面，有利于键合的进行且键合质量高。然而，本公开并不以此为限。在另一些实施例中，在载体衬底200上形成阻挡层201后，阻挡层201的表面具有适于键合的条件，且具有大致平坦的表面，且因此可省略缓冲层202，而使得阻挡层201与介电层105键合在一起。
参照图2H和图2I，移除衬底100以及介电层101。举例来说，将图2H的结构翻转，接着例如通过研磨工艺（例如，CMP）和/或刻蚀工艺来移除衬底100和介电层101，并暴露的电极材料层E1’的远离压电层106一侧的表面。
参照图2I和图2J，对电极材料层E1’进行图案化工艺，以移除部分的电极材料层E1’，并形成电极E1。所述图案化工艺可例如包括光刻和刻蚀工艺。接着，如图2J至图2K所示，移除牺牲层107，以形成空腔RC。牺牲层107的移除可包括刻蚀工艺；在一些实施例中，可对压电层106进行图案化工艺，以形成释放孔，用于刻蚀牺牲层107的刻蚀剂可从释放孔进入牺牲层107所在的区域，以移除牺牲层107，并在原先被牺牲层107占据的区域形成空腔RC。如此，即形成了包括子半导体结构S1和子半导体结构S2的半导体装置500a。
在半导体装置500a中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近电极E2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及依次形成在载体衬底200上的阻挡层201和缓冲层202。在此实施例中，子半导体结构S1和子半导体结构S2是通过介电层105和缓冲层202的键合而接合在一起。然而，本公开并不以此为限。
半导体装置500b-500g的形成方法与半导体装置500a的类似，但各个半导体装置中所包括的材料层以及子半导体结构之间键合方式稍有不同。应注意，在本公开的各种实施例中，无论在子半导体结构S2的形成过程中在载体衬底200上是否形成材料层，且无论形成何种材料层，在形成该材料层之前或者（在载体衬底200上没有形成其他材料层的实施例中）将载体衬底键合至子半导体结构S1之前均对载体衬底200进行清洗工艺，以确保完全移除可能存在于载体衬底200表面的天然氧化物层（例如，氧化硅），使得在其表面不具有富电子材料，进而避免在载体衬底200表面形成电荷积聚而产生非预期导电沟道。
图3A至图3F简要示出半导体装置500b-500g中各子半导体结构之间(例如，在类似图2H的键合工艺中)的键合方式。
参照图3A，在半导体装置500b中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及依次形成在载体衬底200上的阻挡层201和键合层BL2。子半导体结构S1和子半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中，键合层BL1在真空下例如通过物理气相沉积工艺（例如，溅射）而沉积在介电层105上，键合层BL2在真空下通过物理气相沉积工艺而沉积在阻挡层201上（例如，阻挡层201的远离载体衬底200的一侧的表面上）。在进行键合工艺之前，键合层BL1和键合层BL2保持不暴露到空气，之后，键合层BL1和键合层BL2在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
参照图3B，在半导体装置500c中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200。子半导体结构S1和子半导体结构S2是通过键合层BL1和载体衬底200的键合贴附而接合在一起。在一些实施例中，键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上。此外，在真空下将载体衬底200表面的自然氧化层（例如，氧化硅层）全部移除，使得在载体衬底200表面以及在载体衬底200与键合层BL1之间不存在氧化硅。在键合工艺之前，键合层BL1和载体衬底200保持不暴露到空气，之后，键合层BL1和载体衬底200在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
参照图3C，在半导体装置500d中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及形成在载体衬底200上的键合层BL2。子半导体结构S1和子半导体结构S2是通过键合层BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中，键合层BL1在真空下通过物理气相沉积工艺（例如，溅射）而沉积在介电层105上，键合层BL2在真空下通过物理气相沉积工艺（例如，溅射）而沉积在载体衬底200上（例如，载体衬底200的靠近子半导体结构S1的一侧的表面上）。在沉积键合层BL2之前，将载体衬底200表面的自然氧化物层完全移除，以使得在载体衬底200的表面以及在载体衬底200与后续形成的键合层BL2之间不存在氧化物层（例如，氧化硅层）等富电子材料。在键合工艺之前，键合层BL1和键合层BL2保持不暴露到空气，之后，键合层BL1和键合层BL2在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
参照图3D，在半导体装置500e中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及形成在载体衬底200上的阻挡层201。子半导体结构S1和子半导体结构S2是通过键合层BL1和阻挡层201的彼此键合而接合在一起。在一些实施例中，键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上，阻挡层201在真空下通过物理气相沉积工艺而沉积在载体衬底200上（例如，载体衬底200的靠近子半导体结构S1的一侧的表面上）。在键合工艺之前，键合层BL1和阻挡层201保持不暴露到空气，之后，键合层BL1和阻挡层201在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
参照图3E，在半导体装置500f中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及依次形成在载体衬底200上的阻挡层201、缓冲层202和键合层BL2。子半导体结构S1和子半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中，键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上，键合层BL2在真空下通过物理气相沉积工艺而沉积在缓冲层202上（例如，缓冲层202的远离阻挡层201且靠近子半导体结构S1的一侧的表面上）。在键合工艺之前，键合层BL1和键合层BL2保持不暴露到空气，之后，键合层BL1和键合层BL2在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
参照图3F，在半导体装置500g中，子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2、形成在压电层106的靠近子半导体结构S2一侧的介电层105以及形成在介电层105的远离压电层106一侧的键合层BL1；子半导体结构S2包括载体衬底200以及依次形成在载体衬底200上的阻挡层201和缓冲层202。在此实施例中，子半导体结构S1和子半导体结构S2是通过键合层BL1和缓冲层202的彼此键合而接合在一起。在一些实施例中，键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上，缓冲层202在真空下通过物理气相沉积工艺而沉积在阻挡层201上（例如，阻挡层201的远离载体衬底200且靠近子半导体结构S1的一侧的表面上）。在键合工艺之前，键合层BL1和缓冲层202保持不暴露到空气，之后，键合层BL1和缓冲层202在真空下键合贴附在一起，进而使得子半导体结构S1和子半导体结构S2接合在一起。
在上述实施例中，在半导体装置是体声波谐振器的实施例中，空腔RC是形成在子半导体结构S1中，且由介电层105和压电层106界定，具体来说，在平行于载体衬底的主表面的方向上，空腔RC被介电层105环绕，且介电层105具有面对彼此且界定空腔RC的侧壁，在垂直于载体衬底200的主表面的方向上，空腔RC界定在介电层105和压电层106之间，且介电层105和压电层106具有面对彼此且界定空腔RC的相对表面。然而，本公开并不以此为限。在另一些实施例中，空腔也可由子半导体结构S1和S2共同界定，例如，由两者围合形成。
图4A至图4G示出根据本公开另一些实施例的半导体装置600a-600g的示意性截面图。半导体装置600a-600g与图1A至图1G所示的半导体装置500a-500g类似，只是半导体装置600a-600g中的空腔是由子半导体结构S1和S2两者来界定，不同之处将在下文详述，且半导体装置600a-600g与前述实施例的半导体装置相似的结构特征（例如，半导体装置600a-600g中子半导体结构S2分别与前述实施例的半导体装置500a-500g中子半导体结构S2大致相同）将不再重复。
参照图4A，在一些实施例中，在半导体装置600a中，空腔RC延伸穿过介电层105，且暴露出缓冲层202的远离载体衬底200一侧的部分表面。也就是说，空腔RC具有由压电层106、介电层105和缓冲层202界定的表面。在平行于载体衬底200的主表面的方向D2上，空腔RC被介电层105侧向环绕且暴露出介电层105的侧壁（例如，相对侧壁）；在垂直于载体衬底200的主表面的方向D1上，空腔RC由压电层106和缓冲层202的部分相对表面界定，且暴露出压电层106和缓冲层202的部分相对表面。半导体装置600a的其他结构特征与半导体装置500a类似，于此不再赘述。
参照图4B，在一些实施例中，在半导体装置600b中，空腔RC延伸穿过介电层105，且子半导体结构S1还包括键合层BL1，键合层BL1设置于介电层105与键合层BL2之间，且还沿着空腔RC的轮廓设置于介电层105的侧壁、压电层106的远离电极E1一侧的部分表面、电极E2的侧壁及其远离压电层106一侧的表面上，键合层BL1的一部分在平行于载体衬底200的主表面（例如，顶表面）的方向D2上设置于电极E2和介电层105之间。也就是说，空腔RC由子半导体结构S1的键合层BL1的部分表面和子半导体结构S2的键合层BL2的部分表面界定，且被键合层BL1和BL2环绕；具体来说，空腔RC在平行于载体衬底200的主表面的方向D2上被键合层BL1环绕，且在垂直于载体衬底200的主表面的方向D1上界定在键合层BL1和BL2的相对表面之间。键合层BL1和BL2的部分表面暴露在空腔RC中，而介电层105的侧壁、电极E2以及压电层106的部分表面由于被键合层BL1覆盖而未暴露在空腔RC中。在此实施例中，键合层BL1和BL2的一些部分（例如，靠近半导体装置的边缘且远离空腔RC的一些部分）彼此键合且直接接触，而键合层BL1和BL2的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和BL2的所述另一些部分之间，且暴露出键合层BL1和BL2的所述另一些部分的表面。
参照图4C至图4G，在半导体装置600c-600g中，与半导体装置600b类似，空腔RC均延伸穿过介电层105，且键合层BL1沿着空腔RC的轮廓设置于介电层105的侧壁、压电层106的远离电极E1一侧的部分表面、电极E2的侧壁及其远离压电层106一侧的表面上，且键合层BL1部分界定空腔RC。空腔RC在方向D2上被介电层105和键合层BL1环绕，且键合层BL1设置在介电层105和空腔RC之间。
在图4C所示的半导体装置600c中，空腔RC由子半导体结构S1的键合层BL1和子半导体结构S2的载体衬底200的部分表面界定，在方向D2上，空腔RC被键合层BL1环绕且由键合层BL1的表面界定，且在方向D1上，空腔RC界定在键合层BL1和载体衬底200的相对表面之间。在此实施例中，键合层BL1和载体衬底200的一些部分彼此键合且直接接触，而键合层BL1和载体衬底200的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和载体衬底200的所述另一些部分之间，且暴露出键合层BL1和载体衬底200的所述另一些部分的表面。
在图4D所示的半导体装置600d中，空腔RC由子半导体结构S1的键合层BL1和子半导体结构S2的键合层BL2的部分表面界定；在方向D2上，空腔RC被键合层BL1环绕且由键合层BL1的表面界定，且在方向D1上，空腔RC界定在键合层BL1和键合层BL2的相对表面之间。在此实施例中，键合层BL1和键合层BL2的一些部分彼此键合且直接接触，而键合层BL1和键合层BL2的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间，且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
在图4E所示的半导体装置600e中，空腔RC由子半导体结构S1的键合层BL1和子半导体结构S2的阻挡层201的部分表面界定；在方向D2上，空腔RC被键合层BL1环绕且由键合层BL1的表面界定，在方向D1上，空腔RC界定在键合层BL1和阻挡层201的相对表面之间。在此实施例中，键合层BL1和阻挡层201的一些部分彼此键合且直接接触，而键合层BL1和阻挡层201的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和阻挡层201的所述另一些部分之间，且暴露出键合层BL1和阻挡层201的所述另一些部分的表面。
在图4F所示的半导体装置600f中，空腔RC由子半导体结构S1的键合层BL1和子半导体结构S2的键合层BL2的部分表面界定；在方向D2上，空腔RC被键合层BL1环绕且由键合层BL1的表面界定，在方向D1上，空腔RC界定在键合层BL1和键合层BL2的相对表面之间。在此实施例中，键合层BL1和键合层BL2的一些部分彼此键合且直接接触，而键合层BL1和键合层BL2的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间，且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
在图4G所示的半导体装置600g中，空腔RC由子半导体结构S1的键合层BL1和子半导体结构S2的缓冲层202的部分表面界定；在方向D2上，空腔RC被键合层BL1环绕且由键合层BL1的表面界定，在方向D1上，空腔RC界定在键合层BL1和缓冲层202的相对表面之间。在此实施例中，键合层BL1和缓冲层202的一些部分彼此键合且直接接触，而键合层BL1和缓冲层202的另一些部分（例如，在方向D1上）彼此间隔开，空腔RC界定在键合层BL1和缓冲层202的所述另一些部分之间，且暴露出键合层BL1和缓冲层202的所述另一些部分的表面。
图5A至图5F示出根据本公开另一些实施例的半导体装置的形成方法中各个阶段的示意性截面图，图5A至图5F以半导体装置600a为例示出该方法，所述方法与参照图2A至图2K所描述的方法类似，不同之处在于在此实施例中省略了牺牲层，且空腔的形成方式有所不同，具体描述如下。
参照图5A至图5B，在一些实施例中，通过如图2A至图2C所示的工艺步骤在衬底100上形成介电层101、电极材料层E1’、压电层106以及电极E2，之后，如图5B所示，在压电层106和电极E2的远离衬底100的一侧上形成介电层105。
参照图5C，在一些实施例中，对介电层105进行图案化工艺（例如，包括光刻和刻蚀工艺），以移除介电层105的一部分，并在介电层105中形成开口OP。在此实施例中，所述图案化工艺形成开口OP是用于界定空腔。在一些实施例中，开口OP延伸穿过介电层105，且暴露出电极E2的表面（例如，电极E2的远离压电层106一侧的表面及其侧壁）以及压电层106的远离电极材料层E1’一侧的部分表面。
参照图5D，在一些实施例中，通过类似于图2G至图2H所述的工艺，提供载体衬底200，且在载体衬底200上形成阻挡层201和缓冲层202，之后，将缓冲层202与介电层105键合在一起，并在介电层105的开口OP所在的位置处形成被压电层106、介电层105以及缓冲层202环绕的空腔RC。
参照图5D至图5F，之后，将图5D所示的结构翻转，移除衬底100和介电层101，以暴露出电极材料层E1’的远离压电层106一侧的表面，并对电极材料层E1’进行图案化工艺，以形成电极E1，从而形成半导体装置600a。
参照图5F，半导体装置600a包括子半导体结构S1和子半导体结构S2；子半导体结构S1包括压电层106、形成在压电层106相对侧的电极E1和E2，以及形成在压电层106的远离电极E1一侧的介电层105，子半导体结构S2包括载体衬底200、阻挡层201和缓冲层202；子半导体结构S1和子半导体结构S2围合形成空腔RC，且空腔RC形成在压电层106、介电层105和缓冲层202之间，在一些实施例中，电极E2设置于空腔RC中且与介电层105间隔开。在半导体装置600a中，子半导体结构S1和S2是通过介电层105和缓冲层202的一部分键合而接合在一起，而缓冲层202的另一部分与压电层106相对且用于界定空腔RC。
图6A至图6F示意性的示出半导体装置600b-600g中子半导体结构之间的键合方式。
半导体装置600b-600g的形成方法与半导体装置600a类似，只是在半导体装置600b-600g中，子半导体结构S2所包括的材料层有所不同，且子半导体结构S1还包括键合层BL1。在一些实施例中，子半导体结构S1中键合层BL1的形成可包括如下工艺：同时参照图5C，可在通过图5C所示的工艺在介电层105中形成开口OP之后，且在键合工艺之前，在衬底100上方形成键合层BL1，键合层BL1覆盖介电层105的远离压电层106一侧的表面，且填入介电层105的开口OP中以衬于开口OP的表面，即，键合层BL1还覆盖介电层105、电极E2以及压电层106的暴露在开口OP中的表面。也就是说，键合层BL1覆盖介电层105的远离压电层106一侧的表面和介电层105的侧壁、电极E2的远离压电层106一侧的表面和电极E2的侧壁以及压电层106的靠近电极E2一侧的部分表面。换句话说，键合层BL1具有覆盖介电层105的靠近子半导体结构S2一侧的表面且沿平行于载体衬底200的主表面的方向延伸的一部分，且具有自所述一部分朝向压电层106凹入至介电层105的开口OP中的另一部分。之后，子半导体结构S1的键合层BL1的一部分（即，位于开口OP1以外且位于介电层105的靠近子半导体结构S2的一侧的一部分）与子半导体结构S2的相应材料层的对应一部分键合在一起，而键合层BL1的位于开口OP中的另一部分和子半导体结构S2的相应材料层的对应另一部分围合并在两者之间形成空腔RC。
参照图6A，在半导体装置600b中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200、阻挡层201和键合层BL2。子半导体结构S1和子半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起，且子半导体结构S1和子半导体结构S2围合形成空腔RC。具体来说，键合层BL1和键合层BL2的一些部分彼此键合且直接接触，而键合层BL1和键合层BL2的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间，且暴露出键合层BL1和BL2的所述另一些部分的表面。
参照图6B，在半导体装置600c中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200。子半导体结构S1和子半导体结构S2通过键合层BL1和载体衬底200的彼此键合而接合在一起，且两者围合形成空腔RC。具体来说，键合层BL1和载体衬底200的一些部分彼此键合且直接接触，而键合层BL1和载体衬底200的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和载体衬底200的所述另一些部分之间，且暴露出键合层BL1和载体衬底200的所述另一些部分的表面。
参照图6C，在半导体装置600d中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200和键合层BL2。子半导体结构S1和子半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起，且两者围合形成空腔RC。具体来说，键合层BL1和键合层BL2的一些部分彼此键合且直接接触，而键合层BL1和键合层BL2的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间，且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
参照图6D，在半导体装置600e中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200和阻挡层201。子半导体结构S1和子半导体结构S2通过键合层BL1和阻挡层201的彼此键合而接合在一起，且两者围合形成空腔RC。具体来说，键合层BL1和阻挡层201的一些部分彼此键合且直接接触，而键合层BL1和阻挡层201的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和阻挡层201的所述另一些部分之间，且暴露出键合层BL1和阻挡层201的所述另一些部分的表面。
参照图6E，在半导体装置600f中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200、阻挡层201、缓冲层202以及键合层BL2。子半导体结构S1和子半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起，且两者围合形成空腔RC。具体来说，键合层BL1和键合层BL2的一些部分彼此键合且直接接触，而键合层BL1和键合层BL2的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间，且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
参照图6F，在半导体装置600g中，子半导体结构S1包括压电层106、电极E1和E2、介电层105以及键合层BL1，子半导体结构S2包括载体衬底200、阻挡层201和缓冲层202。子半导体结构S1和子半导体结构S2通过键合层BL1和缓冲层202的彼此键合而接合在一起，且两者围合形成空腔RC。具体来说，键合层BL1和缓冲层202的一些部分彼此键合且直接接触，而键合层BL1和缓冲层202的另一些部分（例如，在垂直于载体衬底200的主表面的方向上）被空腔RC间隔开，即，空腔RC界定在键合层BL1和缓冲层202的所述另一些部分之间，且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
在上述实施例中，半导体装置500a-500g及600a-600g可为体声波谐振器。本公开实施例还提供一种滤波器，所述滤波器可包括上述体声波谐振器中的一或多种。
图7是对比本公开实施例的设置有电荷积聚防止层的体声波谐振器的品质因数随频率变化的曲线Q1和无电荷积聚防止层的体声波谐振器（例如，其中载体衬底200和包括氧化硅的介电层105键合且直接接触）的品质因数随频率变化的曲线Q2。如图7所示，比较曲线Q1和曲线Q2可知，在本公开的实施例中，由于设置了电荷积聚防止层，避免在载体衬底200的表面形成电荷积聚而产生非预期的导电沟道，可避免或降低谐振器的射频损耗，进而提高谐振器的性能，且谐振器的品质因素（Q）大幅提高。
在本公开的各种实施例中，通过在载体衬底的表面设置电荷积聚防止层且在设置电荷积聚防止层之前，移除载体衬底表面可能存在的富电子材料（例如，天然氧化硅层），从而避免在载体衬底的表面形成电荷积聚而产生非预期的导电沟道。例如，载体衬底可为半导体衬底，电荷积聚防止层包括非富电子材料，且至少在与载体衬底接触的表面层不包括富电子材料；因此，可避免在载体衬底的表面形成可能产生电荷积聚的半导体材料和富电子材料的接触界面，从而避免载体衬底的半导体材料从富电子材料中捕获电子而形成电荷积聚并产生非预期的导电沟道，进而可提高半导体装置的性能。在半导体装置是体声波谐振器的实施例中，如此设置可避免或降低体声波谐振器及包括其的滤波器的射频损耗，从而提高谐振器、滤波器的性能和品质因素。
应理解，上述实施例以半导体装置500a-500g、600a-600g为体声波谐振器作为示例来阐述本公开实施例的概念，但本公开并不限于此。本公开实施例也可应用至除体声波谐振器之外的其他类型的半导体装置，以通过在半导体衬底表面设置电荷积聚防止层来避免在半导体衬底表面形成电荷积聚而产生非预期的导电沟道，进而提高半导体装置的性能。
有以下几点需要说明：
（1）本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
（2）在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (31)

1.一种半导体装置，包括：
第一子半导体结构，包括介电层；以及
第二子半导体结构，至少包括载体衬底，所述第二子半导体结构接合至所述第一子半导体结构，
其中，所述第一子半导体结构或所述第二子半导体结构包括电荷积聚防止层，所述电荷积聚防止层设置于所述载体衬底与所述介电层之间，且被配置为避免在所述载体衬底的表面产生电荷积聚而形成非预期导电沟道，
其中，所述载体衬底是半导体衬底，所述电荷积聚防止层与所述载体衬底直接接触，且所述电荷积聚防止层的至少与所述载体衬底直接接触的表面层为非导电层且为非氧化硅层，
其中，所述半导体装置是体声波谐振器，且所述第一子半导体结构还包括压电层以及设置于所述压电层的相对侧的第一电极和第二电极，所述介电层设置于所述压电层与所述第二子半导体结构之间，
所述体声波谐振器具有空腔，所述空腔设置于所述压电层与所述第二子半导体结构之间，且在平行于所述载体衬底的主表面的方向上被所述介电层环绕。
2.根据权利要求1所述的半导体装置，其中所述电荷积聚防止层的至少与所述载体衬底直接接触的所述表面层包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的至少一种。
3.根据权利要求1所述的半导体装置，其中在所述载体衬底与所述电荷积聚防止层的接触界面不包括氧化硅。
4.根据权利要求1所述的半导体装置，其中所述第二子半导体结构还包括阻挡层，所述阻挡层设置于所述载体衬底上且位于所述载体衬底与所述介电层之间，所述阻挡层与所述载体衬底直接接触且充当所述电荷积聚防止层。
5.根据权利要求4所述的半导体装置，其中所述阻挡层为单层结构，且所述阻挡层的材料包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的一种。
6.根据权利要求4所述的半导体装置，其中所述阻挡层为多层结构，且所述阻挡层包括由多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓、氧化硅中的至少两种所组成的叠层，且其中所述阻挡层的与所述载体衬底接触的表面层不包括氧化硅。
7.根据权利要求4所述的半导体装置，其中所述第二子半导体结构还包括缓冲层，所述缓冲层设置于阻挡层的远离所述载体衬底的一侧，且位于所述阻挡层和所述介电层之间。
8.根据权利要求7所述的半导体装置，其中所述缓冲层的材料包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种。
9.根据权利要求7所述的半导体装置，其中所述缓冲层的材料和所述阻挡层的材料中的一者具有拉应力，且另一者具有压应力，以配置成平衡所述载体衬底的翘曲度。
10.根据权利要求7所述的半导体装置，其中所述第一子半导体结构和所述第二子半导体结构通过所述介电层和所述缓冲层的彼此键合而接合在一起。
11.根据权利要求7所述的半导体装置，其中，
所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，
所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述缓冲层的靠近所述第一子半导体结构的一侧，
所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
12.根据权利要求11所述的半导体装置，其中所述第一键合层和所述第二键合层包括非晶硅。
13.根据权利要求7所述的半导体装置，其中，
所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，
所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述缓冲层的彼此键合而接合在一起。
14.根据权利要求13所述的半导体装置，其中所述第一键合层包括非晶硅，所述缓冲层包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种，且所述缓冲层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
15.根据权利要求4所述的半导体装置，其中所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述阻挡层的彼此键合而接合在一起。
16.根据权利要求15所述的半导体装置，其中所述第一键合层包括非晶硅，且所述阻挡层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
17.根据权利要求4所述的半导体装置，其中,
所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，
所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述阻挡层的靠近所述第一子半导体结构的一侧，且
所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
18.根据权利要求1所述的半导体装置，其中所述第一子半导体结构和所述第二子半导体结构中的至少一者还包括键合层，所述键合层设置于所述介电层和所述载体衬底之间，且充当所述电荷积聚防止层。
19.根据权利要求18所述的半导体装置，其中所述键合层包括非晶硅。
20.根据权利要求18所述的半导体装置，其中所述第一子半导体结构包括所述键合层，所述键合层设置于所述介电层的靠近所述第二子半导体结构的一侧，且所述第一子半导体结构和所述第二子半导体结构通过所述键合层和所述载体衬底的彼此键合而接合在一起。
21.根据权利要求18所述的半导体装置，其中，
所述第一子半导体结构还包括第一键合层，所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧；
所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，且充当所述电荷积聚防止层，
所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
22.根据权利要求21所述的半导体装置，其中所述第一键合层和所述第二键合层包括非晶硅。
23.根据权利要求1-22中任一项所述的半导体装置，其中所述第一子半导体结构具有所述空腔，且所述空腔的部分边界由所述介电层界定。
24.根据权利要求1-22中任一项所述的半导体装置，其中所述第一子半导体结构和所述第二子半导体结构围合形成所述空腔，且所述空腔由所述第一子半导体结构和所述第二子半导体结构的面对彼此的材料层界定。
25.根据权利要求1所述的半导体装置，其中，
所述空腔由所述介电层和所述压电层界定；
在平行于所述载体衬底的所述主表面的所述方向上，所述介电层具有面对彼此且界定所述空腔的侧壁；
在垂直于所述载体衬底的所述主表面的方向上，所述介电层和所述压电层具有面对彼此且界定所述空腔的表面。
26.根据权利要求1所述的半导体装置，其中，
所述第二子半导体结构还包括阻挡层和缓冲层，所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧；
所述空腔由所述第一子半导体结构的所述介电层、所述压电层和所述第二子半导体结构的所述缓冲层界定。
27.根据权利要求1所述的半导体装置，其中，
所述第一子半导体结构还包括第一键合层，所述第一键合层沿着所述介电层的侧壁及其靠近所述第二子半导体结构的一侧的表面、所述压电层和所述第二电极的靠近所述第二子半导体结构的一侧的表面设置，所述第一键合层的第一部分键合至所述第二子半导体结构，且所述空腔界定在所述第一键合层的第二部分与所述第二子半导体结构之间。
28.根据权利要求27所述的半导体装置，其中，
所述第二子半导体结构还包括第二键合层，所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，
所述第一键合层的所述第一部分键合至所述第二键合层的第一部分，且
所述空腔界定在所述第一键合层的所述第二部分与所述第二键合层的第二部分之间。
29.根据权利要求27所述的半导体装置，其中所述第一键合层的所述第一部分键合至所述载体衬底的第一部分，且所述空腔界定在所述第一键合层的所述第二部分与所述载体衬底的第二部分之间。
30.根据权利要求27所述的半导体装置，其中，
所述第二子半导体结构还包括阻挡层，所述阻挡层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，
所述第一键合层的所述第一部分键合至所述阻挡层的第一部分，且
所述空腔界定在所述第一键合层的所述第二部分与所述阻挡层的第二部分之间。
31.根据权利要求27所述的半导体装置，其中，
所述第二子半导体结构还包括阻挡层和缓冲层，所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧，
所述第一键合层的所述第一部分键合至所述缓冲层的第一部分，且
所述空腔界定在所述第一键合层的所述第二部分与所述缓冲层的第二部分之间。
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