CN114868187A - 用于存储器装置的基于帧的通信的时钟锁定 - Google Patents

Abstract

描述了用于存储器装置的基于帧的通信的时钟锁定的方法、系统和装置。存储器系统可包含存储器装置和主机装置。所述存储器装置可从所述主机装置接收一或多个数据帧，所述一或多个数据帧由所述主机装置使用第一帧时钟传送。所述存储器装置可在接收到所述一或多个帧时产生与所述一或多个帧对准的第二帧时钟，并将所述存储器装置的一或多个操作与所述第二帧时钟对准。在一些实例中，所述主机装置可基于传输所述第一组帧而从所述存储器装置接收第二组帧。所述主机装置可将所述主机装置的一或多个操作与从所述存储器装置接收到的所述第二组帧对准。

Description

用于存储器装置的基于帧的通信的时钟锁定

交叉引用

本专利申请要求约翰逊(Johnson)于2020年11月18日提交的标题为“用于存储器装置的基于包的通信的时钟锁定(CLOCK LOCKING FOR PACKET BASED COMMUNICATIONS OFMEMORY DEVICES)”的第16951705号美国专利申请和约翰逊于2019年12月20日提交的标题为“用于存储器装置的基于包的通信的时钟锁定(CLOCK LOCKING FOR PACKET BASEDCOMMUNICATIONS OF MEMORY DEVICES)”的第62/951,811号美国临时专利申请的优先权；其中每一申请转让给本受让人且其中每一申请明确地以全文引用的方式并入本文中。

背景技术

下文大体上涉及一或多个存储器系统，且更确切的说，涉及用于存储器装置的基于帧的通信的时钟锁定。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。例如，二进制存储器单元可编程到两种支持状态中的一种，常常由逻辑1或逻辑0来表示。在一些实例中，单个存储器单元可支持多于两个状态，所述状态中的任一个可被存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫属化物存储器技术等。存储器单元可为易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在下仍可维持所存储的逻辑状态很长一段时间。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失它们所存储的状态。

附图说明

图1示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的装置的实例。

图2示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的存储器裸片的实例。

图3示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的结构的实例。

图4示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的存储器系统的框图的实例。

图5A和5B示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的框图的实例。

图6示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的时序图的实例。

图7示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的时序图的实例。

图8示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的存储器系统的框图的实例。

图9A和9B示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的框图的实例。

图10示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的时序图的实例。

图11示出根据本文所公开的实例的支持用于存储器装置的基于帧的通信的时钟锁定的时序图的实例。

图12和13示出根据本文所公开的实例的说明支架用于存储器装置的基于帧的通信的时钟锁定的一或多种方法的流程图。

具体实施方式

存储器控制器和存储器装置可配置成相对快速地传送大量数据。在一些实例中，为了促进此类高数据速率，帧的每个符号都可用于传送数据或控制信息，且不用于传送开销信令，例如标头(例如，标头可为可能会减小存储器控制器和存储器装置之间的总体数据传递速率的开销)。然而，在一些情况下，在没有开销信令的情况下进行通信的一些技术可能是不足的。例如，存储器控制器可以通过多个数据信道向存储器装置传输数据和/或命令，以促进相对较高的数据速率。随着信道数量(例如，数字量或数目)的增加，与存储器控制器和存储器装置之间的通信相关联的错误和/或延迟的可能性相对较高。此外，一些配置成识别帧边界(例如，不使用帧中的标头)的电路可以利用存储器系统中相对大量的功率和空间。

本文中描述了用于主机装置和存储器装置之间的时钟锁定通信协议的技术。确切地说，所描述的技术使得存储器系统能够实施帧同步程序以基于帧时钟(例如，不使用标头或帧内的其它信息)识别帧的起点、末尾或其它片段。此类技术还可减轻存储器系统中时延和错误的影响。例如，存储器控制器可产生一或多个数据帧以传输到存储器装置。所述一或多个数据帧可对准到由存储器控制器处的组件产生的帧时钟(例如，参考帧时钟)。存储器装置可接收所述一或多个数据帧并将数据帧对准到存储器装置处产生的第二帧时钟。例如，存储器装置可基于第二帧时钟而执行帧同步程序，以便准确地接收和解码数据帧，同时通信错误的可能性减小(例如，由于考虑到了存储器操作的时延)。存储器控制器还可从存储器装置接收数据(例如，包含读取数据以及其它数据实例的一或多个数据帧)。在一些实例中，存储器控制器可包含配置成产生用于执行帧同步程序的第三帧时钟的组件。在一些其它实例中，存储器控制器可包含用于从存储器装置接收和解码数据的不同组件，例如延迟锁定环路电路。另外或替代地，本文所述的技术可使得存储器装置在第一时间周期期间传输第一时钟模式(例如，确保在系统的作用时间周期期间通信更可靠的全速率时钟模式)并在第二时间周期期间传输第二时钟模式(例如，用于在系统的空闲时间周期期间提供增强的功率节省的帧时钟模式)。

本公开的特征首先在参考图1-2所描述的存储器装置和裸片的上下文中描述。本公开的特征在参考图3-13所描述的涉及用于存储器装置的基于帧的通信的时钟锁定的结构、框图、时序图和流程图的上下文中进一步描述。

图1示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的装置100的实例。装置100可包含主机装置105和多个存储器装置110。所述多个存储器装置110可以是更精细颗粒的存储器装置(例如，更精细颗粒的动态读取存取存储器(DRAM)或更精细颗粒FeRAM)的实例。

主机装置105可以是处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或芯片上系统(SoC)的实例。在一些情况下，主机装置105可以是与存储器装置分离的组件，使得主机装置105可以与存储器装置分开制造。在一些情况下，主机装置105可在存储器装置110(例如，笔记本电脑、服务器、个人计算装置、智能手机、个人计算机)外部。在装置100中，存储器装置110可配置成存储主机装置105的数据。主机装置105可使用通过信号路径传送的信号与存储器装置110交换信息。在一些情况下，信号路径至少部分地包含插入件(例如，硅插入件或有机衬底)。

在一些情形中，使用主机装置105和存储器装置110之间的高速连接，装置100可执行得更好。因而，一些存储器装置110支持具有每秒多个兆兆字节(TB/s)带宽需求的应用、进程、主机装置或处理器。在可接受的能量预算内满足此类带宽约束具有挑战。

存储器装置110可配置成使得存储器装置110中的存储器单元和主机装置105之间的信号路径尽可能得短。例如，存储器装置110可以是无缓冲存储器装置。在另一实例中，将存储器装置110与主机装置105耦合的数据信道可配置成短于先前设计。

在一些情况下，插入件可用于耦合存储器装置110与主机装置105。取决于主机装置105的约束(例如，带宽约束)，可以使用各种不同类型的插入件(例如，硅插入件或有机插入件)。存储器装置110的存储器裸片可配置成与多种类型的插入件合作。因而，存储器装置110的存储器裸片可基于用于耦合主机装置105与存储器装置110的插入件的类型而重新配置。

在一些实例中，存储器装置110和/或主机装置105可实施时钟锁定通信协议，如本文中所描述。例如，存储器控制器(例如，主机装置105或存储器装置110的存储器控制器)可产生第一帧时钟(例如，参考帧时钟)和对准到第一帧时钟的一或多个数据帧。存储器装置110的组件可从存储器控制器接收所述一或多个数据帧(例如，经由存储器控制器和存储器装置110之间的数据信道)，并将数据帧对准到在存储器装置110处产生的第二帧时钟。例如，存储器装置110可基于第二帧时钟而执行帧同步程序，以便准确地接收和解码数据帧，同时通信错误的可能性减小。存储器控制器还可从存储器装置110接收数据。在一些实例中，存储器控制器可包含配置成产生用于执行相关联帧同步程序的第三帧时钟的组件。在一些其它实例中，存储器控制器可包含用于从存储器装置110接收和解码数据的不同组件，例如延迟锁定环路电路。另外或替代地，本文所述的技术可使得存储器装置110和/或存储器控制器在第一时间周期期间传输第一时钟模式(例如，确保在作用时间周期期间通信更可靠的全速率时钟模式)并在第二时间周期期间传输第二时钟模式(例如，用于在空闲时间周期期间提供增强的功率节省的帧时钟模式)。

图2示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的存储器裸片200的实例。在一些情况下，存储器裸片200可被称为存储器阵列、存储器单元阵列或存储器单元叠组。存储器裸片200的各种组件可配置成促进主机装置和与存储器裸片200相关联的存储器装置之间的高带宽数据传递。

存储器裸片200可包含多个存储器单元组205(如白色框所表示)、穿过存储器裸片200的存储器单元的多个输入/输出(I/O)区域210(有时被称为I/O区或I/O条带)和耦合存储器裸片200与主机装置的多个数据信道215。存储器单元组205中的每一个包含配置成存储数据的多个存储器单元。存储器单元可以是DRAM存储器单元、FeRAM存储器单元或本文所述的其它类型的存储器单元。所述多个I/O区域210可包含多个电源引脚和地引脚，它们配置成耦合存储器裸片200的存储器单元与电源和地。

存储器裸片200可划分成与不同数据信道215相关联的单元区220。例如，单个数据信道215可配置成将单个单元区220耦合到主机装置。I/O区域的引脚可配置成将存储器裸片200的多个单元区220耦合到电源、地、虚拟地和/或其它支持组件。

为了在主机装置(未示出)和存储器裸片200之间提供高数据吞吐量(例如，多个TB/s)，相比于先前解决方案，可以缩短任何给定存储器单元和主机接口之间的路径长度。另外，缩短任何给定存储器单元和主机装置之间的数据路径还可减少在所述给定存储器单元的存取操作(例如，读取操作或写入操作)期间消耗的功率。不同架构和/或策略可用于减少数据路径的大小。

在一些实例中，存储器裸片200可分割成多个单元区220。每个单元区220可与一个数据信道215相关联。示出两个不同类型的单元区220，但是整个存储器裸片200可以用具有任何形状的任何数量的单元区220填充。单元区220可包含多个存储器单元组205。一个单元区220中可存在任何数量的组205。例如，存储器裸片200示出包含八个组205的第一单元区220和包含十六个组205-a的第二单元区220-a。然而，单元区中的其它数量的组是可能的(例如，两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等等)。单元区220的大小可基于主机装置的带宽约束、主机装置或存储器装置的功率约束、数据信道的大小、用于耦合存储器裸片200与主机装置的插入件的类型、与数据信道相关联的数据速率、其它考虑因素或其组合而选择。在一些情况下，存储器裸片200可分割成使得每个单元区220是相同大小。在其它情况下，存储器裸片200可分割成使得存储器裸片200具有不同大小的单元区220。

数据信道215(与单元区相关联)可包含用于耦合单元区220的存储器单元与主机装置的引脚。数据信道215的至少一部分可包括插入件的信道。数据信道215可包含指定数据信道215中有多少数据引脚225(有时表示为DQ引脚)的数据宽度。数据信道215中的引脚数量可基于存储器装置中的层数量，因为单个数据信道215可配置成与多个层耦合。例如，数据信道可具有两个数据引脚(例如，X2信道)、四个数据引脚(例如，X4信道)、八个数据引脚(例如，X8信道)、十六个数据引脚(例如，X16信道)等等的信道宽度。数据信道还可包含至少一个命令/地址(C/A)引脚230。单元区220中的每一存储器单元可配置成使用与单元区220相关联的引脚225、230向主机装置及从其传递数据。数据信道215还可包含时钟引脚(例如，CLK)和/或寄存器时钟引脚(例如，RLCK)。在一些情况下，数据信道215可包含错误校正码(ECC)引脚(未示出)，用于促进错误检测和校正程序。

在一些情况下，I/O区域210可平分单元区220中的存储器单元组205。以此方式，任何单独存储器单元的数据路径都可缩短。C/A引脚230可配置成在存储器裸片200和主机装置之间传送命令帧。

在一些实例中，包含存储器裸片200的存储器系统可实施时钟锁定通信协议，如本文中所描述。例如，存储器控制器(例如，主机装置105或存储器装置110的存储器控制器)可产生第一帧时钟(例如，参考帧时钟)和对准到第一帧时钟的一或多个数据帧，例如经由数据信道215传输到存储器裸片200的读取命令数据。存储器装置110(例如，包含存储器裸片200)的组件可从存储器控制器接收所述一或多个数据帧，并将数据帧对准到在存储器装置110处产生的第二帧时钟。例如，存储器装置110可基于第二帧时钟而执行帧同步程序，以便准确地接收和解码数据帧，同时通信错误的可能性减小，例如原因在于考虑到了与接收读取命令和将相关联读取数据传输回控制器相关联的时延。作为实例，存储器控制器还可从存储器装置110接收数据(例如，读取数据)。在一些实例中，存储器控制器可包含配置成产生用于执行相关联帧同步程序的第三帧时钟的组件。在一些其它实例中，存储器控制器可包含用于从存储器装置110接收和解码数据的不同组件，例如延迟锁定环路电路。另外或替代地，本文所述的技术可使得存储器装置110和/或存储器控制器在第一时间周期期间传输第一时钟模式(例如，确保在作用时间周期期间通信更可靠的全速率时钟模式)并在第二时间周期期间传输第二时钟模式(例如，用于在空闲时间周期期间提供增强的功率节省的帧时钟模式)。

图3示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的帧训练程序的结构300的实例。结构300示出训练模式315的两个实例(例如，第一实例305和第二实例310)。每一实例305、310示出帧训练程序(例如，帧同步程序)中的步骤。帧可以指在主机装置和存储器装置之间传送的数据单位。帧可包含在已识别帧边界之后传送的一定数量的位。在一些情况下，帧可被称为包。

帧训练程序是存储器装置用来识别正确帧边界的过程。通过帧边界，存储器装置可产生帧时钟，所述帧时钟用于在整个作用会话期间识别帧边界(即，帧的开始和停止)。帧时钟可基于系统时钟、符号长度和帧长度。在一些实例中，系统时钟可以是主机装置处的写入时钟(WCK)。在一些情况下，帧时钟是时序依赖于系统时钟的虚拟时钟。在其它情况下，帧时钟是初始化为跟踪帧的物理时钟。

训练模式315包括设置为用于识别帧边界的预定符号值的长串符号320。训练模式315可包括多个训练帧325，每个训练帧325包括一组有序的预定符号值330。符号值的实例可以是后跟着一组逻辑‘0’的一组逻辑‘1’，反之亦可。训练帧325的帧长度可等于在作用会话期间由主机装置传输的帧的帧长度。使用多个训练帧，存储器装置可配置成确定帧边界335，并产生用于在作用会话期间识别帧的起点(或末尾，视具体情况而定)的帧时钟。

在激活时间周期期间且作为帧训练程序的部分，主机装置可将训练模式315传输到存储器装置。存储器装置可确定训练模式何时传输，使得它可以准备好初始化帧训练程序。

如第一实例305中所示，在接收到训练模式315后，存储器装置识别训练模式的符号作为第一帧边界估计340。使用第一帧边界估计和/或已知帧长度，存储器装置可产生第一帧估计345。第一帧估计345包含训练模式315的数量等于训练帧325的帧长度的符号。存储器装置可识别第一帧估计345的所述一组有序符号。存储器装置可比较第一帧估计345的所述一组有序符号与所述一组有序的预定符号值330。

如果第一帧估计345的所述一组有序符号匹配所述一组有序的预定符号值330，那么存储器装置可识别包括第一帧边界估计340的符号的上升边沿作为帧边界。如果所述组不匹配，那么存储器装置可第二帧边界估计350和第二帧估计355，如第二实例310中所示。接着，存储器装置可重复比较第二帧估计355中的所述一组符号值与所述一组有序的预定符号值330的相同过程。此过程可一直持续到找到正确的帧边界为止。

在一些情况下，第一帧边界估计340和第二帧边界估计350之间的差可以是一个符号。在这些情况下，存储器装置可在确定帧边界不正确后将边界估计滑动一个符号。在其它情况下，存储器装置可基于预定符号距离(例如，一个、两个、三个、四个、五个、六个符号等等)而选择第二帧边界估计350。在一些情况下，存储器装置可基于在第一帧估计345中找到的所述一组有序符号值而选择第二帧边界估计。例如，如果存储器装置知晓一组预定符号值是111000且第一帧估计345的所述一组符号值是001110，那么存储器装置可识别第一帧估计345的第三符号作为第二帧边界估计350。

一旦存储器装置识别出正确帧边界，存储器装置就可基于帧同步过程产生帧时钟。所述帧时钟可指示作用会话中的新帧的开始。使用帧时钟，存储器装置和主机装置可能不需要使用标头来指示帧的位置，由此释放更多符号用于实质性数据。在一些情况下，帧边界可与帧中的第一符号(或第一符号周期)的上升边沿对准。因而，帧时钟还可与帧的符号周期的上升边沿对准。

在一些实例中，存储器控制器可产生第一帧时钟(例如，参考帧时钟)和对准到第一帧时钟的一或多个数据帧。存储器装置(例如，存储器装置110)的组件可从存储器控制器接收所述一或多个数据帧，并将数据帧对准到在存储器装置处产生的第二帧时钟。例如，存储器装置可执行与第一帧时钟和第二帧时钟相关联的帧训练程序，以便准确地接收和解码数据帧，同时通信错误的可能性减小。存储器控制器还可从存储器装置接收数据。在一些实例中，存储器控制器可包含配置成产生用于执行相关联帧同步程序的第三帧时钟的组件。在一些其它实例中，存储器控制器可包含用于从存储器装置接收和解码数据的不同组件，例如延迟锁定环路电路。另外或替代地，本文所述的技术可使得存储器装置和/或存储器控制器在第一时间周期期间传输第一时钟模式(例如，确保在作用时间周期期间通信更可靠的全速率时钟模式)并在第二时间周期期间传输第二时钟模式(例如，用于在空闲时间周期期间提供增强的功率节省的帧时钟模式)。

图4示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的装置和方法的存储器系统400的实例框图。存储器系统400可包含存储器控制器405。存储器控制器405可以是本文所述的存储器控制器(例如主机装置105的存储器控制器、存储器装置110的存储器控制器等)的实例。存储器系统400还可包含存储器装置410。存储器装置410可以是本文所描述的存储器装置(例如存储器装置110、存储器裸片200等)的实例。存储器系统400还可包含存储器单元阵列415，其与本文所述的各种装置、控制器和组件成电子连通。尽管出于图示清晰的目的，将存储器系统400的所述各种装置和组件示出为分开的，但是应理解，存储器系统400中所示的任何装置或组件可以组合(例如，存储器控制器405和/或存储器单元阵列415可被视为存储器装置的一部分)、布置在不同位置，包含与彼此的不同连接，等等。一般来说，图4-7可示出用于本文所述的时钟锁定通信协议的装置和方法的第一实例的实例。

存储器系统400可包含数据信道440。数据信道440可以是上文参考图2所描述的数据信道215的实例。在一些实例中，数据信道440可配置成向存储器控制器405和存储器装置410及从其传输数据(例如，在存储器控制器405和存储器装置410之间双向传输数据)。尽管出于图示清晰的目的，示出有四个数据信道440，但是可存在任何数量的数据信道440。例如，存储器系统400可包含相对较高数目的数据信道440(例如，一个、两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个数据信道等)。存储器系统400可使用帧协调存储器控制器405和存储器装置410之间的数据通信。在一些情况下，存储器系统400内通信的时延可导致存储器装置410和存储器控制器405之间的通信错误。此类时延的原因可能在于数据从存储器控制器405发出(例如，读取或写入命令)的时间和存储器控制器405处从存储器装置410接收数据(例如，读取由读取命令指示的地址的数据)的时间之间存在延迟。此类时延还可能会增加通信错误的可能性，例如，当存储器系统400包含相对较高数目的数据信道440时。

本文所述的技术可使得存储器装置410和/或存储器控制器405能够基于帧同步程序(例如，关于图3所描述的帧训练程序)识别一或多个数据帧的开始、末尾或其它间隔。此类技术还可使得存储器装置410和/或存储器控制器405能够考虑通信时延并减小通信错误的可能性。例如，在存储器控制器405和存储器装置410之间可能没有基于时延建立读取数据和/或写入数据的数据对准的公共帧时钟传输。此类实例可能导致与在存储器控制器405处产生并从存储器控制器405传输到存储器装置410的参考帧时钟对准的数据包与从存储器装置410传输到存储器控制器405的数据包(例如，读取数据包)之间的未知或不期望的相位关系。因此，本文描述的各种组件可以使存储器控制器405和存储器装置410能够考虑时延并将接收到的数据包与一或多个存储器操作对准。

例如，存储器控制器405可包含配置成执行一或多个存储器操作的控制器组件420。控制器组件420可包含参考组件430。参考组件430可以是配置成产生用于将数据传送到存储器装置410的参考帧时钟的电路。当使用数据帧传送数据时，信息可包化为不同帧。数据帧的边界可基于参考帧时钟。其它控制器组件420可产生或接收命令信息(例如，命令包)以在存储器单元阵列415上执行存储器操作(例如，存取操作，如读取操作或写入操作)。命令信息可包含读取存储器单元阵列415的一或多个地址的命令、将数据写入到存储器单元阵列415的一或多个地址的命令等等。参考组件430可产生参考帧时钟，并且数据帧可通过控制器组件420中的一或多个对准到参考帧时钟。

存储器控制器405可经由一或多个数据信道440(例如，数据信道440-a和/或数据信道440-b)将数据帧(例如，包含命令信息的数据包，如读取命令包和相关联的地址包)传输到存储器装置410。存储器控制器405可根据参考帧时钟(例如，在存储器控制器405处命令时序域中产生的帧时钟可用于基于帧时钟的周期而产生数据帧)传输数据帧。

为了在存储器控制器405和存储器装置410处均对准帧边界，可执行帧同步程序。例如，可执行参考图3所描述的帧同步程序。在一些实例中，存储器控制器405可将一或多个训练帧(即，训练帧)传输到存储器装置410。存储器装置410可使用训练帧执行帧同步程序。例如，存储器装置410可包含装置组件425。装置组件425可包含配置成使用帧时钟产生电路产生存储器装置410内部的帧时钟的时钟组件435-a。时钟组件435-a还可配置成基于帧同步，使用帧时钟对准电路而对准所产生的帧时钟与从存储器控制器405传输的训练帧。在一些实例中，存储器控制器405还可向存储器装置410传输时钟信号(例如，全速率时钟)，其可供时钟组件435-a用于产生和/或对准帧时钟。例如，时钟信号可指示在存储器控制器405和存储器装置410之间传送的数据的一或多个单位间隔(UI)。

存储器装置410可响应于接收到的数据帧(例如，包含例如读取命令的命令信息的数据帧)而将一或多个数据帧传输到存储器控制器405。例如，命令信息可包含读取命令，并且存储器装置410可经由数据信道440-c和440-d将读取数据作为数据帧传输到存储器控制器405。然而，可存在与此类通信相关联的时延。例如，从存储器控制器405传输数据帧和从存储器装置410接收数据帧之间可存在延迟，这可导致通信错误(例如，由于存储器控制器405处的参考时钟和在存储器装置410处产生的帧时钟之间的相位不对准)。

控制器组件420还可包含时钟组件435-b。时钟组件435-b可包含帧时钟产生电路和帧时钟对准电路。帧时钟产生电路可配置成在存储器控制器405处产生帧时钟，且帧时钟对准电路可配置成将帧时钟对准到从存储器装置410接收到的数据帧(例如，包含响应于读取命令而传输的读取数据的数据帧)。在一些实例中，时钟组件435-b可从存储器装置410接收时钟信号，例如返回时钟(RCK)信号(例如，与对准到从存储器装置410传输的数据的返回时钟相关联)。时钟组件435-b可使用时钟信号产生帧时钟和/或将帧时钟对准到接收到的数据帧。例如，时钟组件435-b可使用时钟信号作为帧定位程序的部分(例如，以便将RCK的边沿对准到接收到的数据的单位间隔(UI)的中心)。

图5A和图5B分别示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的存储器控制器500和存储器装置501的框图的实例。存储器控制器500可示出本文所描述的一或多个存储器控制器(例如，存储器控制器405、主机装置105的存储器控制器、存储器装置110的存储器控制器等)的框图。存储器装置501可示出本文所述的一或多个存储器装置(例如，存储器装置110(例如，DRAM)、存储器裸片200、存储器装置410等)的框图。尽管出于图示清晰的目的，图5A和5B的各种装置和组件示出为在单独的板上，但是任何装置或组件可以组合、布置在不同位置，包含与彼此之间的不同连接，可包含额外组件或电路系统，或者可以不包含所示组件或电路系统中的一些。

在本文所述的一些存储器系统中，参考帧时钟可在存储器系统的存储器控制器500处产生(例如，使用如图4中所描述的参考组件430)。在一些实例中，训练算法可用于将存储器装置501的接口(例如，DRAM接口)对准到参考帧时钟的节律，例如本文参考图3所述的训练程序。参考帧时钟可在存储器装置501处在内部重新产生，而不必将实际帧时钟从存储器控制器500传输到存储器装置501(例如，经由存储器装置501处的一或多个帧产生电路)。在一些情况下，帧可以指包的周期性起点和末尾，且包可被称为包含在帧的帧周期中的数据字段。

一或多个数据帧可传送命令信息。例如，数据帧可对应于命令包。命令包可包含基于是哪一命令用信号通知(例如，从存储器控制器500到存储器装置501)(例如读取命令、写入命令、刷新命令及其它命令实例)而变化的数据字段大小。在一些实例中，激活命令的地址字段可以是十三位，列命令的地址字段可以是六位。因此，包内的数据字段可在大小方面不同，但是在一些情况下，可基于帧时钟周期而维持总体包大小。在这些情况下，字段中可存在未使用的数据字段，且未使用的数据字段可被重新分配用于新目的或保持不被用于特定命令。包大小可受数据和/或命令总线的宽度、帧内的UI数量(例如，位-时间)或这两者限制。然而，此类方案可相对低效，并且可能会减少存储器系统中的总通信带宽，例如，由于与指示帧的开始和/或末尾相关联的信令开销(例如，包含在包中的流控制位)。因此，所描述的技术使得存储器系统的装置和/或组件能够利用例如通过信道初始化算法(例如，训练程序的初始化算法)建立的周期性帧。帧的时序可在存储器系统的存储器装置501和存储器控制器500之间连续地维持。存储器装置501可基于数据帧中的经解码位模式(例如，基于控制信息，如命令包的命令字段)而作用于每个字段(即，执行一或多个存储器操作，如存取操作)。

在一些实例中，可存在与存储器系统中的通信相关联的时延。例如，命令(例如，读取命令或写入命令)从存储器控制器500发出到存储器装置501的时间和数据从存储器装置501接收到存储器控制器500的时间(例如，当数据呈现于双向数据总线上(例如，由经由DQ引脚传输的信号呈现)时)之间可存在延迟。在一些实例中，用于通信的帧周期可以是固定的，并且用于命令和/或数据的定时粒度可在帧时钟周期中测量。在此类实例中，存储器控制器500还可建立用于从存储器装置501接收读取数据的与用于在存储器控制器500处传输一或多个帧(例如，包含命令、命令信息、数据等等的帧)的参考帧时钟分开的公共帧周期。在一些情况下，存储器控制器500和存储器装置501之间可能没有公共时钟(例如，基于时延建立读取和/或写入数据之间的数据对准的时钟信号)传输，例如以便减少信令开销并增加存储器系统中的通信的带宽和数据速率。在这些情况下，在存储器控制器500处产生的参考帧时钟与用于将一或多个帧(例如，指示读取数据包)从存储器装置501传输到存储器控制器500的帧时钟可具有随机相位关系。此类随机或另外未知的相位关系可导致通信错误，因为当解码所述一或多个帧(例如，指示数据的不具有标头的帧或指示数据帧的开始和/或末尾的其它信息)时未考虑到相关时延。在一些实例中，在存储器系统中可能比较难以考虑到时延。举例来说，根据时延跟踪来准确地对准传输到存储器控制器500的帧(例如，包含读取数据包)可能比较难。也就是说，通信和/或帧时序(例如，其中数据传输开始或结束的帧周期)的时延可能难以确定，举例来说，因为存储器装置501处的输出时钟(例如，返回时钟)和存储器控制器500处的参考帧时钟之间的相位对准是未知的。

因此，本文所述的技术可使得一或多个组件、方法和/或装置在启用相对较高数据速率和通信时考虑时延。例如，存储器控制器500可示出用于实施本文所描述的帧周期通信的若干组件，然而，可存在额外组件或比所示更少的组件。存储器装置501也可示出用于实施本文所描述的帧周期通信的若干组件，然而，还应理解，可存在额外组件或比所示更少的组件。

在一些实例中，图5A和5B的带圆圈区域可包含配置成产生一或多个帧时钟的电路块。例如，带圆圈区域505可包含配置成产生参考帧时钟的帧时钟产生电路，在图5A中表示为Frame Clock Gen。参考帧时钟可具有开始时间，并且可基于由锁相环路(PLL)或存储器控制器500上的时钟合成电路的其它实例产生的全速率数据时钟。作为实例，PLL可以是具有配置成产生全速率数据时钟的电路系统的控制系统，例如包含变频振荡器、相位检测器、反馈环路等的电子电路，其可产生相位与输入信号的相位相关联的输出信号。在一些实例中，PLL还可产生参考帧时钟并且可以包含在带圆圈区域505中。在一些情况下，参考帧时钟可建立传输到存储器装置501的数据或信息(例如，由一或多个帧在写入指示中传输的命令和数据包)的帧周期和/或边界。

带圆圈区域510-a可包含存储器装置501上对应于帧时钟产生和/或帧时钟对准电路的组件。例如，在UI训练(例如，跨越命令和数据总线的位对准)之后，信道初始化周期可将存储器装置501的内部帧时钟与由控制器传输的训练包对准。也就是说，此类电路可将存储器装置501的在内部产生的帧时钟对准到从控制器传输的传入训练包。在对准存储器装置501的帧时钟后，存储器装置501可使用从数据信号(例如，DQ信号)或错误检测信号驱动的静态值将指示传输回控制器，以及其它实例(例如，通过侧信道读取控制寄存器来传输所述指示)。另外或替代地，存储器控制器500可在指定时间长度内传输训练包，这可使得帧时钟锁定的概率相对较高。在此类实例中，帧时钟锁定可以通过侧信道存取来检查(例如，验证)。

带圆圈区域510-b可包含存储器控制器500上对应于帧时钟产生和/或帧时钟对准电路的组件。例如，带圆圈区域510-b可包含参考带圆圈区域510-a所描述的类似组件。带圆圈区域510-b可使得存储器控制器500能够根据图4-7中描述的第一实例准确地对准从存储器装置501接收到的数据帧。

在一些实例中，存储器装置501和存储器控制器500之间的通信可包含时延。例如，电路路径延迟515示出读取命令和后续读取数据传输的延迟路径。时延可包含与一或多个操作相关联的时间。例如，时延可包含与传输控制器输出路径到存储器装置501相关联的延迟片段(例如，表示为tACh)。另外或替代地，时延可包含要例如通过参考图5B描述的反串行化块(表示为DESER)进行接收和并行化的包的延迟(例如，在图5B中表示为tDIN)。在一些实例中，时延还可包含离散的经编程时延，其可在存储器装置501的模式寄存器中编程。在此类实例中，离散的经编程时延可标记为RL*tFP，其中RL可表示帧时钟周期中的读取时延(例如，RL可以是经编程值)，tFP可表示帧时钟的周期(例如，16UI)。此类离散的经编程时延可从存储器阵列存取数据的电路延迟的一或多个变化。在一些实例中，存储器装置501和存储器控制器500可包含一或多个数据先入先出(FIFO)块。所述一或多个数据FIFO块可配置成补偿阵列存取操作和任何所得数据输出之间的任何时序松弛(例如，时序不对准)。在一些实例中，另外或替代地，时延可包含与从存储器装置501传输到存储器控制器500的读取数据相关联的时钟到输出延迟(例如，表示为tACD)。在一些情况下，本文所述的技术和装置可配置成考虑一些或全部时延并根据时延(例如，至少使用带圆圈区域510-b的组件)将存储器系统的一或多个操作对准到帧时钟。

图6示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的时序图600的实例。通常，时序图600可从存储器装置(例如，存储器装置501)的一或多个输入引脚的角度示出读取存取操作的实例。时序图可包含信号的说明性实例，具体为对应于WCK 605、命令总线610、DQ总线615和RCK 620的信号的说明性实例。

时延可存在于存储器系统的存储器装置和存储器控制器之间的通信中。例如，读取数据时延可以是从存储器控制器传输读取命令(例如，经由传输到存储器装置的输入引脚的一或多个帧)和数据从存储器装置的存储器单元阵列到达(例如，在参考图5A的DQ总线上)之间的时间段。在一些实例中，读取数据时延可包含离散时延(例如，参考图6，表示为‘RL＝5’)。离散时延可包含在帧时钟循环中测量的确定性延迟，并且可以预期掩蔽可变的存储器阵列存取延迟(例如，参考图7，表示为tAA)。读取数据时延还可包含总读取数据时延(例如，参考图6，表示为tDL)。总读取数据时延可以是通过存储器控制器和存储器装置的输入和/或输出电路的延迟的结果。读取数据时延还可包含若干其它时延或延迟片段，如关于图5A和5B所示出和论述。

本文所述的技术和装置可实施一种通信协议，其中全速率时钟(例如，由WCK 605示出的写入时钟)可在存储器控制器和存储器装置之间传输以同步命令信息、数据UI(例如，符号)等等的捕获(例如，接收和/或解码)。例如，帧的一或多个符号可被捕获，并且经捕获符号可形成通信包，例如命令包。在一些情况下，从存储器装置传输(例如，作为一或多个帧)的读取数据与全速率时钟可能不具有限定的时序关系或与参考帧时钟可能不具有限定的关系(例如，以实现更高效的通信)。在一些情况下，参考帧时钟可由一或多个命令帧的周期(例如，命令包周期)来暗示。所述一或多个命令帧可通过由存储器控制器产生的参考帧时钟的节律来划分。数据相对于离散的经编程时延的末尾的延迟(例如，参考图6，标记tDL)可以是相对于从存储器控制器传输到存储器装置的命令和响应于所述命令从存储器装置传输到存储器控制器的数据的往返的输入和输出延迟的结果。

RCK信号可从存储器装置传输到存储器控制器(例如，与来自存储器装置的数据输出并行)。RCK信号可指示与从存储器装置传输的DQ数据对准的返回时钟。RCK信号可被存储器装置视为另一数据输出信号，并且RCK信号还可具有已知传输模式(例如，经预配置模式)。RCK信号可表现为时钟并以系统数据速率转换。RCK信号可以在存储器控制器的输入处用于捕获DQ数据(例如，正确地对准一或多个帧)。例如，存储器控制器可在信道初始化期间训练延迟调整以将RCK的边沿对准到数据UI的中心。在一些情况下，存储器控制器中的RCK信号可存在时钟分布延迟(例如，在图7中表示为tCDHNh)。对准到存储器装置的输出处的第一UI的时钟边沿可由于一或多个时延(例如，tCDHNh)而不同于对准到存储器控制器数据锁存器处的第一UI的时钟边沿，这可考虑到时延并确保更可靠的通信。

图7可示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的装置和方法的时序图700。时序图700可与图5A和5B相关联。例如，时序图700可示出一或多个存储器操作的实例，例如命令发出、基于命令的读取操作、一或多个帧对准程序、一或多个信号传输和通信，以及存储器系统中的存储器操作的其它实例。

时序图700可以是实施连续RCK信号的系统的实例。例如，时钟组件(例如，时钟组件435-b、带圆圈区域510-b，以及时钟组件的其它实例)可包含在存储器控制器中。存储器控制器的时钟组件可包含与存储器装置的时钟组件类似的特征或电路，并且可利用连续RCK信号以维持在DQ总线上从存储器控制器传输的一或多个帧(例如，数据包)之间的对准。存储器控制器的时钟组件(即，帧时钟产生电路)可初始化有从存储器装置接收到的训练模式。训练模式可来源于存储器装置上的训练寄存器或模式产生器(例如，参考图5B，标记为LFSR/训练寄存器)。另外或替代地，所述模式可来源于环回路径，其中存储器控制器驱动训练模式(例如，利用命令信息到存储器装置的传输)。在这些情况下，训练模式可在通过输入/输出电路路径的延迟之后在DQ总线上接收，这可启用由时钟组件产生的帧时钟的准确帧同步。

在一些实例中，RCK前导码还可提供用于捕获数据的有效时钟边沿，例如，而不必补偿存储器控制器处的时钟分布延迟(例如，tCDNh)。为了清楚起见，此类延迟和对应信号由时序图700示出。

图8示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的装置和方法的存储器系统800的实例框图。存储器系统800可包含存储器控制器805。存储器控制器805可以是本文所述的存储器控制器(例如，主机装置105的存储器控制器、存储器装置110的存储器控制器、存储器控制器405等)的实例。存储器系统800还可包含存储器装置810。存储器装置810可以是本文所描述的存储器装置(例如，存储器装置110、存储器裸片200、存储器装置410等)的实例。存储器系统800还可包含与各种装置、控制器和组件成电子连通的存储器单元阵列815，其可以是参考图4所描述的存储器单元阵列415的实例。尽管出于图示清晰的目的，将存储器系统800的各种装置和组件示出为分开的，但是应理解，存储器系统800中所示的任何装置或组件可以组合(例如，存储器控制器805和/或存储器单元阵列815可被视为存储器装置的一部分)、布置在不同位置、包含与彼此的不同连接，等等。一般来说，图8-11可示出用于本文所述的时钟锁定通信协议的装置和方法的第二实例的实例。

存储器系统800可包含数据信道850。数据信道850可以是分别参考图2和4所描述的数据信道215或数据信道440的实例。在一些实例中，数据信道850可配置成向存储器控制器805和存储器装置810(例如，包含存储器单元阵列815)及从其传输数据。尽管出于图示清晰的目的，示出有四个数据信道850，但是可存在任何数量的数据信道850。例如，存储器系统800可包含相对较高数目的数据信道850(例如，一个、两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个数据信道等)。存储器系统800可使用帧协调存储器控制器805和存储器装置810之间的数据通信。在一些情况下，存储器系统800内通信的时延可导致存储器装置810和存储器控制器805之间的通信错误。此类时延的原因可能在于数据从存储器控制器805发出(例如，读取或写入命令)的时间和存储器控制器805处从存储器装置810接收数据(例如，读取由读取命令指示的地址的数据)的时间之间存在延迟。此类时延还可能会增加通信错误的可能性，例如，当存储器系统800包含相对较高数目的数据信道850时。

本文所述的技术可使得存储器装置810和/或存储器控制器805能够基于帧同步程序(例如，关于图3所描述的帧训练程序)识别一或多个数据帧的开始或末尾。此类技术还可使得存储器装置810和/或存储器控制器805能够考虑通信时延并减小通信错误的可能性。例如，在存储器控制器805和存储器装置810之间可能没有基于时延建立读取数据和/或写入数据的数据对准的公共帧时钟传输。此类实例可能导致与在存储器控制器805处产生并从存储器控制器805传输到存储器装置810的参考帧时钟对准的数据包与从存储器装置810传输到存储器控制器805的数据包(例如，读取数据包)之间的未知或不期望的相位关系。因此，本文描述的各种组件可以使存储器控制器805和存储器装置810能够考虑时延并将接收到的数据包与一或多个存储器操作对准。

例如，存储器控制器805可包含配置成执行一或多个存储器操作的控制器组件820。控制器组件820可包含参考组件830。参考组件830可以是配置成产生用于将数据传送到存储器装置810的参考帧时钟的电路。例如，其它控制器组件820(未示出)可产生或接收用于在存储器单元阵列815上执行存储器操作的数据帧(例如，包含用于例如读取操作或写入操作的存取操作的命令的命令包)。数据帧可包含命令信息，例如读取命令信息(例如，读取存储器单元阵列815的一或多个地址的命令)或写入命令信息(例如，写入到存储器单元阵列815的一或多个地址的一组数据)。参考组件830可产生参考帧时钟，并且数据帧可通过控制器组件820中的一或多个对准到参考帧时钟。

存储器控制器805可经由一或多个数据信道850(例如，数据信道850-a和/或数据信道850-b)将数据帧(例如，包含读取命令包和相关联的地址包的数据包)传输到存储器装置810。存储器控制器805可根据参考帧时钟(例如，在存储器控制器805处命令时序域中产生的帧时钟可用于基于帧时钟的周期而产生数据帧)传输数据帧。在一些实例中，存储器控制器805还可将一或多个训练帧传输到存储器装置810。存储器装置810可使用训练帧执行帧同步程序。例如，存储器装置810可包含装置组件825。装置组件825可包含配置成使用帧时钟产生电路产生存储器装置810内部的帧时钟的时钟组件835-a。时钟组件835-a还可配置成基于本文参考图3所描述的帧同步程序，使用帧时钟对准电路而对准所产生的帧时钟与从存储器控制器805传输的训练帧。在一些实例中，存储器控制器805可向存储器装置810传输时钟信号(例如，全速率时钟)，其可供时钟组件835-a用于产生和/或对准帧时钟。例如，时钟信号可指示在存储器控制器805和存储器装置810之间传送的数据的一或多个UI。

存储器装置810可响应于接收到的数据帧而将一或多个数据帧和/或数据包传输到存储器控制器805。例如，数据帧可包含读取命令，并且存储器装置810可将读取数据作为数据帧经由数据信道850-c和850-d传输到存储器控制器805。在一些实例中，装置组件825还可包含多路复用组件840。多路复用组件840可包含时钟信号输出路径(例如，来自存储器装置810的RCK信号的输出路径)中的多路复用电路。多路复用组件840可配置成在全速率时钟模式和帧时钟模式之间切换时钟信号的数据模式。例如，存储器装置810可向存储器控制器805传输全速率时钟模式(例如，以及经由一或多个数据帧传输读取数据)，并且存储器装置810可在空闲周期期间传输时钟信号的帧时钟模式。相比于在空闲周期期间传输RCK信号，通过在空闲周期期间传输帧时钟模式，存储器装置可减少功率消耗。

在一些实例中，控制器组件820还可包含延迟组件845。延迟组件845可以是延迟锁定环路电路的实例。例如，延迟组件845可配置成将帧时钟(例如，存储器控制器805处的参考帧时钟)相位对准到存储器装置810的帧时钟的指示(例如，在存储器装置810处产生的帧时钟经由RCK信号传输的版本)。因此，经相位对准的帧时钟可由于延迟组件845而对准到数据包(例如，响应于读取命令经由一或多个帧而传输的读取数据)。在一些实例中，延迟组件845处的相位对准程序可基于从多路复用组件840接收到的时钟信号(例如，RCK信号模式可用作延迟锁定环路电路的输入)。

图9A和图9B示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的存储器控制器900和存储器装置901的框图的实例。存储器控制器900可示出本文所描述的一或多个存储器控制器(例如，存储器控制器805、主机装置105的存储器控制器、存储器装置110的存储器控制器、存储器控制器500等)的框图。存储器装置901可示出本文所述的一或多个存储器装置(例如，存储器装置110(例如，DRAM)、存储器裸片200、存储器装置810、存储器装置501等)的框图。尽管出于图示清晰的目的，将图9A和9B的各种装置和组件示出为在单独的板上，但是任何装置或组件可以组合、布置在不同位置、包含彼此之间的不同连接、可包含额外组件或电路系统(未示出)，或者可以不包含所示组件或电路系统中的一些。通常，图8-11可示出本文所述的技术和装置的第二实例。例如，图9A可示出具有延迟组件(例如，延迟组件845)而不是如图4-7中所论述的时钟组件(例如，时钟组件435-b)的存储器控制器900。

延迟组件可由图9A的带圆圈区域910指示。延迟组件可包含延迟锁定环路电路。如所示，RCK信号可通过时钟树路由到存储器控制器900的一或多个DQ输入。RCK信号还可路由到相位检测器电路(例如，在图9A中表示为Phi)。相位检测器电路还可接收参考帧时钟，例如，在参考帧时钟通过与RCK时钟树分布的延迟模型串联的延迟线(例如，延迟路径915和本文所述的其它各种时延)之后。RCK时钟树分布的延迟模型可为通信准确地考虑到时延，这可实现存储器系统中更加高效和准确的通信。例如，RCK时钟树延迟在存储器控制器900中可以由tCDNh表示。在一些情况下，延迟路径915的输出还可以是存储器控制器900中的一或多个数据FIFO块的输出的时序参考。

延迟组件可包含延迟锁定(DL)块。DL块可将传入数据(例如，指示数据的帧)对准到串并转换器块(例如，标记为DESER)和数据FIFO块，例如在参考帧时钟的延迟版本与相位检测器电路处的RCK信号相位对准之后。存储器控制器900的参考帧时钟和存储器装置901的数据帧时钟之间的可测量相位对准可由读取数据时延的I/O电路路径延迟(例如，至少参考图12，表示为tDL)提供。在一些实例中，存储器控制器900可配置成跟踪相位以延迟分隔的两个时钟之间的时延差(例如，数据FIFO块可发送指针计数通过延迟tDL分隔开的参考信号)。

在一些实例中，参考帧时钟可根据第一方案(例如，16UI周期)操作，并且存储器控制器900的一或多个组件可配置成例如在读取数据传输之间的空闲时间期间驱动RCK信号上的存储器装置901的数据帧时钟的复制品，使得RCK可在空闲时间期间根据第一方案操作。空闲时间可包含信道初始化周期、写入数据周期、空闲DQ总线时间、操作的功率节省模式，以及其它实例。在一些情况下，存储器控制器900可在根据第一方案(例如，16UI帧周期)从存储器装置901驱动RCK信号时在空闲时间期间启用相位检测器。例如，存储器控制器900可在空闲时间期间启用相位检测器以接收RCK信号，并在例如读取周期的其它时间期间相位检测器(例如，将相位检测器配置成保持先前设定值)。启用和/或停用相位检测器的此类控制信令可以由标记为update的输入信号表示。在一些实例中，与控制器输入相关联的数据FIFO块可由于电压和/或温度漂移而吸收相位漂移，这可启用不连续相位检测，同时保持准确且高效的存储器操作。

在一些实例中，存储器装置901可包含多路复用电路(例如，参考图8所描述的多路复用组件840)。多路复用电路可示出为存储器装置901的带圆圈区域920内的一或多个组件。多路复用电路可位于自存储器装置901起的RCK输出路径中。多路复用电路可配置成在全速率时钟模式(例如，010101010…)和帧时钟模式(例如，11111111000000001111…)之间切换从RCK驱动的数据模式。具有全速率时钟模式和帧时钟模式两者的RCK的输出的实例参考图10和11示出并加以描述。在一些实例中，时钟模式可在RCK信号上从DRAM输出(例如，全速率时钟模式)，例如在读取数据经由一或多个帧从存储器装置901传输到存储器控制器900期间。在一些其它实例中，帧时钟模式可在RCK信号上输出，例如在空闲时间(即，空闲周期)期间。此类多路复用电路可使得功率节省增加，因为与转换时钟相关联的功率在空闲时间期间减小。另外，多路复用电路可使得存储器控制器900能够将存储器控制器900的帧时钟锁定到存储器装置901的帧时钟，并跟踪时序组件(例如，与tDL相关联)的任何变化，使得读取数据时延可以被准确地跟踪。

图10示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的时序图1000的实例。通常，时序图1000可示出与通过例如存储器装置901的存储器装置的多路复用电路在第一时钟模式和第二时钟模式(例如，本文所述的全速率时钟模式和帧时钟模式)之间切换相关联的操作。

在一些实例中，数据可以从存储器装置驱动，并且可以产生内部信号。内部信号可启用存储器装置的输出DQ通道以对准到内部时钟(例如，在存储器装置内部)的正确相位。时钟相位数据可发射并基于离散读取时延(例如，在图9A和9B中表示为RL*tFP)或总读取时延(例如，RL*tFP+tDL)。存储器装置的帧时钟可基于经编程RL而将信号(例如，脉冲宽度表示用于存取的两个数据帧的信号)对准到全速率时钟的正确相位(例如，全速率时钟可以是全速率时钟的经划分和/或多相版本，例如，4相和半速率)。

与RCK相关联的启用信号可经产生以允许一个帧RCK前导码出现(例如，启用信号可在数据在DQ总线上驱动之前产生)。在一些情况下，RCK数据的多路复用选择信号可在启用信号产生的同时切换到全速率时钟模式(例如，转换模式10101010…)。前导码可配置成激励RCK通道以减少RCK信号的第一边沿上的符号间干扰(ISI)，这可改进存储器控制器处的数据捕获时序。在一些情况下，DQ总线前导码还可同时驱动。在一些其它情况下，DQ总线前导码可以不驱动(例如，如果写入数据或读取数据已在预期读取数据之前的经限定周期内在DQ总线上驱动)。

在一些实例中，RCK信号可遵循存储器控制器和存储器装置之间的后导码和/或前导码周期的存取规则，以提供准确跟踪。例如，RCK信号可转换读取数据的两个帧，然后RCK输出启用信号可保持开启并转换后导码周期的一个帧。RCK输出启用信号(即，RCK启用信号)可在转换后导码周期的一个帧之后返回到驱动空闲帧时钟模式(例如，与存储器装置的帧时钟对准)。

图11示出根据本文所公开的实例的支持用于存储器装置的基于包的通信的时钟锁定的时序图1100。确切地说，时序图1100示出其中命令(例如，读取命令)的各种间隔可使RCK模式切换重叠和交互的情境。时序图1100示出存储器装置上根据离散时延和相对命令间隔而间隔开的各种信号(例如，多路复用电路的信号和RCK启用信号)，如本文中所描述。也就是说，支持本文所述的技术的各种信号、间隔、时序、时钟、前导码和后导码可作为非限制性实例由时序图1100示出。

图12示出根据本文所公开的实例的说明支持用于存储器装置的基于帧的通信的时钟锁定的一或多种方法1200的流程图。方法1200的操作可由本文所述的存储器装置或其组件实施。例如，方法1200的操作可由参考图1-11所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的各方面。

在1205处，存储器装置可从主机装置接收使用第一帧时钟传送的一或多个数据帧。操作1205可根据本文所述的方法和/或装置执行。

在1210处，存储器装置可基于接收到所述一或多个帧而产生与所述一或多个帧对准的第二帧时钟。操作1210可根据本文所述的方法和/或装置执行。

在1215处，存储器装置可基于产生第二帧时钟而将存储器装置的一或多个操作与第二帧时钟对准。操作1215可根据本文所述的方法和/或装置执行。

在1220处，存储器装置可基于对准所述一或多个操作而执行操作。操作1220可根据本文所述的方法和/或装置执行。

在一些实例中，本文所述的设备可执行一或多种方法，例如方法1200。所述设备可包含用于以下的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：从主机装置接收使用第一帧时钟传送的一或多个数据帧，基于接收到所述一或多个帧而产生与所述一或多个帧对准的第二帧时钟，基于产生第二帧时钟而将存储器装置的一或多个操作与第二帧时钟对准，以及基于对准所述一或多个操作而执行操作。

方法1200和本文所述设备的一些实例可进一步包含用于基于所述一或多个命令而执行一或多个读取操作、一或多个写入操作或其组合的操作、特征、构件或指令。方法1200和本文所述设备的一些实例可进一步包含用于将第二帧时钟与所述一或多个数据帧对准的操作、特征、构件或指令，其中将存储器装置的所述一或多个操作与第二帧时钟对准可基于将第二帧时钟与所述一或多个数据帧对准。方法1200和本文所述设备的一些实例可进一步包含用于向主机装置传输与第二帧时钟对准的数据信号并向主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号的操作、特征、构件或指令。

方法1200和本文所述设备的一些实例可进一步包含用于基于传输所述数据信号而将返回时钟信号从第一符号模式转换到第二符号模式的操作、特征、构件或指令。在方法1200和本文所述设备的一些实例中，返回时钟信号的第一符号模式指示由第二帧时钟指示的帧的开始，返回时钟信号的第二符号模式指示与所述数据信号相关联的单位间隔。

方法1200和本文所述设备的一些实例可进一步包含用于从主机装置接收指示从主机装置传输的数据的单位间隔的时钟信号的操作、特征、构件或指令，其中产生第二帧时钟可基于接收到时钟信号。在方法1200和本文所述设备的一些实例中，所述一或多个数据帧中的每个帧包含对应于时钟的整数数量的单位间隔。在方法1200和本文所述设备的一些实例中，作为训练程序的部分，可传送从主机装置接收到的所述一或多个数据帧。

图13示出根据本文所公开的实例的说明支持用于存储器装置的基于帧的通信的时钟锁定的一或多种方法1300的流程图。方法1300的操作可由本文所述的存储器控制器和/或存储器装置实施。例如，方法1300的操作可由参考图1-11所描述的主机装置(例如，主机装置的存储器控制器)执行。在一些实例中，主机装置可执行一组指令以控制主机装置的功能元件执行所描述的功能。另外或替代地，主机装置可使用专用硬件执行所描述功能的各方面。

在1305处，主机装置可传输与由主机装置产生的第一帧时钟对准的第一组帧。操作1305可根据本文所述的方法和/或装置执行。

在1310处，主机装置可基于传输第一组帧而从存储器装置接收使用不同于第一帧时钟的第二帧时钟传送的第二组帧。操作1310可根据本文所述的方法和/或装置执行。

在1315处，主机装置可将主机装置的一或多个操作与第二组帧对准。操作1315可根据本文所述的方法和/或装置执行。

在一些实例中，本文所述的设备可执行一或多种方法，例如方法1300。所述设备可包含用于以下的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：传输与由主机装置产生的第一帧时钟对准的第一组帧，基于传输第一组帧而从存储器装置接收使用不同于第一帧时钟的第二帧时钟传送的第二组帧，以及将主机装置的一或多个操作与第二组帧对准。

方法1300和本文所述设备的一些实例可进一步包含用于基于从存储器装置接收到第二组帧而产生与第二组帧对准的第三帧时钟的操作、特征、构件或指令，其中对准所述一或多个操作可基于产生第三帧时钟。在方法1300和本文所述设备的一些实例中，将主机装置的所述一或多个操作与第二组帧对准可包含用于基于第一帧时钟和第二帧时钟之间的时延差而将第二组帧与第一帧时钟对准的操作、特征、构件或指令。方法1300和本文所述设备的一些实例可进一步包含用于利用第一组帧传输指示对应于第一组帧的数据的单位间隔的时钟信号的操作、特征、构件或指令。

方法1300和本文所述设备的一些实例可进一步包含用于从存储器装置接收与第二帧时钟对准的数据信号并从存储器装置接收指示与所述数据信号相关联的单位间隔的返回时钟信号的操作、特征、构件或指令。在方法1300和本文所述设备的一些实例中，返回时钟信号包含第一时间周期期间的第一符号模式和第二时间周期期间的第二符号模式，并且其中第一符号模式指示由第二帧时钟指示的帧的开始，第二符号模式指示与所述数据信号相关联的单位间隔。

应注意，上文所描述的方法描述可能实施方案，并且操作和步骤可以重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的部分。

描述一种设备。所述设备可包含：存储器单元阵列；数据信道，其可用于从主机装置接收使用第一帧时钟传送的一或多个数据帧；及第一组件，其可用于基于接收到所述一或多个帧而产生与所述一或多个帧对准的第二帧时钟，所述第二帧时钟可用于基于所述第二帧时钟而将所述设备的一或多个操作与从所述主机装置接收到的所述一或多个数据帧对准。

所述设备的一些实例可包含第二组件，其可用于至少部分地基于接收到所述一或多个帧而执行读取操作，并向所述主机装置传输与所述第二帧时钟对准的数据信号。在一些实例中，所述第二组件可进一步用于向所述主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号，所述返回时钟信号与所述第二帧时钟相关联。

所述设备的一些实例可包含第二组件，其可用于在第一时间周期期间传输具有第一符号模式的返回时钟信号，并在第二时间周期期间传输具有第二符号模式的所述返回时钟信号。在一些实例中，所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始，所述返回时钟信号的所述第二符号模式指示与数据信号相关联的单位间隔。

在一些实例中，所述第一组件可进一步用于从所述主机装置接收指示从所述主机装置传输的数据的单位间隔的时钟信号，其中产生所述第二帧时钟可基于接收到所述时钟信号。在一些实例中，每个帧包含对应于时钟的整数数量的单位间隔。在一些实例中，作为训练程序的部分，可传送从所述主机装置接收到的所述一或多个帧。在一些实例中，所述第一组件包含帧时钟产生电路。

描述一种设备。所述设备可包含处理器、与所述处理器成电子连通的存储器及指令，所述指令存储于所述存储器中且可由所述处理器执行以使所述设备：从主机装置接收使用第一帧时钟传送的一或多个数据帧，基于接收到所述一或多个数据帧而产生与所述一或多个帧对准的第二帧时钟，基于产生所述第二帧时钟而将所述设备的一或多个操作与所述第二帧时钟对准，以及基于对准所述一或多个操作而执行操作。

在一些实例中，所述一或多个数据帧指示一或多个命令，所述存储器进一步包含使所述设备基于所述一或多个命令而执行一或多个读取操作、一或多个写入操作或其组合的指令。在一些实例中，所述存储器可进一步包含用于将所述第二帧时钟与所述一或多个数据帧对准的操作、特征、构件或指令，其中将所述设备的所述一或多个操作与所述第二帧时钟对准可基于将所述第二帧时钟与所述一或多个数据帧对准。在一些实例中，所述存储器可进一步包含用于向所述主机装置传输与所述第二帧时钟对准的数据信号并向所述主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号的操作、特征、构件或指令。

在一些实例中，所述返回时钟信号对应于第一时间周期期间的第一符号模式和第二时间周期期间的第二符号模式，并且所述存储器进一步包含使所述设备基于传输所述数据信号而将所述返回时钟信号从所述第一符号模式转换到所述第二符号模式的指令。在一些实例中，所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始，所述返回时钟信号的所述第二符号模式指示与所述数据信号相关联的所述单位间隔。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上述描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的普通技术人员应理解，所述信号可表示信号总线，其中总线可具有多种位宽度。

术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。

术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当例如控制器的一组件将其它组件耦合在一起时，那么所述组件引发允许信号通过导电路径在所述其它组件之间流动的改变，所述导电路径先前不允许信号流动。

术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。

本文所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，大部分载体为信号)，那么FET可被称作n型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。

本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述实例的概念。

在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。

可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上述描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

例如，结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。

计算机可读媒体包含非暂时性计算机存储装置媒体和通信媒体两者，通信媒体包含有助于将计算机程序从一个地方传递到另一地方的任何媒体。非暂时性存储媒体可以是任何可用的媒体，它可以由通用或专用计算机存取。举例来说且不加限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或任何其它可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可以通过通用或专用计算机或通用或专用处理器存取的非暂时性媒体。并且，任何连接被适当地称为计算机可读媒体。例如，如果软件从网站、服务器或其它远程源使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或红外、无线电和微波等无线技术传输，那么同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或红外、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。所述各项的组合同样包含在计算机可读媒体的范围内。

提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。

Claims (35)

1.一种设备，其包括：

存储器单元阵列；

数据信道，其能够用于从主机装置接收使用第一帧时钟传送的一或多个数据帧；以及

第一组件，其能够用于至少部分地基于接收到所述一或多个帧而产生与所述一或多个帧对准的第二帧时钟，所述第二帧时钟能够用于至少部分地基于所述第二帧时钟而将所述设备的一或多个操作与从所述主机装置接收到的所述一或多个数据帧对准。

2.根据权利要求1所述的设备，其进一步包括：

第二组件，其能够用于：

至少部分地基于接收到所述一或多个帧，执行读取操作；以及

向所述主机装置传输与所述第二帧时钟对准的数据信号。

3.根据权利要求2所述的设备，其中所述第二组件能够进一步用于：

向所述主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号，所述返回时钟信号与所述第二帧时钟相关联。

4.根据权利要求1所述的设备，其进一步包括：

第二组件，其能够用于：

在第一时间周期期间，传输具有第一符号模式的返回时钟信号；以及

在第二时间周期期间，传输具有第二符号模式的所述返回时钟信号。

5.根据权利要求4所述的设备，其中：

所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始；且

所述返回时钟信号的所述第二符号模式指示与数据信号相关联的单位间隔。

6.根据权利要求1所述的设备，其中所述第一组件能够进一步用于：

从所述主机装置接收指示从所述主机装置传输的数据的单位间隔的时钟信号，其中产生所述第二帧时钟至少部分地基于接收到所述时钟信号。

7.根据权利要求1所述的设备，其中每个帧包括对应于时钟的整数数量的单位间隔。

8.根据权利要求1所述的设备，其中作为训练程序的部分，传送从所述主机装置接收到的所述一或多个帧。

9.根据权利要求1所述的设备，其中所述第一组件包括帧时钟产生电路。

10.一种系统，其包括：

主机装置，其能够用于：

产生第一帧时钟；

至少部分地基于所述第一帧时钟，传输一或多个数据帧；以及

存储器装置，其包括多个存储器单元且能够用于：

接收所述一或多个数据帧；以及

将在存储器装置处产生的第二帧时钟对准到所述一或多个数据帧。

11.根据权利要求10所述的系统，其中传输所述一或多个数据帧进一步包括：

利用所述一或多个数据帧传输第一时钟信号，所述第一时钟信号指示与由所述主机装置传输的所述一或多个数据帧相关联的单位间隔。

12.根据权利要求10所述的系统，其中所述存储器装置能够用于：

在所述第二帧时钟的第一帧期间，接收使所述存储器装置执行读取操作的读取命令；

在所述第二帧时钟的第二帧期间，至少部分地基于接收到所述读取命令，将读取数据传输到所述主机装置。

13.根据权利要求10所述的系统，其中所述存储器装置能够用于：

在第一时间周期期间，传输具有第一符号模式的返回时钟信号，其中所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始；以及

在第二时间周期期间，传输具有第二符号模式的所述返回时钟信号，其中所述返回时钟信号的所述第二符号模式指示与数据信号相关联的单位间隔。

14.根据权利要求13所述的系统，其中所述主机装置能够用于：

在所述第二时间周期期间，至少部分地基于传输所述一或多个数据帧，从所述存储器装置接收读取数据；以及

至少部分地基于延迟锁定环路电路、帧时钟产生电路或这两者，将所述读取数据与所述返回时钟信号对准。

15.一种在存储器装置处的方法，其包括：

从主机装置接收使用第一帧时钟传送的一或多个数据帧；

至少部分地基于接收到所述一或多个帧，产生与所述一或多个帧对准的第二帧时钟；

至少部分地基于产生所述第二帧时钟，将所述存储器装置的一或多个操作与所述第二帧时钟对准；以及

至少部分地基于对准所述一或多个操作，执行操作。

16.根据权利要求15所述的方法，其中所述一或多个数据帧指示一或多个命令，所述方法进一步包括：

至少部分地基于所述一或多个命令，执行一或多个读取操作、一或多个写入操作或其组合。

17.根据权利要求15所述的方法，其进一步包括：

将所述第二帧时钟与所述一或多个数据帧对准，其中将所述存储器装置的所述一或多个操作与所述第二帧时钟对准至少部分地基于将所述第二帧时钟与所述一或多个数据帧对准。

18.根据权利要求15所述的方法，其进一步包括：

向所述主机装置传输与所述第二帧时钟对准的数据信号；以及

向所述主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号。

19.根据权利要求18所述的方法，其中所述返回时钟信号对应于第一时间周期期间的第一符号模式和第二时间周期期间的第二符号模式，所述方法进一步包括：

至少部分地基于传输所述数据信号，将所述返回时钟信号从所述第一符号模式转换到所述第二符号模式。

20.根据权利要求19所述的方法，其中所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始，所述返回时钟信号的所述第二符号模式指示与所述数据信号相关联的所述单位间隔。

21.根据权利要求15所述的方法，其进一步包括：

从所述主机装置接收指示从所述主机装置传输的数据的单位间隔的时钟信号，其中产生所述第二帧时钟至少部分地基于接收到所述时钟信号。

22.根据权利要求15所述的方法，其中所述一或多个数据帧中的每个帧包括对应于时钟的整数数量的单位间隔。

23.根据权利要求15所述的方法，其中作为训练程序的部分，传送从所述主机装置接收到的所述一或多个数据帧。

24.一种在主机装置处的方法，其包括：

传输与由所述主机装置产生的第一帧时钟对准的第一组帧；

至少部分地基于传输所述第一组帧，从存储器装置接收使用不同于所述第一帧时钟的第二帧时钟传送的第二组帧；以及

将所述主机装置的一或多个操作与所述第二组帧对准。

25.根据权利要求24所述的方法，其进一步包括：

至少部分地基于从所述存储器装置接收到所述第二组帧，产生与所述第二组帧对准的第三帧时钟，其中对准所述一或多个操作至少部分地基于产生所述第三帧时钟。

26.根据权利要求24所述的方法，其中将所述主机装置的所述一或多个操作与所述第二组帧对准包括：

至少部分地基于所述第一帧时钟和所述第二帧时钟之间的时延差将所述第二组帧与所述第一帧时钟对准。

27.根据权利要求24所述的方法，其进一步包括：

利用所述第一组帧传输指示对应于所述第一组帧的数据的单位间隔的时钟信号。

28.根据权利要求24所述的方法，其进一步包括：

从所述存储器装置接收与所述第二帧时钟对准的数据信号；以及

从所述存储器装置接收指示与所述数据信号相关联的单位间隔的返回时钟信号。

29.根据权利要求28所述的方法，其中所述返回时钟信号包括第一时间周期期间的第一符号模式和第二时间周期期间的第二符号模式，并且其中所述第一符号模式指示由所述第二帧时钟指示的帧的开始，且所述第二符号模式指示与所述数据信号相关联的所述单位间隔。

30.一种设备，其包括：

处理器，

存储器，其与所述处理器成电子连通，以及

指令，其存储在所述存储器中并且能够由所述处理器执行以使得所述设备：

从主机装置接收使用第一帧时钟传送的一或多个数据帧；

至少部分地基于接收到所述一或多个数据帧，产生与所述一或多个帧对准的第二帧时钟；

至少部分地基于产生所述第二帧时钟，将所述设备的一或多个操作与所述第二帧时钟对准；以及

至少部分地基于对准所述一或多个操作，执行操作。

31.根据权利要求30所述的设备，其中所述一或多个数据帧指示一或多个命令，所述存储器进一步包括使所述设备进行以下操作的指令：

至少部分地基于所述一或多个命令，执行一或多个读取操作、一或多个写入操作或其组合。

32.根据权利要求30所述的设备，其中所述存储器进一步包括能够由所述处理器执行以使所述设备进行以下操作的指令：

将所述第二帧时钟与所述一或多个数据帧对准，其中将所述设备的所述一或多个操作与所述第二帧时钟对准至少部分地基于将所述第二帧时钟与所述一或多个数据帧对准。

33.根据权利要求30所述的设备，其中所述存储器进一步包括能够由所述处理器执行以使所述设备进行以下操作的指令：

向所述主机装置传输与所述第二帧时钟对准的数据信号；以及

向所述主机装置传输指示与所述数据信号相关联的单位间隔的返回时钟信号。

34.根据权利要求33所述的设备，其中所述返回时钟信号对应于第一时间周期期间的第一符号模式和第二时间周期期间的第二符号模式，所述存储器进一步包括使所述设备进行以下操作的指令：

至少部分地基于传输所述数据信号，将所述返回时钟信号从所述第一符号模式转换到所述第二符号模式。

35.根据权利要求34所述的设备，其中所述返回时钟信号的所述第一符号模式指示由所述第二帧时钟指示的帧的开始，且所述返回时钟信号的所述第二符号模式指示与所述数据信号相关联的所述单位间隔。

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