CN114864544A - 包括竖直互连器的半导体封装 - Google Patents

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CN
China
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conductive layer
redistribution conductive
redistribution
vertical
semiconductor package
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成基俊
李采城
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SK Hynix Inc
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Abstract

本公开提供包括竖直互连器的半导体封装。所述半导体封装可以包括：至少一个半导体芯片，其布置成使得多个芯片焊盘所在的有源表面面对重分布导电层；多个竖直互连器，每个竖直互联器的一端与多个芯片焊盘中的相应芯片焊盘连接，在竖直方向上朝重分布导电层延伸；成型层，其覆盖半导体芯片和竖直互连器，同时暴露每个竖直互连器的不与芯片焊盘连接的另一端；多个着陆焊盘，其布置在成型层上，并且每个着陆焊盘均与每个竖直互连器的另一端连接；重分布绝缘层，重分布绝缘层覆盖成型层，具有统一暴露多个着陆焊盘的开口；以及重分布导电层，其在成型层和重分布绝缘层上延伸，同时与每个着陆焊盘连接。

Description

包括竖直互连器的半导体封装
技术领域
本公开涉及一种半导体封装，更具体地说，涉及一种包括竖直互连器的半导体封装。
背景技术
电子产品需要在满足高性能/高容量的同时具有较小的体积。因此，这些电子产品中使用的半导体封装也需要具有指定的尺寸或更小的尺寸。
近来，有人提出了一种使用竖直线的扇出式封装。因为这种扇出式封装使用重分布层代替使用传统基板，所以有可能实施相对较薄的半导体封装。
发明内容
在实施方式中，半导体封装可以包括：至少一个半导体芯片，所述至少一个半导体芯片布置成使得多个芯片焊盘所在的有源表面面对重分布导电层；多个竖直互连器，每个竖直互联器的一端与相应芯片焊盘连接，所述多个竖直互连器在竖直方向上朝所述重分布导电层延伸；成型层，所述成型层覆盖所述半导体芯片和所述竖直互连器，同时暴露所述多个竖直互连器中的每个竖直互连器的不与所述芯片焊盘连接的另一端；多个着陆焊盘，所述多个着陆焊盘布置在所述成型层上，并且每个着陆焊盘均与所述竖直互连器中的每个竖直互连器的所述另一端连接；重分布绝缘层，所述重分布绝缘层覆盖所述成型层，具有统一暴露所述着陆焊盘的开口；以及所述重分布导电层，所述重分布导电层在所述成型层和所述重分布绝缘层上延伸，同时与所述着陆焊盘中的每个着陆焊盘连接。
在另一个实施方式中，一个半导体封装可以包括：所述半导体封装包括：至少一个半导体芯片，所述至少一个半导体芯片布置成使得多个芯片焊盘所在的有源表面面对重分布导电层；多个竖直互连器，每个竖直互联器的一端与相应芯片焊盘连接，所述多个竖直互连器在竖直方向上朝所述重分布导电层延伸；成型层，所述成型层覆盖所述半导体芯片和所述竖直互连器，同时暴露所述多个竖直互连器中的每个竖直互连器的不与所述芯片焊盘连接的另一端；重分布绝缘层，所述重分布绝缘层覆盖所述成型层，具有统一暴露所述竖直互连器的所述另一端的开口；以及所述重分布导电层，所述重分布导电层在所述成型层和所述重分布绝缘层上延伸，同时与所述竖直互连器的所述另一端中的每一者连接。
附图说明
图1A至图5是示出根据本公开的实施方式的半导体封装以及用于制造该半导体封装的方法的视图。
图6A至图7B是示出根据本公开的另一实施方式的半导体封装以及用于制造该半导体封装的方法的视图。
图8是示出重分布导电层的变型例的平面图。
图9A和图9B是示出根据本公开的另一实施方式的半导体封装以及用于制造该半导体封装的方法的视图。
图10是根据实施方式示出采用包括半导体封装的存储卡的电子系统的框图。
图11是根据实施方式示出包括半导体封装的另一电子系统的框图。
具体实施方式
下文中，将参考附图详细描述本公开的各种实施方式。
图示不一定按比例绘制。在某些情况下，为了清楚地示出所述实施方式的某些特征，放大了图示中至少一些结构的比例。在图示或描述中提出具有多层结构中的两个或多个层的具体实施例时，这些层的相对定位关系或所示的层的布置顺序反映了对所描述或所示实施例的特定实施，并且不同的相对定位关系或层的布置顺序是可能的。此外，多层结构的所述或所示实施例可能不反映该特定多层结构中存在的所有层(例如，在两个所示的层之间可能存在一个或多个附加层)。作为具体实施例，当所述或所示多层结构中的第一层被称为在第二层上或在第二层上方或者在基板上或在基板上方时，第一层可以直接形成在第二层或基板上，但也可以表示在第一层和第二层或基板之间可能存在一个或多个其它中间层的结构。
图1A至图5是示出根据本公开的实施方式的半导体封装以及用于制造该封装的方法的视图。具体地，图1A、图2A、图3A和图4A是示出从有源表面方向观察到的半导体封装的制造方法的中间工艺的平面图。图1B、图2B、图3B和图4B是分别对应于图1A、图2A、图3A和图4A的剖面图，特别是沿图1A、图2A、图3A和图4A的线A1-A1'剖切的剖面图。图5是示出图4A和4B的工艺之后的后续工艺的剖面图。
首先，将描述制造方法。
参考图1A和图1B，可以提供载体基板100。载体基板100可以是玻璃载体基板、硅载体基板、陶瓷载体基板等。另选地，载体基板100可以是晶圆，并且可以在载体基板100上同时实施多个封装。
随后，可以在载体基板100的一个表面101上形成半导体芯片层叠物110。
半导体芯片层叠物110可以包括多个半导体芯片110-1和110-2，半导体芯片110-1和110-2在垂直于载体基板100的一个表面101的方向上层叠。在本实施方式中，半导体芯片层叠物110包括两个半导体芯片110-1和110-2，但本公开不限于此，并且可以不同地更改包括在半导体芯片层叠物110中的半导体芯片的数量。下文中，为了便于描述，将基于两个半导体芯片110-1和110-2与载体基板100的距离而将其称为第一半导体芯片110-1和第二半导体芯片110-2，最靠近载体基板100的半导体芯片是第一半导体芯片110-1。
第一半导体芯片110-1和第二半导体芯片110-2中的每一者均可以具有：布置有芯片焊盘113的有源表面111；布置在有源表面111的相反侧的非有源表面112；以及连接有源表面111和非有源表面112的侧表面。在本实施方式中，在平面图中，第一半导体芯片110-1和第二半导体芯片110-2中的每一者均可以具有四角形形状，该形状在第一方向和与第一方向交叉的第二方向上具有四个侧表面。此外，在本实施方式中，芯片焊盘113可以沿第一方向上布置在第一半导体芯片110-1和第二半导体芯片110-2中的每一者的两个边缘区域中的一个边缘中(例如，在右边缘区域中)。此外，虽然没有示出，但芯片焊盘113可以在边缘区域中沿第二方向布置成一排。然而，本公开不限于此，并且可以不同地更改芯片焊盘113在第一半导体芯片110-1和第二半导体芯片110-2中的每一者的有源表面111上的布置区域以及芯片焊盘113的布置。作为参考，虽然图1A中没有示出多个芯片焊盘113，但因为芯片焊盘113分别与竖直互连器120(将稍后描述)重叠并连接，所以在平面图中，芯片焊盘113的布置可以与竖直互连器120的布置基本相同。
第一半导体芯片110-1和第二半导体芯片110-2可以包括非易失性存储器(例如闪存、相变随机存取存储器(PRAM)或磁阻随机存取存储器(MRAM))、易失性存储器(例如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))、非存储器(例如逻辑电路)等。然而，本公开不限于此，并且第一半导体芯片110-1和第二半导体芯片110-2可以包括各种类型的半导体芯片。此外，第一半导体芯片110-1和第二半导体芯片110-2可以包括相同类型的半导体芯片或不同类型的半导体芯片。
第一半导体芯片110-1和第二半导体芯片110-2可以以面朝上的方式层叠在载体基板100的一个表面101上。即，第一半导体芯片110-1和第二半导体芯片110-2可以层叠成使得第一半导体芯片110-1和第二半导体芯片110-2中的每一者的非有源表面112面对载体基板100的一个表面101，并且有源表面111定位在非有源表面112的相反侧。第一半导体芯片110-1和第二半导体芯片110-2可以借助形成在非有源表面112上的粘合剂层(未示出)分别附接至载体基板100和第一半导体芯片110-1。在这种情况下，第一半导体芯片110-1和第二半导体芯片110-2可以以偏移方式层叠，如图1B中所示沿偏移方向偏移，以暴露第一半导体芯片110-1和第二半导体芯片110-2的所有芯片焊盘113。然而，本公开不限于此，芯片焊盘的位置可以形成在各种位置中，并且半导体层叠物可以在各个方向上偏移。
随后，在竖直方向上延伸的竖直互连器120可以形成为与第一半导体芯片110-1和第二半导体芯片110-2的相应芯片焊盘113连接。竖直互连器120的一端可以分别与如上所述通过第一半导体芯片110-1和第二半导体芯片110-2的偏移层叠而暴露的芯片焊盘113重叠并连接。
作为实施例，竖直互连器120可以是结合线。在这种情况下，可以通过使用线结合机(未示出)将线的一端结合至芯片焊盘113，将结合的线拉离载体基板100(例如，从底部到顶部)，并当线延伸到所需长度时切割线，从而形成竖直互连器120。该线可以包括能通过超声波能量和/或热焊接到芯片焊盘113的金属，如金、银、铜、铂或其合金。然而，本公开并不限于此，只要竖直互连器120在竖直方向上从芯片焊盘113延伸即可，可以不同地更改竖直互连器120的形状和材料。
随后，可以在载体基板100的一个表面101上形成成型层130，该成型层130暴露竖直互连器120的另一端，同时覆盖半导体芯片层叠物110和竖直互连器120。可以通过形成覆盖半导体芯片层叠物110和竖直互连器120的成型材料，并执行研磨工艺，使竖直互连器120的另一端暴露，从而形成成型层130。因此，成型层130的一个表面131可以与竖直互连器120的另一端形成平坦表面。即，成型层130的一个表面131和竖直互连器120的另一端可以在竖直方向上定位在基本相同的高度。另一方面，因为连接至第一半导体芯片110-1的竖直互连器120的一端和连接至第二半导体芯片110-2的竖直互连器120的一端在垂直方向上定位在不同的高度，所以连接至第一半导体芯片110-1的竖直互连器120的长度可能不同于连接到第二半导体芯片110-2的竖直互连器120的长度。成型层130可以包括热固性树脂，例如EMC(环氧模塑料)。
参考图2A和图2B，可以在成型层130的一个表面131上形成着陆焊盘140，着陆焊盘140分别与竖直互连器120的另一端重叠并连接。着陆焊盘140可以直接接触竖直互连器120的另一端，并且可以完全覆盖竖直互连器120的另一端，以便竖直互连器120的另一端不暴露。
可以插入着陆焊盘140以促进将稍后描述的重分布导电层(见图4A和图4B中的160)和竖直互连器120之间的连接。在平面图中，着陆焊盘140可以具有比竖直互连器120的尺寸和/或宽度W1更大的尺寸和/或宽度W2。在平面图中，竖直互连器120和着陆焊盘140被示出为具有圆形形状。在这种情况下，竖直互连器120的宽度W1和着陆焊盘140的宽度W2可以对应于圆的直径。然而，本公开不限于此，可以不同地更改着陆焊盘140的平面形状。着陆焊盘140可以包括金属(例如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等)或这种金属的化合物。
着陆焊盘140可以通过电镀等在成型层130的一个表面131上形成金属材料或金属化合物材料而形成，并且可以通过图案化金属材料或金属化合物材料而形成。
参考图3A和图3B，可以在形成着陆焊盘140的成型层130的一个表面131上形成重分布绝缘层150。重分布绝缘层150可以具有暴露着陆焊盘140的开口152。
重分布绝缘层150可以通过涂覆等在成型层130的一个表面131上形成覆盖着陆焊盘140的绝缘材料而形成，并且可以通过移除绝缘材料的一部分来形成开口152而形成。重分布绝缘层150可以包括各种绝缘材料，例如，氧化硅、氮化硅、绝缘聚合物，如聚酰亚胺、环氧树脂等。重分布绝缘层150的厚度T2可以大于着陆焊盘140的厚度T1。
重分布绝缘层150的开口152可以统一暴露所有着陆焊盘140。因此，着陆焊盘140的侧表面和上表面可以被暴露而不被重分布绝缘层150覆盖，并且成型层130的一个表面131在着陆焊盘140周围也可以被暴露。在平面图中，围绕多个着陆焊盘140的开口152可以具有一定形状。作为实施例，在平面图中，开口152可以具有在第一方向和第二方向上具有四个侧表面的四角形形状。
参考图4A和图4B，可以在图3A和图3B的合成结构上形成重分布导电层160，该重分布导电层160与每个着陆焊盘140重叠并连接，同时在成型层130的一个表面131和重分布绝缘层150上延伸。
重分布导电层160可以沿着其下部轮廓共形地形成。即，重分布导电层160可以沿着陆焊盘140的上表面、着陆焊盘140的侧表面、成型层130的一个表面131、重分布绝缘层150的邻近开口152的侧表面以及重分布绝缘层150的上表面形成。因此，在竖直方向上，重分布导电层160的定位在开口152中的部分的上表面的高度可以低于重分布导电层160的定位在开口152之外并且定位在重分布绝缘层150的上表面之上的另一部分的上表面的高度。
重分布导电层160可以包括金属(例如钨(W)、铜(Cu)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)等)或这种金属的化合物。可以通过电镀等在图3A和图3B的合成结构上形成金属材料或金属化合物材料，并通过图案化金属材料或金属化合物材料来形成重分布导电层160。
在此，因为着陆焊盘140的上表面和侧表面经由开口152暴露，所以重分布导电层160可以与着陆焊盘140的上表面和侧表面直接接触。此外，重分布导电层160也可以与成型层130的一个表面131和重分布绝缘层150直接接触。
重分布导电层160的宽度由附图标记W3表示。这里，重分布导电层160的宽度W3可以对应于在基本垂直于重分布导电层160延伸的方向上的宽度(例如，在第二方向上的宽度)。重分布导电层160的宽度W3可以是重分布导电层160的与着陆焊盘140重叠的部分的宽度。重分布导电层160的宽度W3可以小于着陆焊盘140的宽度(见图2A中的W2)。
重分布导电层160可以包括：第一重分布导电层160-1，其连接至与第一半导体芯片110-1电连接的着陆焊盘140；以及第二重分布导电层160-2，其连接至与第二半导体芯片110-2电连接的着陆焊盘140。为了便于描述，没有示出第一重分布导电层160-1和第二重分布导电层160-2的整体形状，只示出了第一重分布导电层160-1和第二重分布导电层160-2在开口152及其外围中的部分形状。作为实施例，在开口152及其外围中，第一重分布导电层160-1可以朝一个方向上的一侧(例如朝第一方向上的右侧)延伸，并且第二重分布导电层160-2可以在相反方向上(例如朝第一方向上的左侧)延伸。这可以是为了防止第一重分布导电层160-1和第二重分布导电层160-2之间的电短路。
虽然没有示出，但重分布导电层160可以在重分布绝缘层150上进一步延伸成具有各种形状。作为实施例，在分别连接至多个着陆焊盘140的多个重分布导电层160中，被施加相同电力的那些重分布导电层可以在重分布绝缘层150上相互连接以形成PDN(电力分布网)。在这种情况下，可以实现高效的电力供应。
参考图5，可以在重分布绝缘层150和重分布导电层160上形成附加重分布绝缘层170。
附加重分布绝缘层170可以形成为具有完全填充开口152同时覆盖重分布绝缘层150和重分布导电层160的厚度。附加重分布绝缘层170可以包括各种绝缘材料(例如，氧化硅、氮化硅、绝缘聚合物如聚酰亚胺、环氧树脂等)，并且可以通过涂覆方法形成。
随后，可以在附加重分布绝缘层170上形成外部连接电极180。外部连接电极180可以穿透附加重分布绝缘层170并且可以连接至重分布导电层160。外部连接电极180可包括各种形状的连接电极(如焊珠)。
虽然未示出，但一个或多个重分布绝缘层和一个或多个重分布导电层可以进一步插设在附加重分布绝缘层170和外部连接电极180之间。在这种情况下，一个或多个重分布导电层可以将外部连接电极180与重分布导电层160电连接。
另外，尽管未示出，但可以移除载体基板100。可以在形成成型层130之后的任何时间移除载体基板100。
通过上述工艺，可以制造本实施方式的半导体封装。
本实施方式的半导体封装可以包括半导体芯片层叠物110、多个竖直互连器120、成型层130、多个着陆焊盘140、重分布绝缘层150和重分布导电层160。半导体芯片层叠物110可以包括第一半导体芯片110-1和第二半导体芯片110-2，第一半导体芯片110-1和第二半导体芯片110-2布置成使芯片焊盘113所在的有源表面111面对重分布绝缘层150和重分布导电层160，以偏移的方式层叠使芯片焊盘113暴露。竖直互连器120可以具有与相应芯片焊盘113连接的一端，并可以在竖直方向上朝重分布导电层160延伸。成型层130可以覆盖半导体芯片层叠物110和竖直互连器120，并可以具有暴露竖直互连器120的另一端的一个表面131。着陆焊盘140可以布置在成型层130的一个表面131上，并可以分别与竖直互连器120的另一端连接。重分布绝缘层150可以覆盖成型层130的一个表面131，并可以具有开口152，该开口统一暴露多个着陆焊盘140。重分布导电层160可以连接至每个着陆焊盘140，并且可以在成型层130的一个表面131和重分布绝缘层150上延伸。
已经在制造方法中描述半导体封装的以上每个部件，因此，将省略其详细描述。
根据上述半导体封装及其制造方法，可以获得以下效果。
首先，因为多个半导体芯片110-1和110-2被包括在一个半导体封装中，并且通过使用连接至半导体芯片110-1和110-2的竖直互连器120、重分布绝缘层150、重分布导电层160和附加重分布绝缘层170代替使用传统的基板来形成扇出封装，所以可以在满足高性能/高容量需求的同时实施相对薄的半导体封装。
此外，因为着陆焊盘140在平面图中比竖直互连器120的另一端具有更大的宽度/尺寸，所以着陆焊盘140和竖直互连器120之间的对准裕度可以增加。因此，可以促进竖直互连器120和重分布导电层160之间经由着陆焊盘140的电连接。
此外，可以减少/防止其中重分布绝缘层具有分别暴露多个竖直互连器的另一端的多个开口的比较例中或者其中重分布绝缘层具有分别暴露多个着陆焊盘的上表面的多个开口的比较例中发生的工艺缺陷。
具体地，根据比较例，每个开口的宽度/大小在平面图中可能是小的。因此，可能会出现各种工艺缺陷，例如在形成开口时竖直互连器的另一端或着陆焊盘的上表面未被暴露的开口故障、竖直互连器的另一端或着陆焊盘未与开口正确对准的对准故障等。
另一方面，根据本实施方式，因为重分布绝缘层150的开口152统一暴露所有着陆焊盘140，所以开口152的宽度/尺寸在平面图中可以是大的。因此，可以促进开口152的形成工艺，并且可以防止开口故障。此外，因为重分布导电层160形成为直接接触着陆焊盘140的上表面和侧表面，所以它们之间的对准裕度可以进一步增加。
图6A至图7B是示出根据本公开的另一实施方式的半导体封装以及用于制造该半导体封装的方法的视图。具体地，图6A和图7A是示出从有源表面方向观察到的半导体封装的制造方法中的中间工艺的平面图。图6B和图7B是分别对应图6A和图7A的剖面图，特别是沿图6A和图7A的线B1-B1'剖切的剖面图。将重点描述与上述实施方式的区别。
参考图6A和图6B，可以在载体基板200的一个表面201上形成半导体芯片层叠物210，在半导体芯片层叠物210中，第一半导体芯片210-1和第二半导体芯片210-2沿竖直方向层叠。第一半导体芯片210-1和第二半导体芯片210-2中的每一者均可以具有：有源表面211，该表面上布置有芯片焊盘213；非有源表面212，该表面布置在有源表面211的相反侧；以及侧表面，其连接有源表面211和非有源表面212。芯片焊盘213可以沿第一方向布置在第一半导体芯片210-1和第二半导体芯片210-2中的每一者的两个边缘区域中的一个边缘区域中(例如，在右边缘区域中)。
随后，可以形成在竖直方向上延伸的多个竖直互连器220，它们的一端分别与第一半导体芯片210-1和第二半导体芯片210-2的芯片焊盘213连接。
随后，可以在载体基板200的一个表面201上形成成型层230，该成型层230暴露竖直互连器220的另一端，同时覆盖半导体芯片层叠物210和竖直互连器220。成型层230的一个表面231可以与竖直互连器220的另一端形成平坦表面。
随后，可以在成型层230的一个表面231上形成重分布绝缘层250。重分布绝缘层250可以具有暴露竖直互连器220的另一端的开口252。
在这种情况下，重分布绝缘层250的开口252可以统一暴露所有竖直互连器220的另一端。因此，成型层230的一个表面231在竖直互连器220周围可以被暴露。在平面图中，围绕多个竖直互连器220的开口252可以具有一定形状。
参考图7A和图7B，可以在图6A和图6B的合成结构上形成重分布导电层260，该重分布导电层260与每个竖直互连器220重叠并连接，同时在成型层230的一个表面231和重分布绝缘层250上延伸。
重分布导电层260可以与竖直互连器220的另一端直接接触。而且，重分布导电层260可以完全覆盖竖直互连器220的另一端，以便竖直互连器220的另一端不暴露。为此，在与重分布导电层260的延伸方向基本垂直的方向上(例如，在第二方向上)，重分布导电层260的与竖直互连器220重叠的部分的宽度W3可以大于竖直互连器220的宽度W1。此外，重分布导电层260可以与成型层230的一个表面231以及重分布绝缘层250直接接触。
重分布导电层260可以包括：第一重分布导电层260-1，其连接至与第一半导体芯片210-1电连接的竖直互连器220；以及第二重分布导电层260-2，其连接至与第二半导体芯片210-2电连接的竖直互连器220。
随后的工艺可以与图5中所述的工艺基本相同。
在本实施方式中，与上面描述的实施方式不同，可以省略着陆焊盘。因此，重分布导电层260可以直接接触竖直互连器220。
同时，在图6A至图7B的实施方式中，重分布导电层260可以具有线形形状，其中与竖直互连器220重叠的部分和与竖直互连器220相邻的另一部分具有基本恒定的宽度W3。然而，本公开不限于此，重分布导电层260的宽度可以是可变的。以下将参考图8对其进行示例性描述。
图8是示出重分布导电层的变型例的平面图。
参考图8，重分布导电层320可以包括：端部EP，其连接至竖直互连器310；以及线形部LP，其具有线形形状同时从端部EP沿一个方向延伸。
竖直互连器310的宽度、线形部LP的宽度以及端部EP的宽度分别用附图标记W4、W5和W6表示。在这种情况下，端部EP的宽度W6可以大于竖直互连器310的宽度W4和线形部LP的宽度W5。
在本实施方式的情况下，即使竖直互连器310的宽度W4小，也可以通过增加重分布导电层320的与竖直互连器310重叠的端部EP的宽度W6来增加重分布导电层320与竖直互连器310之间的对准裕度。
同时，在以上实施方式中，已经描述了半导体芯片层叠物包括两个半导体芯片的情况，但是本公开不限于此。半导体芯片层叠物可以包括一个半导体芯片或三个或更多的半导体芯片。下文中，将参考图9A和图9B示例性地描述半导体芯片层叠物包括四个半导体芯片的情况。
图9A和图9B是示出根据本公开的另一实施方式的半导体封装以及用于制造该半导体封装的方法的视图。具体地，图9A是示出从有源表面方向观察到的半导体封装的平面图。图9B是沿图9A的线C1-C1'剖切的剖面图。将重点描述与上述实施方式的区别。
参考图9A和9B，可以在载体基板400的一个表面401上形成半导体芯片层叠物410，在半导体芯片层叠物410中，第一半导体芯片410-1至第四半导体芯片410-4沿竖直方向层叠。第一半导体芯片410-1至第四半导体芯片410-4中的每一者均可以包括：有源表面411，该表面上布置有芯片焊盘413；非有源表面412，该表面位于在有源表面411的相反侧；以及侧表面，其连接有源表面411和非有源表面412。芯片焊盘413可以沿第一方向布置在第一半导体芯片410-1至第四半导体芯片410-4中的每一者的两个边缘区域中的一个边缘区域中(例如，在右边缘区域中)。
在这种情况下，第一半导体芯片410-1至第四半导体芯片410-4可以以偏移的方式在从与芯片焊盘413相邻的一侧向第一方向上的另一侧(例如从右到左)的方向上层叠，以便第一半导体芯片410-1至第四半导体芯片410-4的所有芯片焊盘413都被暴露。
随后，可以形成多个竖直互连器420，这些竖直互连器420在竖直方向上延伸并且它们的一端分别连接至第一半导体芯片410-1至第四半导体芯片410-4的芯片焊盘413。
随后，可以在载体基板400的一个表面401上形成成型层430，该成型层430暴露竖直互连器420的另一端，同时覆盖半导体芯片层叠物410和竖直互连器420。成型层430的一个表面431可以与竖直互连器420的另一端形成平坦表面。
随后，可以在成型层430的一个表面431上形成着陆焊盘440，该着陆焊盘440分别与竖直互连器420的另一端重叠并连接。着陆焊盘440可以直接接触竖直互连器420的另一端，并可以完全覆盖竖直互连器420的另一端，以便竖直互连器420的另一端不被暴露。可以省略着陆焊盘440的形成工艺。
随后，可以在成型层430的一个表面431上形成重分布绝缘层450。重分布绝缘层450可以具有开口452，该开口统一暴露所有着陆焊盘440。当省略着陆焊盘440时，开口452可以暴露所有竖直互连器420的另一端。
随后，可以形成重分布导电层460，重分布导电层460与每个着陆焊盘440重叠并连接，同时在成型层430的一个表面431和重分布绝缘层450上延伸。重分布导电层460可以沿其下部轮廓共形地形成。当省略着陆焊盘440时，重分布导电层460可以与竖直互连器420的另一端中的每一者重叠并连接。
在这种情况下，重分布导电层460可以包括：第一重分布导电层460-1，其连接至与第一半导体芯片410-1电连接的着陆焊盘440；第二重分布导电层460-2，其连接至与第二半导体芯片410-2电连接的着陆焊盘440；第三重分布导电层460-3，其连接至与第三半导体芯片410-3电连接的着陆焊盘440；以及第四重分布导电层460-4，其连接至与第四半导体芯片410-4电连接的着陆焊盘440。
作为一个实施例，在开口452及其外围中，第一重分布导电层460-1和第二重分布导电层460-2可以在第一方向上朝一侧(例如，朝右侧)延伸。另一方面，第三重分布导电层460-3和第四重分布导电层460-4可以在第一方向上朝另一侧(例如朝左侧)延伸。这可以是为了防止第一重分布导电层460-1和第二重分布导电层460-2与第三重分布导电层460-3和第四重分布导电层460-4之间的电短路。此外，当多个第一重分布导电层460-1在平面图中沿第二方向布置时，多个第二重分布导电层460-2可以与第一重分布导电层460-1在第二方向交替布置成与第一重分布导电层460-1间隔开。这可以是为了防止第一重分布导电层460-1和第二重分布导电层460-2之间的电短路。类似地，当多个第四重分布导电层460-4在平面图中沿第二方向布置时，多个第三重分布导电层460-3可以与第四重分布导电层460-4在第二方向交替布置成与第四重分布导电层460-4间隔开。这可以是为了防止第三重分布导电层460-3和第四重分布导电层460-4之间的电短路。
随后的工艺可以与图5中描述的工艺基本相同。
根据本公开的以上实施方式，可以提供能够减少工艺缺陷同时以薄的厚度满足高性能/高容量的要求的半导体封装。
图10是示出包括采用根据本实施方式的至少一种半导体封装的存储卡7800的电子系统的框图。存储卡7800包括存储器7810(例如非易失性存储装置)以及存储控制器7820。存储器7810和存储控制器7820可以储存数据或读出储存的数据。存储器7810和存储控制器7820中的至少一者可以包括根据所述实施方式的半导体封装中的至少一者。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储装置。存储控制器7820可以控制存储器7810，使得响应于来自主机7830的读/写请求而读出储存的数据或储存数据。
图11是示出包括根据所述实施方式的至少一种半导体封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过借助提供数据移动路径的总线8715彼此联接。
在一个实施方式中，控制器8711可以包括一个或多个微处理器、数字信号处理器、微控制器和/或能够执行与这些部件相同功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开的实施方式的一个或多个半导体封装。输入/输出装置8712可以包括选自小键盘、键盘、显示装置、触摸屏等中的至少一者。存储器8713是用于储存数据的装置。存储器8713可以储存要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM之类的易失性存储装置和/或诸如闪存之类的非易失性存储装置。例如，闪存可以安装至诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地储存大量的数据。
电子系统8710可以进一步包括构造成向通信网络传输和接收数据的接口8714。接口8714可以是有线或无线类型。例如，接口8714可以包括天线或有线或无线收发器。
电子系统8710可以实现为移动系统、个人计算机、工业计算机、或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、笔记本电脑、存储卡、数字音乐系统和信息传输/接收系统中的任何一种。
如果电子系统8710代表能够执行无线通信的设备，则电子系统8710可以用于使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期进化)或Wibro(无线宽带互联网)技术的通信系统。
尽管已经为说明目的描述了各种实施方式，但对于本领域的技术人员来说，显然可以在不背离所附权利要求书中所定义的本教导的精神和范围的情况下做出各种改变和变型。
相关申请的交叉引用
本申请要求2021年1月20日提交的韩国专利申请10-2021-0007850的优先权，该专利申请的全部内容通过引用并入本文中。

Claims (21)

1.一种半导体封装，所述半导体封装包括：
至少一个半导体芯片，所述至少一个半导体芯片布置成使得多个芯片焊盘所在的有源表面面对重分布导电层；
多个竖直互连器，每个竖直互联器的一端与所述多个芯片焊盘中的相应芯片焊盘连接，所述多个竖直互连器在竖直方向上朝所述重分布导电层延伸；
成型层，所述成型层覆盖所述半导体芯片和所述竖直互连器，同时暴露所述多个竖直互连器中的每个竖直互连器的不与所述芯片焊盘连接的另一端；
多个着陆焊盘，所述多个着陆焊盘布置在所述成型层上，并且每个着陆焊盘均与所述多个竖直互连器中的每个竖直互连器的所述另一端连接；
重分布绝缘层，所述重分布绝缘层覆盖所述成型层，具有统一暴露所述多个着陆焊盘的开口；以及
所述重分布导电层，所述重分布导电层在所述成型层和所述重分布绝缘层上延伸，同时与所述多个着陆焊盘中的每个着陆焊盘连接。
2.根据权利要求1所述的半导体封装，其中，所述重分布导电层与所述着陆焊盘的上表面和侧表面直接接触。
3.根据权利要求1所述的半导体封装，其中，所述开口暴露所述着陆焊盘周围的所述成型层。
4.根据权利要求1所述的半导体封装，其中，所述开口具有围绕所述着陆焊盘的形状。
5.根据权利要求1所述的半导体封装，其中，所述重分布导电层的定位在所述开口中的部分的上表面的高度低于所述重分布导电层的定位在所述开口外的另一部分的上表面的高度。
6.根据权利要求1所述的半导体封装，其中，所述着陆焊盘的宽度大于所述竖直互连器的宽度。
7.根据权利要求1所述的半导体封装，其中，所述重分布导电层的与所述着陆焊盘重叠的部分的宽度小于所述着陆焊盘的宽度。
8.根据权利要求1所述的半导体封装，其中，所述重分布绝缘层的厚度大于所述着陆焊盘的厚度。
9.根据权利要求1所述的半导体封装，其中，所述至少一个半导体芯片包括第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片在所述竖直方向上以偏移方式层叠，以暴露全部芯片焊盘。
10.根据权利要求9所述的半导体封装，其中，所述重分布导电层包括：与所述第一半导体芯片电连接的第一重分布导电层；以及与所述第二半导体芯片电连接的第二重分布导电层，并且
其中，所述第一重分布导电层与所述第二重分布导电层相比沿相反方向延伸。
11.根据权利要求9所述的半导体封装，其中，所述重分布导电层包括：与所述第一半导体芯片电连接的第一重分布导电层；以及与所述第二半导体芯片电连接的第二重分布导电层，
其中，所述第一重分布导电层与所述第二重分布导电层在同一方向上延伸，并且
其中，多个第一重分布导电层和多个第二重分布导电层在与所述第一重分布导电层和所述第二重分布导电层的延伸方向垂直的方向上相互间隔开地交替布置。
12.一种半导体封装，所述半导体封装包括：
至少一个半导体芯片，所述至少一个半导体芯片布置成使得多个芯片焊盘所在的有源表面面对重分布导电层；
多个竖直互连器，每个竖直互联器的一端与所述多个芯片焊盘中的相应芯片焊盘连接，所述多个竖直互连器在竖直方向上朝所述重分布导电层延伸；
成型层，所述成型层覆盖所述半导体芯片和所述竖直互连器，同时暴露所述多个竖直互连器中的每个竖直互连器的不与所述芯片焊盘连接的另一端；
重分布绝缘层，所述重分布绝缘层覆盖所述成型层，具有统一暴露所述多个竖直互连器的所述另一端的开口；以及
所述重分布导电层，所述重分布导电层在所述成型层和所述重分布绝缘层上延伸，同时与所述多个竖直互连器的所述另一端中的每一者连接。
13.根据权利要求12所述的半导体封装，其中，所述重分布导电层与所述竖直互连器的所述另一端直接接触。
14.根据权利要求12所述的半导体封装，其中，所述开口暴露所述竖直互连器周围的所述成型层。
15.根据权利要求12所述的半导体封装，其中，所述开口具有围绕所述多个竖直互连器的形状。
16.根据权利要求12所述的半导体封装，其中，在所述竖直方向上，所述重分布导电层的定位在所述开口中的部分的上表面的高度低于所述重分布导电层的定位在所述开口外的另一部分的上表面的高度。
17.根据权利要求12所述的半导体封装，其中，所述重分布导电层的与所述竖直互连器重叠的部分的宽度大于所述竖直互连器的宽度。
18.根据权利要求12所述的半导体封装，其中，所述重分布导电层包括与所述竖直互连器重叠的端部和从所述端部延伸的线形部，并且
其中，所述端部的宽度大于所述线形部的宽度以及所述竖直互连器的宽度。
19.根据权利要求12所述的半导体封装，其中，所述至少一个半导体芯片包括第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片在所述竖直方向上以偏移方式层叠，以暴露全部芯片焊盘。
20.根据权利要求19所述的半导体封装，其中，所述重分布导电层包括：与所述第一半导体芯片电连接的第一重分布导电层；以及与所述第二半导体芯片电连接的第二重分布导电层，并且
其中，所述第一重分布导电层与所述第二重分布导电层相比沿相反方向延伸。
21.根据权利要求19所述的半导体封装，其中，所述重分布导电层包括：与所述第一半导体芯片电连接的第一重分布导电层；以及与所述第二半导体芯片电连接的第二重分布导电层，
其中，所述第一重分布导电层与所述第二重分布导电层在同一方向上延伸，并且
其中，多个第一重分布导电层和多个第二重分布导电层在与所述第一重分布导电层和所述第二重分布导电层的延伸方向垂直的方向上相互间隔开地交替布置。
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