CN114860353A - 一种程序执行方法、系统、设备以及存储介质 - Google Patents
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Abstract
本发明公开了一种程序执行方法，包括以下步骤：获取待执行的程序；将待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的第二子程序；响应于存在能继续分割的第二子程序，继续将第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的第四子程序；响应于不存在，根据多个第一子程序、多个第二子程序、多个第三子程序、多个第四子程序生成多层CPU与硬件加速器架构；利用多层CPU与硬件加速器架构分别执行第一子程序、第二子程序、第三子程序、第四子程序。本发明还公开了一种系统、计算机设备以及可读存储介质。
Description
技术领域
本发明涉及软硬件协同设计领域，具体涉及一种程序执行方法、系统、设备以及存储介质。
背景技术
一般的软硬体协同设计，是指针对某程式代码，将适合在CPU执行与适合交给硬体加速器(例如GPU或ASIC,PCI介面智能网卡等)执行分割，并分别由CPU与硬体加速器执行。CPU在现代的电脑系统是主控者以及较适合代码中的流程控制，反之，代码中需要针对大资料量(数据或影像)运算的部份,则交给硬体加速器执行，硬体加速器运算完之后再回报给CPU，CPU与硬体加速器则一般透过DMA机制更有效的交换资料。虽然有DMA机制，但每次CPU与硬体加速器需要沟通或DMA交换资料时，仍会因为过程中的过多的中断服务(Interrupt)或轮询(polling)等影响CPU及整个主系统效能。
这也表示，软硬体协同设计有几个原则：
(1)把适合在CPU执行与适合硬体加速器的程式代码做最适合的切割，
(2)让CPU(尤其是系统主CPU)与硬体加速器之间的沟通次数愈少愈好；
但是适合在CPU执行与适合硬体加速器的程式代码在很多时候是不易完全分割清楚，而且常常发现在上层分割的适合硬体加速器的程式代码，又可能包括某些适合在CPU执行的代码。
发明内容
有鉴于此，为了克服上述问题的至少一个方面，本发明实施例提出一种程序执行方法，包括以下步骤：
获取待执行的程序；
将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
在一些实施例中，根据所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序生成多层CPU与硬件加速器架构，进一步包括：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
在一些实施例中，还包括：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
在一些实施例中，还包括：
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种程序执行系统，包括：
获取模块，配置为获取待执行的程序；
第一分割模块，配置为将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
第二分割模块，配置为响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
生成模块，配置为响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
执行模块，配置为利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
在一些实施例中，生成模块还配置为：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
在一些实施例中，执行模块还配置为：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
在一些实施例中，还包括第三分割模块，配置为
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如上所述的任一种程序执行方法的步骤。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时执行如上所述的任一种程序执行方法的步骤。
本发明具有以下有益技术效果之一：本发明提出多层软硬件协同设计的流程与架构，动态产生针对不同应用程序的多层次软硬体协同设计的架构与电路，如此则可以对每一个不同应用程序的执行达到系统最大化效能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明的实施例提供的程序执行方法的流程示意图；
图2为本发明的实施例提供的程序执行方法的流程框图；
图3为本发明的实施例提供的一个程序分割实例；
图4为基于图3得到的多层CPU与硬件加速器架构；
图5为本发明的实施例提供的另一个程序分割实例；
图6为基于图5得到的多层CPU与硬件加速器架构；
图7为本发明的实施例提供的程序执行系统的结构示意图；
图8为本发明的实施例提供的计算机设备的结构示意图；
图9为本发明的实施例提供的计算机可读存储介质的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
在本发明的实施例中，软硬件协同设计：software and hardware co-design,指现代的异构运算系统中，CPU(执行软件)与硬件加速器(例如GPU或ASIC,PCI接口智能网卡等)协同工作,以达成针对特定应用(如视频串流,数据压缩,网络封包加速存取)于异构计算机系统中达到最大效能。
根据本发明的一个方面，本发明的实施例提出一种程序执行方法，如图1所示，其可以包括步骤：
S1，获取待执行的程序；
S2，将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
S3，响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
S4，响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
S5，利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
本发明提出的方案通过动态产生针对不同应用程序的多层次软硬体协同设计的架构与电路，使用多层软硬体协同设计的以达到系统效能最优化。即让上层软硬件运算分割之后，在更下层能在硬件运算中，再加入本地的CPU进行第二层(及更下层/下下层)的软硬件协同计算。流程上先对每一个应用程序判断并区分CPU及硬件加速代码，之后依据以上的分析结果，产生针对该应用程序的多层次软硬体协同设计的电路,如此则可以对该应用程序的执行达到最大化效能。
另外，因为需要对不同的应用程序进行分析支持，故产生的多层次软硬体协同设计的电路并不一定一样。
在一些实施例中，根据所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序生成多层CPU与硬件加速器架构，进一步包括：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
在一些实施例中，还包括：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
在一些实施例中，还包括：
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
具体的，如图2所示，可以从应用程序第一层开始进行分割，得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，然后继续判断第二子程序是否可以继续分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，直到最下层硬件加速代码不适合再分割。并根据分割结果生成对应的不同层的软硬件协同合作与硬件加速器架构，从而执行上述分割后的子程序。
例如，如图3和图4所示，将待执行程序分割成程序1(CPU代码)、程序1(硬件加速代码)、程序2(CPU代码)、程序2(硬件加速代码/第二层CPU代码)，其中，程序2(硬件加速代码/第二层CPU代码)，又分成程序2-1(第二层CPU代码)，程序2-2(硬件加速代码)。
然后基于上述分割的程序可以得到如图4所示的多层CPU与硬件加速器架构。其中，主CPU负责所有控制流程、接收和/或发送运算数据给硬件加速器1和硬件加速器2、以及执行程序1(CPU代码)和程序2(CPU代码)。硬件加速器1负责程序1(硬件加速代码)，硬件加速器2负责程序2(硬件加速代码/第二层CPU代码)，硬件加速器2中的本地CPU负责程序2-1(第二层CPU代码)，加速模块负责程序2-2(硬件加速代码)。
又例如图5和图6所示，更复杂的应用程序需要第三层软硬协同设计加速时，将待执行程序分割成程序1(CPU代码)、程序1(硬件加速代码)、程序2(CPU代码)、程序2(硬件加速代码/第二层CPU代码)，其中，程序2(硬件加速代码/第二层CPU代码)，又分成程序2-1(第二层CPU代码)，程序2-2(硬件加速代码/第三层CPU代码)，程序2-3(第二层硬件加速代码)。其中，程序2-2(硬件加速代码/第三层CPU代码)又分成程序2-2-1(第三层CPU代码)和2-2-2(第三层硬件加速代码代码)。
然后基于上述分割的程序可以得到如图6所示的多层CPU与硬件加速器架构。同样的主CPU负责所有控制流程、接收和/或发送运算数据给硬件加速器1和硬件加速器2、以及执行程序1(CPU代码)和程序2(CPU代码)。硬件加速器1负责程序1(硬件加速代码)，硬件加速器2负责程序2(硬件加速代码/第二层CPU代码)，硬件加速器2中的本地CPU负责程序2-1(第二层CPU代码)，硬件加速器2中的硬件加速器2-3负责程序2-3，硬件加速器2-2负责程序2-2，硬件加速器2-2中的本地CPU负责程序2-2-1(第三层CPU代码)，硬件加速模块2-2-2负责程序2-2-2。
本发明提出多层软硬件协同设计的流程与架构，动态产生针对不同应用程序的多层次软硬体协同设计的架构与电路，如此则可以对每一个不同应用程序的执行达到系统最大化效能。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种程序执行系统400，如图7所示，包括：
获取模块401，配置为获取待执行的程序；
第一分割模块402，配置为将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
第二分割模块403，配置为响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
生成模块404，配置为响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
执行模块405，配置为利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
在一些实施例中，生成模块404还配置为：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
在一些实施例中，执行模块405还配置为：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
在一些实施例中，还包括第三分割模块，配置为
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
基于同一发明构思，根据本发明的另一个方面，如图8所示，本发明的实施例还提供了一种计算机设备501，包括：
至少一个处理器520；以及
存储器510，存储器510存储有可在处理器上运行的计算机程序511，处理器520执行程序时执行如上的任一种程序执行方法的步骤。
基于同一发明构思，根据本发明的另一个方面，如图9所示，本发明的实施例还提供了一种计算机可读存储介质601，计算机可读存储介质601存储有计算机程序610，计算机程序610被处理器执行时执行如上的任一种程序执行方法的步骤。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。
此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种程序执行方法，其特征在于，包括以下步骤：
获取待执行的程序；
将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
2.如权利要求1所述的方法，其特征在于，根据所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序生成多层CPU与硬件加速器架构，进一步包括：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
3.如权利要求2所述的方法，其特征在于，还包括：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
4.如权利要求1所述的方法，其特征在于，还包括：
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
5.一种程序执行系统，其特征在于，包括：
获取模块，配置为获取待执行的程序；
第一分割模块，配置为将所述待执行的程序进行分割得到适合在CPU执行的多个第一子程序以及适合在硬体加速器的多个第二子程序，并判断是否存在能继续分割的所述第二子程序；
第二分割模块，配置为响应于存在能继续分割的所述第二子程序，继续将所述第二子程序分割成适合在CPU执行的多个第三子程序以及适合在硬体加速器的多个第四子程序，并判断是否存在能继续分割的所述第四子程序；
生成模块，配置为响应于不存在，根据多个所述第一子程序、多个所述第二子程序、多个所述第三子程序、多个所述第四子程序生成多层CPU与硬件加速器架构；
执行模块，配置为利用所述多层CPU与硬件加速器架构分别执行所述第一子程序、所述第二子程序、所述第三子程序、所述第四子程序。
6.如权利要求5所述的系统，其特征在于，生成模块还配置为：
生成执行多个所述第一子程序的主CPU、执行多个所述第二子程序的第一硬件加速器、执行多个所述第三子程序和多个所述第四子程序的第二硬件加速器，其中第二硬件加速器包括用于执行多个所述第三子程序的从CPU以及用于执行所述多个第四子程序的加速器模块。
7.如权利要求6所述的系统，其特征在于，执行模块还配置为：
利用所述主CPU负责所有控制流程以及接收和/或发送运算数据给所述第一硬件加速器和所述第二硬件加速器。
8.如权利要求5所述的系统，其特征在于，还包括第三分割模块，配置为
响应于存在能继续分割的所述第四子程序，继续将所述第四子程序分割成适合在CPU执行的多个第五子程序以及适合在硬体加速器的多个第六子程序。
9.一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如权利要求1-4任意一项所述的方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行如权利要求1-4任意一项所述的方法的步骤。
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