CN114825938B - 升压变换器 - Google Patents

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Abstract

本申请适用于开关电源技术领域，提供了一种升压变换器，包括第一控制模块、第二控制模块、过零检测模块、逻辑运算模块、驱动模块和升压模块。过零检测模块检测升压模块中流经电感的电流信号，当电流信号小于等于零时，过零检测模块输出第一电平信号；第一控制模块根据第一电平信号输出第一控制信号；第二控制模块接收第一电平信号和升压模块输出的电压信号，根据第一电平信号和电压信号输出第二控制信号；逻辑运算模块根据第一控制信号和第二控制信号输出第一逻辑信号；驱动模块根据第一逻辑信号输出第一目标驱动信号；升压模块根据第一目标驱动信号维持工作状态。本申请解决了谷值电流模式的升压变换器在不连续模式下难以工作的问题。

Description

升压变换器
技术领域
本申请属于开关电源技术领域，尤其涉及一种升压变换器。
背景技术
在某些应用领域比如手机电池供电系统下的升压变换器，其输入电压可能从大于输出电压变化到小于输出电压，升压变换器也将从直通模式(Bypass Mode)切换成升压模式(Boost Mode)，对于峰值电流模式的升压变换器，在直通模式切换成升压模式的过程中，会使输出电压产生剧烈的波动，在如今开关电源领域，为减小元器件的尺寸，开关频率朝着越来越高的方向发展，开关频率越高，上述问题将变的越严重。为了避免上述问题，可以采用谷值电流模式的升压变换器，但是谷值电流模式的升压变换器在不连续模式下难以工作。
发明内容
本申请实施例提供了一种升压变换器，可以解决谷值电流模式的升压变换器在不连续模式下难以工作的问题。
第一方面，本申请实施例提供了一种升压变换器，包括第一控制模块、第二控制模块、过零检测模块、逻辑运算模块、驱动模块和升压模块；所述第一控制模块分别与所述升压模块、所述过零检测模块和所述逻辑运算模块电连接；所述第二控制模块分别与所述升压模块、所述过零检测模块和所述逻辑运算模块电连接；所述驱动模块分别与所述逻辑运算模块、所述过零检测模块和所述升压模块电连接；所述过零检测模块与所述升压模块电连接；
所述过零检测模块用于检测所述升压模块中流经电感的电流信号，当所述电流信号小于等于零时，所述过零检测模块输出第一电平信号；所述驱动模块用于根据所述第一电平信号输出第一驱动信号，所述第一驱动信号用于阻止所述升压模块产生与所述电流信号反向的电流；所述第一控制模块用于根据所述第一电平信号输出第一控制信号；所述第二控制模块用于接收所述第一电平信号和所述升压模块输出的电压信号，根据所述第一电平信号和所述电压信号输出第二控制信号；所述逻辑运算模块用于根据所述第一控制信号和所述第二控制信号输出第一逻辑信号；所述驱动模块用于根据所述第一逻辑信号输出第一目标驱动信号；所述升压模块用于根据所述第一目标驱动信号维持工作状态。
在第一方面的一种可能的实现方式中，当所述电流信号大于零时，所述过零检测模块输出第二电平信号；所述第一控制模块用于接收所述电压信号和所述第二电平信号，采样所述电流信号，根据所述电压信号、所述第二电平信号和所述电流信号输出第三控制信号；所述第二控制模块用于根据所述第二电平信号输出第四控制信号；所述逻辑运算模块用于根据所述第三控制信号和所述第四控制信号输出第二逻辑信号；所述驱动模块用于根据所述第二逻辑信号输出第二目标驱动信号；所述升压模块用于根据所述第二目标驱动信号维持工作状态。
在第一方面的一种可能的实现方式中，所述升压模块包括电感、第一PMOS管、第一NMOS管、第二电容、第二电阻和第三电阻；
所述电感的第一端用于接收直流输入电压，所述电感的第二端分别与所述第一PMOS管的源极、所述第一NMOS管的漏极、所述过零检测模块和所述第一控制模块电连接；所述第一NMOS管的栅极与所述驱动模块电连接，所述第一NMOS管的源极接地；所述第一PMOS管的栅极与所述驱动模块电连接，所述第一PMOS管的漏极分别与所述第二电容的第一端和所述第二电阻的第一端电连接；所述第二电容的第二端接地；所述第二电阻的第二端分别与所述第三电阻的第一端、所述第一控制模块和所述第二控制模块电连接；所述第三电阻的第二端接地。
在第一方面的一种可能的实现方式中，所述第一控制模块包括运算放大器、第一比较器、第一加法器、第一非门、第一或非门、第一电阻、第一电容、电流采样单元和逻辑单元；
所述运算放大器的同相输入端用于接收参考电压，所述运算放大器的反相输入端与所述升压模块电连接，所述运算放大器的输出端分别与所述第一电阻的第一端和所述第一比较器的负输入端电连接；所述第一电阻的第二端通过所述第一电容接地；所述第一加法器的第一输入端用于接收斜率补偿信号，所述第一加法器的第二输入端与所述电流采样单元电连接，所述第一加法器的输出端与所述第一比较器的正输入端电连接；所述电流采样单元与所述升压模块电连接；所述第一比较器的输出端与所述第一非门的输入端电连接，所述第一非门的输出端与所述第一或非门的第一输入端电连接；所述第一或非门的第二输入端与所述过零检测模块电连接，所述第一或非门的输出端与所述逻辑单元电连接；所述逻辑单元用于接收时钟信号，所述逻辑单元与所述逻辑运算模块电连接。
在第一方面的一种可能的实现方式中，所述逻辑单元包括第一RS触发器；所述第一RS触发器包括第二或非门和第三或非门；
所述第三或非门的第一输入端与所述第一或非门的输出端电连接，所述第三或非门的第二输入端与所述第二或非门的输出端电连接，所述第三或非门的输出端与所述第二或非门的第一输入端电连接；所述第二或非门的第二输入端用于接收所述时钟信号，所述第二或非门的输出端与所述逻辑运算模块电连接。
在第一方面的一种可能的实现方式中，所述电流采样单元包括第三PMOS管、第五电阻、第六电阻、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一电流源和第二电流源；
所述第三PMOS管的栅极与所述驱动模块电连接，所述第三PMOS管的源极与所述升压模块电连接，所述第三PMOS管的漏极分别与所述第五电阻的第一端和所述第六电阻的第一端电连接；所述第五电阻的第二端分别与所述升压模块和所述第五PMOS管的源极电连接；所述第六电阻的第二端分别与所述第四PMOS管的源极和所述第六PMOS管的源极电连接；所述第四PMOS管的栅极分别与所述第四PMOS管的漏极和所述第五PMOS管的栅极电连接，所述第四PMOS管的漏极与所述第三NMOS管的漏极电连接；所述第五PMOS管的漏极分别与所述第六PMOS管的栅极和所述第四NMOS管的漏极电连接；所述第六PMOS管的漏极分别与所述第五NMOS管的漏极、所述第五NMOS管的栅极和所述第六NMOS管的栅极电连接；所述第二电流源的正极用于接收直流输入电压，所述第二电流源的负极分别与所述第二NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极和所述第四NMOS管的栅极电连接；所述第一电流源的正极、所述第八PMOS管的源极和所述第九PMOS管的源极均用于接收所述直流输入电压，所述第一电流源的负极与所述第七PMOS管的源极电连接；所述第七PMOS管的栅极与所述驱动模块电连接，所述第七PMOS管的漏极分别与所述第六NMOS管的漏极、所述第七NMOS管的漏极、所述第七NMOS管的栅极和所述第八NMOS管的栅极电连接；所述第八PMOS管的栅极分别与所述第八PMOS管的漏极和所述第九PMOS管的栅极电连接，所述第八PMOS管的漏极与所述第八NMOS管的漏极电连接；所述第九PMOS管的漏极与所述第一加法器的第二输入端电连接；所述第二NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的源极、所述第五NMOS管的源极、所述第六NMOS管的源极、所述第七NMOS管的源极和所述第八NMOS管的源极均接地；其中所述第五NMOS管与所述第六NMOS管构成电流镜；所述第七NMOS管和所述第八NMOS管构成电流镜；所述第八PMOS管和所述第九PMOS管构成电流镜。
在第一方面的一种可能的实现方式中，所述第二控制模块包括第二比较器、与门和固定脉宽产生单元；
所述第二比较器的正输入端用于接收参考电压，所述第二比较器的负输入端与所述升压模块电连接，所述第二比较器的输出端与所述与门的第一输入端电连接；所述与门的第二输入端与所述过零检测模块电连接，所述与门的输出端与所述固定脉宽产生单元电连接；所述固定脉宽产生单元与所述逻辑运算模块电连接。
在第一方面的一种可能的实现方式中，所述固定脉宽产生单元包括D触发器、第二非门和上升沿延迟电路；
所述D触发器的时钟输入端与所述与门的输出端电连接，所述D触发器的同相输出端分别与所述逻辑运算模块和所述上升沿延迟电路电连接；所述上升沿延迟电路与所述第二非门的输入端电连接；所述第二非门的输出端与所述D触发器的复位端电连接。
在第一方面的一种可能的实现方式中，所述过零检测模块包括第二PMOS管、第四电阻、第三比较器和第二RS触发器；
所述第二RS触发器包括第四或非门和第五或非门；
所述第二PMOS管的源极与所述升压模块电连接，所述第二PMOS管的栅极与所述驱动模块电连接，所述第二PMOS管的漏极分别与所述第四电阻的第一端和所述第三比较器的负输入端电连接；所述第四电阻的第二端分别与所述升压模块和所述第三比较器的正输入端电连接；所述第三比较器的输出端与所述第五或非门的第一输入端电连接；所述第五或非门的第二输入端与所述第四或非门的输出端电连接，所述第五或非门的输出端与所述第四或非门的第一输入端电连接；所述第四或非门的第二输入端与所述逻辑运算模块电连接，所述第四或非门的输出端分别与所述第一控制模块、所述第二控制模块和所述驱动模块电连接。
在第一方面的一种可能的实现方式中，所述逻辑运算模块包括或门；所述或门的第一输入端与所述第一控制模块电连接，所述或门的第二输入端与所述第二控制模块电连接，所述或门的输出端分别与所述驱动模块和所述过零检测模块电连接。
本申请实施例与现有技术相比存在的有益效果是：
本申请实施例提供了一种升压变换器，在实际应用中，升压变换器的负载电流是实时变化的，当升压变换器的负载电流较小时，流经电感的电流信号会出现小于等于零的情况，升压变换器进入不连续模式。由于固定导通时间模式在不连续模式下具有工作稳定的优势，因此当流经电感的电流信号小于等于零时，将升压变换器的工作模式切换到固定导通时间模式。具体过程为过零检测模块用于检测升压模块中流经电感的电流信号，当电流信号小于等于零时，过零检测模块输出第一电平信号，第一电平信号为高电平。驱动模块用于根据第一电平信号输出第一驱动信号，第一驱动信号用于阻止升压模块产生与电流信号反向的电流。第一控制模块用于根据第一电平信号输出第一控制信号，第一控制信号为低电平，升压变换器只受第二控制模块控制，第二控制模块控制升压变换器工作于固定导通时间模式。第二控制模块用于接收第一电平信号和升压模块输出的电压信号，根据第一电平信号和电压信号输出第二控制信号。逻辑运算模块用于根据第一控制信号和第二控制信号输出第一逻辑信号，由于第一控制信号为低电平，所以逻辑运算模块输出的第一逻辑信号只受第二控制信号控制。驱动模块用于根据第一逻辑信号输出第一目标驱动信号，从上可知，第一目标驱动信号也只受第二控制信号控制。升压模块用于根据第一目标驱动信号维持工作状态，即升压模块在第二控制模块的控制下工作于固定导通时间模式。本申请提供的升压变换器，当负载电流较小，升压变换器进入不连续模式时，也能使升压模块维持正常工作，解决了谷值电流模式的升压变换器在不连续模式下难以工作的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例提供的升压变换器的原理框图；
图2是本申请一实施例提供的升压变换器的电路连接示意图；
图3是本申请一实施例提供的升压变换器中的过零检测模块、逻辑单元和固定脉宽产生单元的电路连接示意图；
图4是本申请一实施例提供的升压变换器中的电流采样单元的电路连接示意图；
图5是本申请另一实施例提供的升压变换器的电路连接示意图；
图6是本申请另一实施例提供的升压变换器中的参考电压调节模块的电路连接示意图；
图7是本申请另一实施例提供的升压变换器中的纹波注入单元和第二加法器的电路连接示意图；
图8是本申请另一实施例提供的升压变换器在固定导通时间模式下的时序图；
图9是本申请另一实施例提供的升压变换器中的固定脉宽产生单元的电路连接示意图。
图中：100、第一控制模块；101、运算放大器；102、第一加法器；103、第一比较器；104、第一非门；105、第一或非门；106、逻辑单元；1061、第二或非门；1062、第三或非门；107、电流采样单元；200、第二控制模块；201、第二比较器；202、与门；203、固定脉宽产生单元；2031、D触发器；2032、第二非门；2033、上升沿延迟电路；2034、第五非门；2035、第四比较器；204、纹波注入单元；2041、第四非门；205、第二加法器；300、过零检测模块；301、第三比较器；302、第四或非门；303、第五或非门；400、逻辑运算模块；401、或门；500、驱动模块；600、升压模块；700、参考电压调节模块；701、第三非门。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当…时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
如图1所示，本申请实施例提供一种升压变换器，包括第一控制模块100、第二控制模块200、过零检测模块300、逻辑运算模块400、驱动模块500和升压模块600。第一控制模块100分别与升压模块600、过零检测模块300和逻辑运算模块400电连接。第二控制模块200分别与升压模块600、过零检测模块300和逻辑运算模块400电连接。驱动模块500分别与逻辑运算模块400、过零检测模块300和升压模块600电连接。过零检测模块300与升压模块600电连接。
具体的，在实际应用中，升压变换器的负载电流是实时变化的，当升压变换器的负载电流较小时，流经电感的电流信号会出现小于等于零的情况，升压变换器进入不连续模式。由于固定导通时间模式在不连续模式下具有工作稳定的优势，因此当流经电感的电流信号小于等于零时，将升压变换器的工作模式切换到固定导通时间模式。具体过程为过零检测模块300用于检测升压模块600中流经电感的电流信号，当电流信号小于等于零时，过零检测模块300输出第一电平信号，第一电平信号为高电平。驱动模块500用于根据第一电平信号输出第一驱动信号，第一驱动信号用于阻止升压模块600产生与电流信号反向的电流。第一控制模块100用于根据第一电平信号输出第一控制信号，第一控制信号为低电平，升压变换器只受第二控制模块200控制，第二控制模块200控制升压变换器工作于固定导通时间模式。第二控制模块200用于接收第一电平信号和升压模块600输出的电压信号，根据第一电平信号和电压信号输出第二控制信号。逻辑运算模块400用于根据第一控制信号和第二控制信号输出第一逻辑信号，由于第一控制信号为低电平，所以逻辑运算模块400输出的第一逻辑信号只受第二控制信号控制。驱动模块500用于根据第一逻辑信号输出第一目标驱动信号，从上可知，第一目标驱动信号也只受第二控制信号控制。升压模块600用于根据第一目标驱动信号维持工作状态，即升压模块600在第二控制模块200的控制下工作于固定导通时间模式。本申请提供的升压变换器，当负载电流较小，升压变换器进入不连续模式时，也能使升压模块600维持正常工作，解决了谷值电流模式的升压变换器在不连续模式下难以工作的问题。
当升压变换器的负载电流较大时，流经电感的电流信号大于零，升压变换器进入连续模式，则将升压变换器的工作模式切换为谷值电流模式。具体过程为当电流信号大于零时，过零检测模块300输出第二电平信号，第二电平信号为低电平。第二控制模块200用于根据第二电平信号输出第四控制信号，第四控制信号为低电平，升压变换器只受第一控制模块100控制，第一控制模块100控制升压变换器工作于谷值电流模式。第一控制模块100用于接收电压信号和第二电平信号，采样电流信号，根据电压信号、第二电平信号和电流信号输出第三控制信号。逻辑运算模块400用于根据第三控制信号和第四控制信号输出第二逻辑信号，由于第四控制信号为低电平，所以逻辑运算模块400输出的第二逻辑信号只受第三控制信号控制。驱动模块500用于根据第二逻辑信号输出第二目标驱动信号，从上可知，第二目标驱动信号也只受第三控制信号控制。升压模块600用于根据第二目标驱动信号维持工作状态，即升压模块600在第一控制模块100的控制下工作于谷值电流模式。
如图2所示，升压模块600包括电感L、第一PMOS管P1、第一NMOS管N1、第二电容C2、第二电阻R2和第三电阻R3。电感L的第一端用于接收直流输入电压VDD，电感L的第二端分别与第一PMOS管P1的源极、第一NMOS管N1的漏极、过零检测模块300和第一控制模块100电连接。第一NMOS管N1的栅极与驱动模块500电连接，第一NMOS管N1的源极接地。第一PMOS管P1的栅极与驱动模块500电连接，第一PMOS管P1的漏极分别与第二电容C2的第一端和第二电阻R2的第一端电连接。第二电容C2的第二端接地。第二电阻R2的第二端分别与第三电阻R3的第一端、第一控制模块100和第二控制模块200电连接。第三电阻R3的第二端接地。
具体的，当升压模块600处于正常工作状态时，驱动模块500输出驱动信号，驱动信号为第一目标驱动信号或第二目标驱动信号，驱动信号包括NGATE信号和PGATE信号。当驱动信号为一个周期中的低电平时，NGATE信号和PGATE信号均为低电平，PGATE信号驱动第一PMOS管P1导通，NGATE信号驱动第一NMOS管N1关断。电感L放电，直流输入电压VDD和电感L同时为第二电容C2和第二电阻R2供电，使得升压模块600的输出电压VOUT升高。当驱动信号为一个周期中的高电平时，NGATE信号和PGATE信号均为高电平，PGATE信号驱动第一PMOS管P1关断，NGATE信号驱动第一NMOS管N1导通。此时电感L充电，第二电容C2开始放电，以维持升压模块600的输出电压VOUT保持不变。
如图2所示，第一控制模块100包括运算放大器101、第一比较器103、第一加法器102、第一非门104、第一或非门105、第一电阻R1、第一电容C1、电流采样单元107和逻辑单元106。运算放大器101的同相输入端用于接收参考电压VREF，运算放大器101的反相输入端与升压模块600电连接，运算放大器101的输出端分别与第一电阻R1的第一端和第一比较器103的负输入端电连接。第一电阻R1的第二端通过第一电容C1接地。第一加法器102的第一输入端用于接收斜率补偿信号Vramp，第一加法器102的第二输入端与电流采样单元107电连接，第一加法器102的输出端与第一比较器103的正输入端电连接。电流采样单元107与升压模块600电连接。第一比较器103的输出端与第一非门104的输入端电连接，第一非门104的输出端与第一或非门105的第一输入端电连接。第一或非门105的第二输入端与过零检测模块300电连接，第一或非门105的输出端与逻辑单元106电连接。逻辑单元106用于接收时钟信号CLK，逻辑单元106与逻辑运算模块400电连接。
具体的，运算放大器101的反相输入端与升压模块600中第三电阻R3的第一端电连接，用于接收升压模块600输出的电压信号FB。电流采样单元107与升压模块600中第一PMOS管P1的源极电连连接，用于采样流经电感L的电流信号，根据采样的电流信号输出ISNS电流。第一或非门105的第二输入端用于接收过零检测模块300输出的ZCD_CYCLE信号，ZCD_CYCLE信号为第一电平信号或第二电平信号。
当升压变换器的负载电流较大时，流经电感L的电流信号大于零，升压变换器进入连续模式，则将升压变换器的工作模式切换为谷值电流模式。切换过程为当电流信号大于零时，过零检测模块300输出第二电平信号，第二电平信号为低电平，此时ZCD_CYCLE信号为第二电平信号。第二控制模块200用于根据第二电平信号输出第四控制信号，第四控制信号为低电平，升压变换器只受第一控制模块100控制，第一控制模块100控制升压变换器工作于谷值电流模式。谷值电流模式下升压变换器的具体工作过程为运算放大器101的同相输入端接收参考电压VREF，反相输入端接收升压模块600输出的电压信号FB，运算放大器101根据参考电压VREF和电压信号FB输出COMP电压。为了使升压变换器工作稳定，需要对电流采样单元107输出的ISNS电流叠加斜率补偿信号Vramp，第一加法器102将ISNS电流与斜率补偿信号Vramp进行叠加输出SUM电压，COMP电压等于SUM电压的峰值。第一比较器103对COMP电压和SUM电压进行比较，当SUM电压高于COMP电压时，第一比较器103发生翻转，产生PWM信号的上升沿。PWM信号经过第一非门104之后由上升沿变为下降沿，使得第一或非门105的第一输入端为低电平，第一或非门105的第二输入端接收第二电平信号，第二电平信号为低电平，即接收的ZCD_CYCLE信号为低电平，则第一或非门105输出高电平。当时钟信号CLK为低电平时，逻辑单元106根据第一或非门105输出的高电平输出第三控制信号ON1，第三控制信号ON1为高电平，由于升压变换器只受第一控制模块100控制，则逻辑运算模块400输出的第二逻辑信号为高电平，使得驱动模块500输出的第二目标驱动信号为高电平，则第一PMOS管P1关断，第一NMOS管N1导通，此时流经电感L上的电流信号又会线性上升，升压变换器还是处于连续模式。当时钟信号CLK为高电平时，逻辑单元106被重置，使第三控制信号ON1变为低电平，由于升压变换器只受第一控制模块100控制，则逻辑运算模块400输出的第二逻辑信号为低电平，从而使得驱动模块500输出的第二目标驱动信号为低电平，则第一PMOS管P1导通，第一NMOS管N1关断，此时过零检测模块300仍检测流经电感L上的电流信号，若电流信号还是大于零，则升压变换器仍工作于谷值电流模式。第一电阻R1和第一电容C1用于频率补偿，使升压变换器工作稳定。
如图3所示，逻辑单元106包括第一RS触发器。第一RS触发器包括第二或非门1061和第三或非门1062。第三或非门1062的第一输入端与第一或非门105的输出端电连接，第三或非门1062的第二输入端与第二或非门1061的输出端电连接，第三或非门1062的输出端与第二或非门1061的第一输入端电连接。第二或非门1061的第二输入端用于接收时钟信号CLK，第二或非门1061的输出端与逻辑运算模块400电连接。
具体的，当时钟信号CLK为低电平时，根据上述分析得知，第一或非门105输出高电平，第三或非门1062的第一输入端输入高电平，由于第二或非门1061与第三或非门1062构成了RS触发器，则第二或非门1061输出高电平，即第三控制信号ON1为高电平。当时钟信号CLK为高电平时，第一RS触发器被重置，则第二或非门1061输出低电平，即第三控制信号ON1为低电平。
如图4所示，电流采样单元107包括第三PMOS管P3、第五电阻R5、第六电阻R6、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一电流源I1和第二电流源I2。第三PMOS管P3的栅极与驱动模块500电连接，用于接收驱动模块500输出的驱动信号中的PGATE信号。第三PMOS管P3的源极与升压模块600电连接，具体与升压模块600中第一PMOS管P1的源极电连接。第三PMOS管P3的漏极分别与第五电阻R5的第一端和第六电阻R6的第一端电连接。第五电阻R5的第二端分别与升压模块600和第五PMOS管P5的源极电连接，第五电阻R5的第二端具体与升压模块600中第一PMOS管P1的漏极电连接。第六电阻R6的第二端分别与第四PMOS管P4的源极和第六PMOS管P6的源极电连接。第四PMOS管P4的栅极分别与第四PMOS管P4的漏极和第五PMOS管P5的栅极电连接，第四PMOS管P4的漏极与第三NMOS管N3的漏极电连接。第五PMOS管P5的漏极分别与第六PMOS管P6的栅极和第四NMOS管N4的漏极电连接。第六PMOS管P6的漏极分别与第五NMOS管N5的漏极、第五NMOS管N5的栅极和第六NMOS管N6的栅极电连接。第二电流源I2的正极用于接收直流输入电压VDD，第二电流源I2的负极分别与第二NMOS管N2的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极和第四NMOS管N4的栅极电连接。第一电流源I1的正极、第八PMOS管P8的源极和第九PMOS管P9的源极均用于接收直流输入电压VDD，第一电流源I1的负极与第七PMOS管P7的源极电连接。第七PMOS管P7的栅极与驱动模块500电连接，用于接收驱动模块500输出的驱动信号中的PGATE信号，第七PMOS管P7的漏极分别与第六NMOS管N6的漏极、第七NMOS管N7的漏极、第七NMOS管N7的栅极和第八NMOS管N8的栅极电连接。第八PMOS管P8的栅极分别与第八PMOS管P8的漏极和第九PMOS管P9的栅极电连接，第八PMOS管P8的漏极与第八NMOS管N8的漏极电连接。第九PMOS管P9的漏极用于输出ISNS电流，与第一加法器102的第二输入端电连接。第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极和第八NMOS管N8的源极均接地。其中第五NMOS管N5与第六NMOS管N6构成电流镜。第七NMOS管N7和第八NMOS管N8构成电流镜。第八PMOS管P8和第九PMOS管P9构成电流镜。
具体的，电流采样单元107用于等比例采样流过第一PMOS管P1的电流。第三PMOS管P3与第五电阻R5串联后与第一PMOS管P1并联，第五电阻R5的阻值应远小于第三PMOS管P3的线性阻抗，所以流过第三PMOS管P3的电流近似与流过第一PMOS管P1的电流成比例关系，当第一PMOS管P1导通时，第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第三NMOS管N3和第四NMOS管N4构成的运放将会使A点电压与升压模块600的输出电压VOUT相等，流过第六PMOS管P6的电流与流过第五电阻R5的电流也将成比例关系，假设第三PMOS管P3与第一PMOS管P1的尺寸比例为1:N，则流过第六PMOS管P6的电流IP6为：
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其中，IP1为流过第一PMOS管P1的电流。
第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8构成电流减法电路，由于第五NMOS管N5与第六NMOS管N6构成电流镜，则流过第六NMOS管N6的电流为IP6，流过第七NMOS管N7的电流为I1-IP6。由于七NMOS管N7和第八NMOS管N8构成电流镜，则流过第八PMOS管P8的电流为I1-IP6。由于第八PMOS管P8和第九PMOS管P9构成电流镜，则流过第九PMOS管P9的电流为I1-IP6，即ISNS电流为I1-IP6。流过第一PMOS管P1的电流随着其导通时间的增加是逐渐减小的，因此ISNS电流随着第一PMOS管P1的导通时间的增加逐渐增大。
如图2所示，第二控制模块200包括第二比较器201、与门202和固定脉宽产生单元203。第二比较器201的正输入端用于接收参考电压VREF，第二比较器201的负输入端与升压模块600电连接，用于接收电压信号FB，第二比较器201的输出端与与门202的第一输入端电连接。与门202的第二输入端与过零检测模块300电连接，用于接收过零检测模块300输出的ZCD_CYCLE信号，ZCD_CYCLE信号为第一电平信号或第二电平信号。与门202的输出端与固定脉宽产生单元203电连接。固定脉宽产生单元203与逻辑运算模块400电连接。
具体的，当升压变换器的负载电流较小时，流经电感L的电流信号小于等于零，升压变换器进入非连续模式，则将升压变换器的工作模式切换为固定导通时间模式。切换过程为当电流信号小于等于零时，过零检测模块300输出第一电平信号，第一低电平信号为高电平，即ZCD_CYCLE信号为第一电平信号。驱动模块500用于根据第一电平信号输出第一驱动信号，第一驱动信号用于阻止升压模块600产生与电流信号反向的电流，具体为驱动模块500根据第一电平信号输出PGATE信号，由于第一电平信号为高电平，所以PGATE信号也为高电平，从而关断升压模块600中的第一PMOS管P1，防止产生与电流信号反向的电流。第一控制模块100用于根据第一电平信号输出第一控制信号，第一控制信号为低电平，升压变换器只受第二控制模块200控制，第二控制模块200控制升压变换器工作于固定导通时间模式。固定导通时间模式下升压变换器的具体工作过程为当电流信号小于等于零时，过零检测模块300输出的第一电平信号为高电平，使驱动模块500输出PGATE信号，PGATE信号驱动第一PMOS管P1关断，第二电容C2开始放电，随着放电时间的增加，输出电压VOUT会逐渐减小，从而导致电压信号FB逐渐减小，第二比较器201对电压信号FB和参考电压VREF进行比较，当电压信号FB小于参考电压VREF时，第二比较器201输出的FB_LOWER_VREF信号变为高电平。与门202的第一输入端接收FB_LOWER_VREF信号，与门202的第二输入端接收第一电平信号，第一电平信号为高电平，即接收的ZCD_CYCLE信号为高电平，FB_LOWER_VREF信号和ZCD_CYCLE信号都是高电平，所以与门202的输出也为高电平。固定脉宽产生单元203根据与门202输出的高电平输出第二控制信号ON2，第二控制信号ON2为高电平。由于升压变换器只受第二控制模块200控制，则逻辑运算模块400输出的第一逻辑信号为高电平，使得驱动模块500输出的第一目标驱动信号为高电平，则第一PMOS管P1关断，第一NMOS管N1导通。第二控制信号ON2变为高电平时，固定脉宽产生单元203会开始计数，当达到预设时间Ton时，固定脉宽产生单元203输出的第二控制信号ON2变为低电平，由于升压变换器只受第二控制模块200控制，则逻辑运算模块400输出的第一逻辑信号为低电平，从而使得驱动模块500输出的第一目标驱动信号为低电平，则第一PMOS管P1导通，第一NMOS管N1关断，此时过零检测模块300仍检测流经电感L上的电流信号，若电流信号还是小于等于零，则升压变换器仍工作于固定导通时间模式。
如图3所示，固定脉宽产生单元203包括D触发器2031、第二非门2032和上升沿延迟电路2033。D触发器2031的时钟输入端与与门202的输出端电连接，D触发器2031的同相输出端分别与逻辑运算模块400和上升沿延迟电路2033电连接。上升沿延迟电路2033与第二非门2032的输入端电连接。第二非门2032的输出端与D触发器2031的复位端电连接。
具体的，根据上述分析可知，与门202输出高电平，则D触发器2031的时钟输入端输入高电平，根据D触发器2031的特性，D触发器2031的同相输出端输出高电平，即第二控制信号ON2为高电平。当D触发器2031输出高电平时，会触发上升沿延迟电路2033开始计时，当达到预设时间Ton时，上升沿延迟电路2033的输出经第二非门2032反向后重置D触发器2031，D触发器2031输出低电平，即第二控制信号ON2为低电平。
如图3所示，过零检测模块300包括第二PMOS管P2、第四电阻R4、第三比较器301和第二RS触发器。第二RS触发器包括第四或非门302和第五或非门303。第二PMOS管P2的源极与升压模块600电连接，具体与升压模块600中第一PMOS管P1的源极电连接。第二PMOS管P2的栅极与驱动模块500电连接，用于接收驱动模块500输出的驱动信号中的PGATE信号。第二PMOS管P2的漏极分别与第四电阻R4的第一端和第三比较器301的负输入端电连接。第四电阻R4的第二端分别与升压模块600和第三比较器301的正输入端电连接，第四电阻R4的第二端具体与升压模块600中第一PMOS管P1的漏极电连接。第三比较器301的输出端与第五或非门303的第一输入端电连接。第五或非门303的第二输入端与第四或非门302的输出端电连接，第五或非门303的输出端与第四或非门302的第一输入端电连接。第四或非门302的第二输入端与逻辑运算模块400电连接，第四或非门302的输出端分别与第一控制模块100、第二控制模块200和驱动模块500电连接。第四或非门302的输出端具体与第一控制模块100中的第一或非门105的第二输入端电连接。第四或非门302的输出端具体与第二控制模块200中的与门202的第二输入端电连接。第四或非门302的输出端输出ZCD_CYCLE信号，ZCD_CYCLE信号为第一电平信号或第二电平信号。
具体的，过零检测模块300用于检测流经电感L的电流信号。第二PMOS管P2与第四电阻R4串联后与第一PMOS管P1并联，当第一PMOS管P1导通时，第四电阻R4两端电压近似等于电压LX与输出电压VOUT的压差，当流经电感L的电流信号大于零时，第三比较器301输出低电平，那么第五或非门303的第一输入端输入低电平，由于第五或非门303与第四或非门302构成了RS触发器，所以第四或非门302的输出端输出低电平。即过零检测模块300输出的ZCD_CYCLE信号为低电平，此时ZCD_CYCLE信号为第二电平信号。当流经电感L的电流信号减小时，第四电阻R4两端电压逐渐减小，当流经电感L的电流信号减小到小于等于零，第三比较器301翻转为高电平，那么第五或非门303的第一输入端输入高电平，由于第五或非门303与第四或非门302构成了RS触发器，所以第四或非门302的输出端输出高电平。即过零检测模块300输出的ZCD_CYCLE信号为高电平，此时ZCD_CYCLE信号为第一电平信号。
需要说明的是，第三比较器301可以为任何形式的电压比较器。
如图2和图3所示，逻辑运算模块400包括或门401。或门401的第一输入端与第一控制模块100电连接，具体与第一控制模块100中的逻辑单元106中的第二或非门1061的输出端电连接。或门401的第二输入端与第二控制模块200电连接，具体与第二控制模块200中的固定脉宽产生单元203中的D触发器2031的同相输出端电连接。或门401的输出端分别与驱动模块500和过零检测模块300电连接，或门401的输出端具体与过零检测模块300中的第四或非门302的第二输入端电连接。
具体的，根据上述分析可知，当流经电感L的电流信号小于等于零时，第一控制模块100输出的第一控制信号为低电平，升压变换器只受第二控制模块200控制，根据或门401的特性，或门401输出的ON信号只与第二控制模块200输出的第二控制信号ON2有关，此时或门401输出的ON信号为第一逻辑信号。当流经电感L的电流信号大于零时，第二控制模块200输出的第四控制信号为低电平，升压变换器只受第一控制模块100控制，根据或门401的特性，或门401输出的ON信号只与第一控制模块100输出的第三控制信号ON1有关，此时或门401输出的ON信号为第二逻辑信号。
如图5所示，本申请实施例提供了一种升压变换器，还包括参考电压调节模块700。参考电压调节模块700用于接收参考电压VREF，参考电压调节模块700分别与第一控制模块100和过零检测模块300电连接，用于为第一控制模块100提供第二参考电压VREF1。
具体的，参考电压调节模块700具体与第一控制模块100中运算放大器101的同相输入端电连接，为运算放大器101的同相输入端提供第一参考电压VREF1。本申请引入了参考电压调节模块700，主要用于避免第一控制模块100和第二控制模块200发生竞争而导致升压变换器工作不稳定。
如图6所示，参考电压调节模块700包括第三非门701、第三电流源I3、第十PMOS管P10、第七电阻R7、第九NMOS管N9和第四电流源I4。第三非门701的输入端与过零检测模块300电连接，用于接收过零检测模块300输出的ZCD_CYCLE信号，第三非门701的输入端还与第九NMOS管N9的栅极电连接，第三非门701的输出端与第十PMOS管P10的栅极电连接。第十PMOS管P10的源极与第三电流源I3的负极电连接，第十PMOS管P10的漏极与第七电阻R7的第一端电连接。第三电流源I3的正极用于接收直流输入电压VDD。第七电阻R7的第二端分别与第九NMOS管N9的漏极和第一控制模块100电连接。第九NMOS管N9的源极与第四电流源I4的正极电连接。第四电流源I4的负极接地。其中，第七电阻R7的第一端接收参考电压VREF，第七电阻R7的第二端输出第一参考电压VREF1。
具体的，当过零检测模块300输出的ZCD_CYCLE信号为高电平时，升压变换器工作于固定导通时间模式。第三非门701输出低电平，第十PMOS管P10导通，使得第一参考电压VREF1相对于参考电压VREF会降低I3*R7的压降。这样就可以避免第二控制模块200和第一控制模块100发生竞争而导致升压变换器工作不稳定。
如图5所示，固定脉宽产生单元203引入了直流输入电压VDD和电压信号FB调节第一NMOS管N1的导通时间，使固定导通时间模式下的第一NMOS管N1的导通时间与谷值电流模式下的导通时间近似匹配，从而使固定导通时间模式与谷值电流模式之间的切换更加稳定。
如图9所示，固定脉宽产生单元203包括第五非门2034、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十五NMOS管N15、第四电容C4、第十电阻R10和第四比较器2035。第五非门2034的输入端与与门202的输出端电连接，第五非门2034的输出端分别与第十五NMOS管N15的栅极和第十六PMOS管P16的栅极电连接。第十六PMOS管P16的漏极分别与第十五NMOS管N15的漏极、第四电容C4的第一端和第四比较器2035的负输入端电连接，第十六PMOS管P16的源极与第十五PMOS管P15的漏极电连接。第十五NMOS管N15的源极和第四电容C4的第二端均接地。第四比较器2035的正输入端与升压模块600电连接，用于接收升压模块600输出的电压信号FB，第四比较器2035的输出端与逻辑运算模块400电连接。第十四PMOS管P14的源极和第十五PMOS管P15的源极均用于接收直流输入电压VDD，第十四PMOS管P14的栅极分别与第十五PMOS管P15的栅极和第十四PMOS管P14的漏极电连接，第十四PMOS管P14的漏极通过第十电阻R10接地。其中第十四PMOS管P14和第十五PMOS管P15构成电流镜。
具体的，流过第十四PMOS管P14的电流近似等于直流输入电压VDD除以第十电阻R10，该电流与直流输入电压VDD近似成正比。由于第十四PMOS管P14和第十五PMOS管P15构成电流镜，因此流过第十五PMOS管P15的电流与流过第十四PMOS管P14的电流成比例关系。当与门202输出的信号由低变高时，第十五NMOS管N15关断，第十六PMOS管P16导通，流过第十四PMOS管P14的电流通过第十六PMOS管P16对第四电容C4进行充电，当第四电容C4上的电压超过电压信号FB时，固定脉宽产生单元203输出的第二控制信号ON2由高变低。由此可见，固定导通时间模式下的第一NMOS管N1的导通时间与直流输入电压VDD成反比，与电压信号FB成正比，使固定导通时间模式下的第一NMOS管N1的导通时间与谷值电流模式下的导通时间近似匹配，从而使固定导通时间模式与谷值电流模式之间的切换更加稳定。
如图5所示，第二控制模块200还包括第二加法器205和纹波注入单元204。第二加法器205的第一输入端与升压模块600电连接，用于接收升压模块600输出的电压信号FB，第二加法器205的第二输入端与纹波注入单元204电连接，第二加法器205的输出端与第二比较器201的负输入端电连接，第二加法器205的输出端输出FB_RIPPLE信号。
如图7所示，第二加法器205包括第八电阻R8。第八电阻R8的第一端与升压模块600电连接，用于接收升压模块600输出的电压信号FB，第八电阻R8的第一端还与纹波注入单元204电连接。第八电阻R8的第二端与第二比较器201的负输入端电连接，用于输出FB_RIPPLE信号，第八电阻R8的第二端还与纹波注入单元204电连接。其中第八电阻R8的第一端作为第二加法器205的第一输入端和第二输入端，第八电阻R8的第二端作为第二加法器205的输出端。
纹波注入单元204包括第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第五电流源I5、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第九电阻R9、第十三NMOS管N13、第三电容C3、第十四NMOS管N14、第六电流源I6和第四非门2041。第十NMOS管N10的漏极与第二加法器205的第二输入端电连接，即与第八电阻R8的第一端电连接，第十NMOS管N10的源极接地，第十NMOS管N10的栅极分别与第十一NMOS管N11的栅极和第十一NMOS管N11的漏极电连接。第十一NMOS管N11的源极接地，第十一NMOS管N11的漏极与第十二PMOS管P12的漏极电连接。第十二PMOS管P12的栅极分别与第十一PMOS管P11的栅极、第十三PMOS管P13的栅极和第十三PMOS管P13的漏极电连接，第十二PMOS管P12的源极、第十一PMOS管P11的源极、第十三PMOS管P13的源极和第五电流源I5的正极均用于接收直流输入电压VDD。第十一PMOS管P11的漏极与第二加法器205的输出端电连接，即与第八电阻R8的第二端电连接。第十三PMOS管P13的漏极与第十二NMOS管N12的漏极电连接。第十二NMOS管N12的源极通过第九电阻R9接地，第十二NMOS管N12的栅极分别与第十三NMOS管N13的栅极和第十三NMOS管N13的漏极电连接。第十三NMOS管N13的漏极与第五电流源I5的负极电连接，第十三NMOS管N13的源极分别与第三电容C3的第一端和第十四NMOS管N14的漏极电连接。第三电容C3的第二端接地。第十四NMOS管N14的源极与第六电流源I6的正极电连接，第十四NMOS管N14的栅极与第四非门2041的输出端电连接。第六电流源I6的负极接地。第四非门2041的输入端与固定脉宽产生单元203电连接，用于接收固定脉宽产生单元203输出的第二控制信号ON2。其中第十一PMOS管P11、第十二PMOS管P12和第十三PMOS管P13构成电流镜。第十一NMOS管N11和第十NMOS管N10构成电流镜。第十二NMOS管N12和第十三NMOS管N13构成电流镜。
具体的，当升压变换器工作于固定导通时间模式时，如果电压信号FB的纹波很小，那么第二比较器201的过驱动电压随之很小，使得第二比较器201的响应速度变的很慢，从而导致不能及时控制场效应管，引起升压变换器不稳定。因此在这种情况下有必要增大第二比较器201的过驱动电压，加快其比较速度，使升压变换器保持稳定。在固定导通时间模式下，固定脉宽产生单元203输出的第二控制信号ON2为高电平时，第十四NMOS管N14关断，第五电流源I5对第三电容C3进行充电，第三电容C3上的电压线性往上增加，则流过第九电阻R9、第十三PMOS管P13和第十一PMOS管P11的电流线性增加，经电流镜像至第十NMOS管N10的电流与第十一PMOS管P11的电流相等，第十一PMOS管P11和第十NMOS管N10的电流经过第八电阻R8后，使得FB_RIPPLE信号相对于电压信号FB叠加了一个线性往上增加的电压，如图8所示。随着FB_RIPPLE信号比参考电压VREF越来越大，第二比较器201的过驱动电压越来越大，第二比较器201输出的FB_LOWER_VREF信号将很快翻转为低电平，为下次第一NMOS管N1关断后判断FB_RIPPLE信号是否小于参考电压VREF做准备。经过一段固定时间后，第一NMOS管N1关断，第二控制信号ON2变为低电平，第三电容C3通过第六电流源I6与第五电流源I5的差值进行放电，第三电容C3两端的电压线性往下减小，FB_RIPPLE信号随之逐渐减小，直至减小到等于电压信号FB，此后FB_RIPPLE信号的下降斜率与电压信号FB一致，当FB_RIPPLE信号小于参考电压VREF时，则第二控制信号ON2变为高电平，重复上述周期。图8中的IL为流经电感L的电流信号。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (9)

1.一种升压变换器，其特征在于，包括第一控制模块、第二控制模块、过零检测模块、逻辑运算模块、驱动模块和升压模块；所述第一控制模块分别与所述升压模块、所述过零检测模块和所述逻辑运算模块电连接；所述第二控制模块分别与所述升压模块、所述过零检测模块和所述逻辑运算模块电连接；所述驱动模块分别与所述逻辑运算模块、所述过零检测模块和所述升压模块电连接；所述过零检测模块与所述升压模块电连接；
所述过零检测模块用于检测所述升压模块中流经电感的电流信号，当所述电流信号小于等于零时，所述过零检测模块输出第一电平信号；所述驱动模块用于根据所述第一电平信号输出第一驱动信号，所述第一驱动信号用于阻止所述升压模块产生与所述电流信号反向的电流；所述第一控制模块用于根据所述第一电平信号输出第一控制信号；所述第二控制模块用于接收所述第一电平信号和所述升压模块输出的电压信号，根据所述第一电平信号和所述电压信号输出第二控制信号；所述逻辑运算模块用于根据所述第一控制信号和所述第二控制信号输出第一逻辑信号；所述驱动模块用于根据所述第一逻辑信号输出第一目标驱动信号；所述升压模块用于根据所述第一目标驱动信号维持工作状态；
所述升压模块包括电感、第一PMOS管、第一NMOS管、第二电容、第二电阻和第三电阻；
所述电感的第一端用于接收直流输入电压，所述电感的第二端分别与所述第一PMOS管的源极、所述第一NMOS管的漏极、所述过零检测模块和所述第一控制模块电连接；所述第一NMOS管的栅极与所述驱动模块电连接，所述第一NMOS管的源极接地；所述第一PMOS管的栅极与所述驱动模块电连接，所述第一PMOS管的漏极分别与所述第二电容的第一端和所述第二电阻的第一端电连接；所述第二电容的第二端接地；所述第二电阻的第二端分别与所述第三电阻的第一端、所述第一控制模块和所述第二控制模块电连接；所述第三电阻的第二端接地。
2.根据权利要求1所述的升压变换器，其特征在于，当所述电流信号大于零时，所述过零检测模块输出第二电平信号；所述第一控制模块用于接收所述电压信号和所述第二电平信号，采样所述电流信号，根据所述电压信号、所述第二电平信号和所述电流信号输出第三控制信号；所述第二控制模块用于根据所述第二电平信号输出第四控制信号；所述逻辑运算模块用于根据所述第三控制信号和所述第四控制信号输出第二逻辑信号；所述驱动模块用于根据所述第二逻辑信号输出第二目标驱动信号；所述升压模块用于根据所述第二目标驱动信号维持工作状态。
3.根据权利要求1-2任一项所述的升压变换器，其特征在于，所述第一控制模块包括运算放大器、第一比较器、第一加法器、第一非门、第一或非门、第一电阻、第一电容、电流采样单元和逻辑单元；
所述运算放大器的同相输入端用于接收参考电压，所述运算放大器的反相输入端与所述升压模块电连接，所述运算放大器的输出端分别与所述第一电阻的第一端和所述第一比较器的负输入端电连接；所述第一电阻的第二端通过所述第一电容接地；所述第一加法器的第一输入端用于接收斜率补偿信号，所述第一加法器的第二输入端与所述电流采样单元电连接，所述第一加法器的输出端与所述第一比较器的正输入端电连接；所述电流采样单元与所述升压模块电连接；所述第一比较器的输出端与所述第一非门的输入端电连接，所述第一非门的输出端与所述第一或非门的第一输入端电连接；所述第一或非门的第二输入端与所述过零检测模块电连接，所述第一或非门的输出端与所述逻辑单元电连接；所述逻辑单元用于接收时钟信号，所述逻辑单元与所述逻辑运算模块电连接。
4.根据权利要求3所述的升压变换器，其特征在于，所述逻辑单元包括第一RS触发器；所述第一RS触发器包括第二或非门和第三或非门；
所述第三或非门的第一输入端与所述第一或非门的输出端电连接，所述第三或非门的第二输入端与所述第二或非门的输出端电连接，所述第三或非门的输出端与所述第二或非门的第一输入端电连接；所述第二或非门的第二输入端用于接收所述时钟信号，所述第二或非门的输出端与所述逻辑运算模块电连接。
5.根据权利要求3所述的升压变换器，其特征在于，所述电流采样单元包括第三PMOS管、第五电阻、第六电阻、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一电流源和第二电流源；
所述第三PMOS管的栅极与所述驱动模块电连接，所述第三PMOS管的源极与所述升压模块电连接，所述第三PMOS管的漏极分别与所述第五电阻的第一端和所述第六电阻的第一端电连接；所述第五电阻的第二端分别与所述升压模块和所述第五PMOS管的源极电连接；所述第六电阻的第二端分别与所述第四PMOS管的源极和所述第六PMOS管的源极电连接；所述第四PMOS管的栅极分别与所述第四PMOS管的漏极和所述第五PMOS管的栅极电连接，所述第四PMOS管的漏极与所述第三NMOS管的漏极电连接；所述第五PMOS管的漏极分别与所述第六PMOS管的栅极和所述第四NMOS管的漏极电连接；所述第六PMOS管的漏极分别与所述第五NMOS管的漏极、所述第五NMOS管的栅极和所述第六NMOS管的栅极电连接；所述第二电流源的正极用于接收直流输入电压，所述第二电流源的负极分别与所述第二NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极和所述第四NMOS管的栅极电连接；所述第一电流源的正极、所述第八PMOS管的源极和所述第九PMOS管的源极均用于接收所述直流输入电压，所述第一电流源的负极与所述第七PMOS管的源极电连接；所述第七PMOS管的栅极与所述驱动模块电连接，所述第七PMOS管的漏极分别与所述第六NMOS管的漏极、所述第七NMOS管的漏极、所述第七NMOS管的栅极和所述第八NMOS管的栅极电连接；所述第八PMOS管的栅极分别与所述第八PMOS管的漏极和所述第九PMOS管的栅极电连接，所述第八PMOS管的漏极与所述第八NMOS管的漏极电连接；所述第九PMOS管的漏极与所述第一加法器的第二输入端电连接；所述第二NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的源极、所述第五NMOS管的源极、所述第六NMOS管的源极、所述第七NMOS管的源极和所述第八NMOS管的源极均接地；其中所述第五NMOS管与所述第六NMOS管构成电流镜；所述第七NMOS管和所述第八NMOS管构成电流镜；所述第八PMOS管和所述第九PMOS管构成电流镜。
6.根据权利要求1-2任一项所述的升压变换器，其特征在于，所述第二控制模块包括第二比较器、与门和固定脉宽产生单元；
所述第二比较器的正输入端用于接收参考电压，所述第二比较器的负输入端与所述升压模块电连接，所述第二比较器的输出端与所述与门的第一输入端电连接；所述与门的第二输入端与所述过零检测模块电连接，所述与门的输出端与所述固定脉宽产生单元电连接；所述固定脉宽产生单元与所述逻辑运算模块电连接。
7.根据权利要求6所述的升压变换器，其特征在于，所述固定脉宽产生单元包括D触发器、第二非门和上升沿延迟电路；
所述D触发器的时钟输入端与所述与门的输出端电连接，所述D触发器的同相输出端分别与所述逻辑运算模块和所述上升沿延迟电路电连接；所述上升沿延迟电路与所述第二非门的输入端电连接；所述第二非门的输出端与所述D触发器的复位端电连接。
8.根据权利要求1-2任一项所述的升压变换器，其特征在于，所述过零检测模块包括第二PMOS管、第四电阻、第三比较器和第二RS触发器；
所述第二RS触发器包括第四或非门和第五或非门；
所述第二PMOS管的源极与所述升压模块电连接，所述第二PMOS管的栅极与所述驱动模块电连接，所述第二PMOS管的漏极分别与所述第四电阻的第一端和所述第三比较器的负输入端电连接；所述第四电阻的第二端分别与所述升压模块和所述第三比较器的正输入端电连接；所述第三比较器的输出端与所述第五或非门的第一输入端电连接；所述第五或非门的第二输入端与所述第四或非门的输出端电连接，所述第五或非门的输出端与所述第四或非门的第一输入端电连接；所述第四或非门的第二输入端与所述逻辑运算模块电连接，所述第四或非门的输出端分别与所述第一控制模块、所述第二控制模块和所述驱动模块电连接。
9.根据权利要求1-2任一项所述的升压变换器，其特征在于，所述逻辑运算模块包括或门；所述或门的第一输入端与所述第一控制模块电连接，所述或门的第二输入端与所述第二控制模块电连接，所述或门的输出端分别与所述驱动模块和所述过零检测模块电连接。
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