CN114757034A - 一种基于FPGA的poseidon哈希算法的优化系统 - Google Patents

一种基于FPGA的poseidon哈希算法的优化系统 Download PDF

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Abstract

本发明公开了一种基于FPGA的poseidon哈希算法的优化系统，蒙哥马利算法中的约减采用的模块包括约减取模模块、约减乘法器模块、约减加法器模块、约减除法器模块和约减减法器模块。在进行约减时，输入参数后依次通过约减取模模块、约减乘法器模块、约减加法器模块和约减除法模块进行一轮约减，并在经过若干轮次约减后判断输出数，并对高于阈值的输出参数通过约减减法器模块处理后输出；蒙哥马利算法中的幂模采用的模块在采用蒙哥马利约减运算模块的基础上，还包括平方运算模块、截断模块、幂模加法器模块和幂模减法器模块，在进行幂模运算时，参数经过平方运算模块进行处理后，通过截断模块将其分为直接处理数据和约减处理数据。

Description

一种基于FPGA的poseidon哈希算法的优化系统
技术领域
本发明涉及一种哈希算法的优化，具体涉及一种基于FPGA的poseidon哈希算法的优化系统。
背景技术
用于密码学的hash函数有严格的要求，单向性：从数据求散列值很容易，但不能倒推，或者倒推十分困难，理论上不可行。无相关性：要求在输入有一点点改变的情况下，要产生完全不同的输出，这样，从散列值完全不能看出数据之间的相关性。唯一性：不能通过不同的数据产生相同的hash值，这里说的不能是基本上不能人为实现，也就是说概率极小，此特性也可以成为碰撞安全性。在分布式存储领域中，要把大容量GB级的数据打散加密，这时要用到PoseidonHash算法。
Poseidon哈希可将若干个GF(p)中的元素映射为单个GF(p)中的元素，形如
Figure BDA0003604761300000011
其中t为输入个数，p为有限域的阶数。由于零知识证明如ZKsnark、zkstark、bulletproof等使用了大量pedersen哈希、sha256等哈希算法以保证完整性，然而在证明及验证时效率较低，而poseidon哈希则基于传统哈希设计方法(类SPN结构)，是有限域上较为高效的哈希算法，且支持零知识证明中使用的多数曲线(BN、BLS、Ed25519)。
Poseidon哈希可用于以下场景：零知识证明中的承诺函数，在该类协议中，秘密值通常通过承诺函数加密并生成零知识证明；将多个有限域中元素映射为一个元素或变长哈希；用于merkle树中叶子节点的存在性证明，如证明某个节点属于某一个树。
发明内容
本发明所要解决的技术问题是目前在PFGA上进行Poseidon哈希算法的运算工作量巨大，现有的硬件水平无法跟上大规模的数据量运算，需要优化运算方式，使得现有的PFGA能过处理，本申请文件目的在于提供一种基于FPGA的poseidon哈希算法的优化方法，解决基于PFGA实现Poseidon哈希算法并对其进行了优化，使其能够在配套的硬件设备上支持相应的计算的问题。
本发明通过下述技术方案实现：
一种基于FPGA的poseidon哈希算法的优化系统，在FPGA内对poseidon算法参数及流程优化和底层蒙哥马利模乘优化两方面进行优化；其中在poseidon哈希算法参数及流程优化中通过常量计算、矩阵计算、常量及矩阵选择和算法流程优化；在底层蒙哥马利模乘优化中将蒙哥马利算法输入值由标准值转化为蒙哥马利形式，蒙哥马利算法包括模乘、约减和幂模运算；
蒙哥马利算法中的约减采用的模块包括约减取模模块、约减乘法器模块、约减加法器模块、约减除法器模块和约减减法器模块。在进行约减时，输入参数后依次通过约减取模模块、约减乘法器模块、约减加法器模块和约减除法模块进行一轮约减，并在经过若干轮次约减后判断输出数，并对高于阈值的输出参数通过约减减法器模块处理后输出；
蒙哥马利算法中的幂模采用的模块在采用蒙哥马利约减运算模块的基础上，还包括平方运算模块、截断模块、幂模加法器模块和幂模减法器模块，在进行幂模运算时，参数经过平方运算模块进行处理后，通过截断模块将其分为直接处理数据和约减处理数据，其中约减处理数据经过上述的蒙哥马利算法中约减的模块处理后输入幂模加法器模块内，直接处理数据也输出至幂模加法器模块内，随后判断输出数，并对高于阈值的输出参数通过幂模减法器模块处理后输出；
蒙哥马利算法中的模乘采用的模块在采用蒙哥马利约减运算模块的基础上，还包括加乘器模块、模乘取模模块、模乘加法器模块和模乘减法器模块，在进行模乘运算时，参数经过加乘模块进行处理后发送至约减运算模块进行处理，其中的约减运算模块内的约减加法器模块替换为模乘加法器进行运算，并经过若干轮相同处理方式后，判断输出数，并对高于阈值的输出参数通过模乘减法器模块处理后输出。
进一步地，所述步骤中的矩阵计算中的交换线性变换阶段，计算与MDS矩阵的乘积时，使用多线程及并行计算，提高矩阵运算效率。需要计算与MDS矩阵的乘积，t×tMDS矩阵记为
Figure BDA0003604761300000021
其中
Figure BDA0003604761300000022
为(t-1)×(t-1)的MDS矩阵，v是1×(t-1)矩阵，ω为(t-1)×1的向量。通过转化，可将矩阵M表示为：
Figure BDA0003604761300000023
其中
Figure BDA0003604761300000024
I为(t-1)×(t-1)的单位矩阵。
根据常量计算中结论，可将Partial S-Box和Mixlayer(与M′乘积部分)顺序调换，调换后，在Partial S-box阶段，每一次线性变换(Mixlayer)变为与矩阵M″的乘积。由于M″中(t-1)2-(t-1)＝t2-3t+2个元素为0，因此为稀疏矩阵，可减少线性变换(Mixlayer)阶段的乘法次数。
此外，由于矩阵乘法目前软件实现采用两层循环嵌套方式，复杂度为O(n2)，因此可使用多线程或并行计算的方式，提高矩阵运算效率。
进一步地，所述步骤中的算法流程优化时，将poseidon哈希算法的输入定为11个256bit大整数，输出定为1个256bit大整数，进行实现和优化，算法流程如下：
S1：将11个输入值扩充为12个256bit大整数；
S2：在12个输入值加前12个常量；
S3：进行4轮Full S-Box，每轮Full S-Box包含12个指数运算，12个加法运算，以及矩阵乘积，返回12个大整数；
S4：进行57轮Partial S-Box，每轮Partial S-Box包含1个指数运算，1个加法运算，以及稀疏矩阵乘法，返回12个大整数；
S5：进行3轮Full S-Box，每轮Full S-Box包含12个指数运算，12个加法运算，以及矩阵乘积，返回12个大整数；
S6：进行最后一轮Full S-Box，包含12个指数运算，以及矩阵乘积，返回12个大整数；
S7：输出第二个元素，为256bit大整数。
进一步地，所述步骤中的蒙哥马利算法包括模乘、约减和幂模运算，其采用的蒙哥马利算法输入值转化为蒙哥马利形式后表示为X＝xRmodN，其中x为标准值，X为蒙哥马利表示法，R为蒙哥马利参数，mod为求余函数。
蒙哥马利算法是目前计算大数模乘、幂模较为高效的算法之一，主要思想是将模乘、幂模运算中计算开销较大的除法运算转化为计算开销较小的移位和乘法，从而提高计算效率。
蒙哥马利算法主要包括模乘、约减和幂模运算[2]，蒙哥马利算法输入值需由标准值转化为蒙哥马利形式，即X＝xRmodN，其中x为标准值，X为蒙哥马利表示法，R为蒙哥马利参数。
蒙哥马利模乘：计算XYR-1modN
蒙哥马利约减：计算XR-1modN
蒙哥马利幂模：计算XymodN
在计算大整数乘法(如256bit大整数)时，通常会根据操作系统和CPU的位数将大整数表示为若干个计算机中的字，如64位系统中一个字为64bit，因此可将256bit表示为4个64bit(字)，便于存储和计算。
对于蒙哥马利算法，也可将256bit大整数表示为4个64bit大整数的乘法，进行计算。蒙哥马利模乘需先计算一次大整数乘法，再计算一次蒙哥马利约减。若将256bit大整数表示为4个64bit整数，在计算乘法z＝xy，其中x＝x0+x1a+x2a2+x3a3,y＝y0+y1a+y2a2+y3a3，a＝264时，一般可按如下方式计算
Figure BDA0003604761300000041
其中z0,...,z7为64bit整数，相关关系如下图19所示，上述过程具体体现在蒙哥马利模乘第1步中，在计算平方时，
z＝x0 2+2x0x1a+(x1 2+2x0x2)a2+2(x1x2+x0x3)a3+(x2 2+2x1x3)a4+2x2x3a5+x3 2a6
可减少乘法的计算次数，相比普通乘法效率稍高一点，因此通常将平方计算和普通乘法单独实现。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明一种基于FPGA的poseidon哈希算法的优化系统，基于FPGA实现了poseidon哈希算法，并对参数、算法流程等进行了优化，提高了算法效率，在硬件设备的支持下，可应用于零知识证明、区块链、分布式存储计算等场景；
2、本发明一种基于FPGA的poseidon哈希算法的优化系统，基于FPGA实现了底层蒙哥马利算法，并进行了优化，提高了大整数运算效率；
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明蒙哥马利约减硬件实现逻辑图。
图2为在约减硬件下的取模运算图。
图3为在约减硬件下的单个乘法器输出图。
图4为在约减硬件下的总乘法器输出图。
图5为在约减硬件下的加法器输出图。
图6为在约减硬件下的除法器输出图。
图7为在约减硬件下的减法器输出图。
图8为本发明蒙哥马利模平方硬件实现逻辑图。
图9为在平方硬件下的运算图。
图10为在平方硬件下的截断图。
图11为在平方硬件下的加法器图。
图12为在平方硬件下的减法器图。
图13为本发明蒙哥马利模乘运算硬件实现逻辑图。
图14为在模乘运算硬件下的加乘器图。
图15为在模乘运算硬件下的取模图。
图16为在模乘运算硬件下的加法器图。
图17为在模乘运算硬件下的减法器图。
图18为FPGA电路设计图。
图19大整数乘法示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例
如图1所示，本发明一种基于FPGA的poseidon哈希算法的优化系统，在进行优化时，由于使用xilinx DSP ip的输入位宽是27x18bits，因此进一步将最小单元乘法操作拆解成16bits宽度，即将256bit大整数表示为16个16bit的整数，便于电路实现。蒙哥马利算法实现及优化如图1～7所示：蒙哥马利约减：计算XR-1modN，其中X＝xRmodN，其中x为标准值，X为蒙哥马利表示法，R为蒙哥马利参数(一般可取2256)，需要提前计算参数ω＝-N- 1mod264。
4乘64bit蒙哥马利约减流程如下：
Input：X,R,N,ω
Output：t＝XR-1modN
begin
for i＝0to 3,do
T1＝Xmod264
Y＝T1×ωmod264
T2＝Y×N
T3＝X+T2
X＝T3/264
end
If t＞N,then t＝t-N
end
如图8～12所示，蒙哥马利模平方：计算X2R-1modN，其中X＝xRmodN，其中x为标准值，X为蒙哥马利表示法，R为蒙哥马利参数(一般可取2256)，需要提前计算参数ω＝-N- 1mod264。计算时，先计算T＝X2，再计算一次蒙哥马利约减即可，4乘64bit蒙哥马利模平方流程如下：
Input：X,R,N,ω
Output：t＝X2R-1modN
begin
计算T＝X2
for i＝0to 3,do
T1＝Tmod264
Y＝T1×ωmod264
T2＝Y×N
T3＝X+T2
T＝T3/264
end
If t＞N,then t＝t-N
end
如图13～17所示，蒙哥马利模乘也可看作一次大整数乘法和一次蒙哥马利约减计算，计算XYR-1modN，其中X＝xRmodN，Y＝yRmodN，其中x,y为标准值，X,Y为蒙哥马利表示法，R为蒙哥马利参数(一般可取2256)，需要提前计算参数ω＝-N-1mod264。
通过CIOS方法可对上述蒙哥马利乘法进行优化，主要思路是在进行乘法的同时进行蒙哥马利约减，即进行一轮大整数乘法(4组64bit乘法)，再进行一轮蒙哥马利约减，主要流程如下：
Input：X,Y,R,N,ω
Output：t＝XYR-1modN
begin
T＝0
for i＝0to 3,do
T＝T+X×Yi
T1＝Tmod264
Y＝T1×ωmod264
T2＝Y×N
T3＝X+T2
T＝T3/264
end
If t＞N,then t＝t-N
end。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于FPGA的poseidon哈希算法的优化系统，其特征在于，在FPGA内对poseidon算法参数及流程优化和底层蒙哥马利模乘优化两方面进行优化；其中在poseidon哈希算法参数及流程优化中通过常量计算、矩阵计算、常量及矩阵选择和算法流程优化；在底层蒙哥马利模乘优化中将蒙哥马利算法输入值由标准值转化为蒙哥马利形式，蒙哥马利算法包括模乘、约减和幂模运算；
蒙哥马利算法中的约减采用的模块包括约减取模模块、约减乘法器模块、约减加法器模块、约减除法器模块和约减减法器模块。在进行约减时，输入参数后依次通过约减取模模块、约减乘法器模块、约减加法器模块和约减除法模块进行一轮约减，并在经过若干轮次约减后判断输出数，并对高于阈值的输出参数通过约减减法器模块处理后输出；
蒙哥马利算法中的幂模采用的模块在采用蒙哥马利约减运算模块的基础上，还包括平方运算模块、截断模块、幂模加法器模块和幂模减法器模块，在进行幂模运算时，参数经过平方运算模块进行处理后，通过截断模块将其分为直接处理数据和约减处理数据，其中约减处理数据经过上述的蒙哥马利算法中约减的模块处理后输入幂模加法器模块内，直接处理数据也输出至幂模加法器模块内，随后判断输出数，并对高于阈值的输出参数通过幂模减法器模块处理后输出；
蒙哥马利算法中的模乘采用的模块在采用蒙哥马利约减运算模块的基础上，还包括加乘器模块、模乘取模模块、模乘加法器模块和模乘减法器模块，在进行模乘运算时，参数经过加乘模块进行处理后发送至约减运算模块进行处理，其中的约减运算模块内的约减加法器模块替换为模乘加法器进行运算，并经过若干轮相同处理方式后，判断输出数，并对高于阈值的输出参数通过模乘减法器模块处理后输出。
2.根据权利要求1所述的一种基于FPGA的poseidon哈希算法的优化系统，其特征在于，所述常量计算采用的SPN结构中，由于交换线性变换阶段和常量计算都是线性的，通过交换计算顺序，进行等价转换。
3.根据权利要求1所述的一种基于FPGA的poseidon哈希算法的优化系统，其特征在于，所述矩阵计算中的交换线性变换阶段，计算与MDS矩阵的乘积时，使用多线程及并行计算，提高矩阵运算效率。
4.根据权利要求1所述的一种基于FPGA的poseidon哈希算法的优化系统，其特征在于，所述算法流程优化时，将poseidon哈希算法的输入定为11个256bit大整数，输出定为1个256bit大整数，进行实现和优化，算法流程如下：
S1：将11个输入值扩充为12个256bit大整数；
S2：在12个输入值加前12个常量；
S3：进行4轮Full S-Box，每轮Full S-Box包含12个指数运算，12个加法运算，以及矩阵乘积，返回12个大整数；
S4：进行57轮Partial S-Box，每轮Partial S-Box包含1个指数运算，1个加法运算，以及稀疏矩阵乘法，返回12个大整数；
S5：进行3轮Full S-Box，每轮Full S-Box包含12个指数运算，12个加法运算，以及矩阵乘积，返回12个大整数；
S6：进行最后一轮Full S-Box，包含12个指数运算，以及矩阵乘积，返回12个大整数；
S7：输出第二个元素，为256bit大整数。
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