CN114691592A - 处理器、控制方法、设备及介质 - Google Patents

Abstract

本公开实施例公开了一种处理器、控制方法、设备及介质，所述处理器包括至少一个处理器核以及至少一个上限寄存器；上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生分裂锁(splitlock)的第一速率大于或等于目标上限寄存器中的目标上限速率时，目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器，目标处理器核属于至少一个处理器核。该方案可以在尽量不影响用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验。

Description

处理器、控制方法、设备及介质

技术领域

本公开涉及网络技术领域，具体涉及处理器、控制方法、设备及介质。

背景技术

在利用处理器进行运算操作时，可能发生非对齐的内存访问，例如，支持对称多处理(Symmetrical Multi-Processing，SMP)的处理器可以包括多个处理器核(core)，多个处理器核中的某个处理器核可能发生跨越两个高速缓存数据线(cache lines)的数据读取。在发生这种状况时，为了保证数据读取的原子性，需要锁定该处理器的整个总线，这种状况可以理解为该处理器核产生了分裂锁(splitlock)。虽然上述方案可以保证数据读取的原子性，但由于处理器的总线被锁住，可能导致其它处理器核无法在总线被锁住时并发访问内存，导致处理器的性能下降。

相关技术中，可以通过使运行在处理器上的应用程序以及应用程序的编译器尽量避免分配跨cacheline的变量地址，以减少splitlock的产生次数，达到降低总线锁定的几率的目的。

虽然上述方案可以降低总线锁定的几率，但是，在应用程序无法受控的场景中，例如云计算场景中，云计算服务商无法对运行在处理器上的应用程序进行控制，因此如何在处理器上运行有可能产生splitlock的应用程序时，在处理器的性能不会因产生splitlock而受到过多影响的前提下，保护处理器上运行的其他应用程序，使其他应用程序能够正常运行，是相关技术中亟待解决的问题。

发明内容

为了解决相关技术中的问题，本公开实施例提供了处理器、控制方法、设备及介质。

第一方面，本公开实施例中提供了一种处理器，其中，处理器包括至少一个处理器核以及至少一个上限寄存器；

上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生分裂锁(splitlock)的第一速率大于或等于目标上限寄存器中的目标上限速率时，目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器，目标处理器核属于至少一个处理器核。

结合第一方面，本公开在第一方面的第一种实现方式中，

处理器还包括频率控制逻辑电路，至少一个处理器核以及至少一个上限寄存器均与频率控制逻辑电路连接；

频率控制逻辑电路，用于获取至少一个处理器核产生splitlock的速率，并从至少一个上限寄存器读取上限速率，响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率。

结合第一方面的第一种实现方式，本公开在第一方面的第二种实现方式中，

降低目标处理器核的最高频率，包括：

获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率；

其中，降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为降低后最高频率，Fc₁为目标处理器核的降低前频率，R为目标上限速率，C₁为第一速率。

结合第一方面的第一种实现方式至第二种实现方式中任一项，本公开在第一方面的第三种实现方式中，其中，频率控制逻辑电路，还用于：

获取当前目标处理器核产生splitlock的第三速率；

响应于第三速率小于目标上限速率，升高目标处理器核的最高频率。

结合第一方面的第三种实现方式，本公开在第一方面的第四种实现方式中，其中，频率控制逻辑电路，还用于：

获取当前的频率调整计数值以及当前目标处理器核的升高前频率，频率调整计数值为从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

升高目标处理器核的最高频率，包括：

根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。

结合第一方面的第四种实现方式，本公开在第一方面的第五种实现方式中，其中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为升高前频率，R为目标上限速率，C₂为第三速率，T为频率调整计数阈值，Tc为频率调整计数值。

结合第一方面的第四种实现方式，本公开在第一方面的第六种实现方式中，其中，

处理器还包括用于储存频率调整计数阈值的频率调整计数阈值寄存器以及用于储存频率调整计数值的频率调整计数值寄存器，频率调整计数阈值寄存器以及频率调整计数值寄存器均与频率控制逻辑电路连接；

频率控制逻辑电路，用于在控制目标处理器核的频率降低的时刻，将从频率调整计数阈值寄存器读取的频率调整计数阈值储存在频率调整计数值寄存器中，并根据计数递减速度对频率调整计数值寄存器中的频率调整计数阈值进行持续递减；

获取当前的频率调整计数值，包括：

从频率调整计数值寄存器中读取当前的频率调整计数值。

结合第一方面的第四种实现方式，本公开在第一方面的第七种实现方式中，其中，频率控制逻辑电路，还用于：

响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率。

第二方面，本公开实施例中提供了一种处理器控制方法，其中，方法包括：

获取处理器的至少一个处理器核产生分裂锁(splitlock)的速率以及至少一个处理器核对应的上限速率；

响应于至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于目标处理器核对应的上限速率，降低目标处理器核的最高频率，和/或使目标处理器核触发对齐检查异常。

结合第二方面，本公开在第二方面的第一种实现方式中，其中，降低目标处理器核的最高频率，包括：

获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率；

其中，降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为降低后最高频率，Fc₁为目标处理器核的降低前频率，R为目标上限速率，C₁为第一速率。

结合第二方面或第二方面的第一种实现方式，本公开在第二方面的第二种实现方式中，其中，方法还包括：

获取当前目标处理器核产生splitlock的第三速率；

响应于第三速率小于目标上限速率，升高目标处理器核的最高频率。

结合第二方面的第二种实现方式，本公开在第二方面的第三种实现方式中，其中，方法还包括：

获取当前的频率调整计数值以及当前目标处理器核的升高前频率，频率调整计数值为从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

升高目标处理器核的最高频率，包括：

根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。

结合第二方面的第三种实现方式，本公开在第二方面的第四种实现方式中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为升高前频率，R为目标上限速率，C₂为第三速率，T为频率调整计数阈值，Tc为频率调整计数值。

结合第二方面的第三种实现方式，本公开在第二方面的第四种实现方式中，其中，方法还包括：

响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率。

第三方面，本公开实施例中提供了一种内处理器控制装置，处理器控制装置包括：

速率获取模块，被配置为获取处理器的至少一个处理器核产生分裂锁(splitlock)的速率以及至少一个处理器核对应的上限速率；

频率控制模块，被配置为响应于至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于目标处理器核对应的上限速率，降低目标处理器核的最高频率，和/或使目标处理器核触发对齐检查异常。

第四方面，本公开实施例中提供了一种电子设备，包括存储器和至少一个处理器；存储器用于存储一条或多条计算机指令，一条或多条计算机指令被至少一个处理器执行以实现第二方面、第二方面的第一种实现方式到第四种实现方式中任一项的方法步骤。

第五方面，本公开实施例中提供了一种计算机可读存储介质，其上存储有计算机指令，该计算机指令被处理器执行时实现第二方面、第二方面的第一种实现方式到第四种实现方式中任一项的方法步骤。

第六方面，本公开实施例中提供了一种计算机程序产品，包括计算机指令，该计算机指令被处理器执行时实现如第二方面、第二方面的第一种实现方式到第四种实现方式中任一项的方法步骤。

本公开实施例提供的技术方案可以包括以下有益效果：

根据本公开实施例提供的技术方案，处理器包括至少一个处理器核以及至少一个上限寄存器；其中，上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生splitlock的第一速率大于或等于目标上限寄存器中的目标上限速率时，目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器，目标处理器核属于至少一个处理器核。在使用过程中，当处理器中的目标处理器核产生splitlock时，考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以以较快的速度读取位于处理器中的上限寄存器所储存的上限速率，基于该上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率大于或等于与该目标处理器核对应的目标上限寄存器中的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验

根据本公开实施例提供的技术方案，处理器还包括频率控制逻辑电路，其中至少一个处理器核以及至少一个上限寄存器均与频率控制逻辑电路连接，频率控制逻辑电路用于获取至少一个处理器核的产生splitlock的速率，并从至少一个上限寄存器读取上限速率，响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率。由于频率控制逻辑电路设置在处理器内，因此频率控制逻辑电路获取至少一个处理器核产生splitlock的速率以及从至少一个上限寄存器读取上限速率的耗时均较短，从而使频率控制逻辑电路响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率这一过程的反应速度较快，降低了处理时延，提高了处理效率。

根据本公开实施例提供的技术方案，频率控制逻辑电路通过获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以确保不断实时根据目标处理器核对应的目标上限速率、目标处理器核产生splitlock的实时速率即第一速率以及目标处理器核的实时频率获取目标处理器核降低后的最高频率即降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的速率即第二速率小于目标上限速率，确保目标处理器核的最高频率能够阶段性的稳定下降至满足要求的区间，避免因急剧下降而导致目标处理器核的性能产生较大波动。

根据本公开实施例提供的技术方案，频率控制逻辑电路通过获取当前目标处理器核产生splitlock的第三速率，并响应于第三速率小于目标上限速率，升高目标处理器核的最高频率，可以确保目标处理器核的最高频率在升高后，目标处理器核产生splitlock的速率能够逼近目标上限速率，确保在处理器核的性能不会因产生splitlock过快而降低过多的前提下，尽量提高目标处理器核的最高频率，改善目标处理器核的性能。

根据本公开实施例提供的技术方案，通过获取当前的频率调整计数值以及当前目标处理器核的升高前频率，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。其中，考虑到当第三速率已处于较高的状态时，若获取的升高后最高频率较高，则可能导致在将目标处理器核的最高频率设置为升高后最高频率后，目标处理器核的频率过高，进而导致目标处理器核产生splitlock的速率较高，甚至目标处理器核产生splitlock的速率可能大于或等于目标上限速率，因此通过使第三速率与升高后最高频率负相关，可以避免在第三速率已处于较高的状态时升高后最高频率也较高；而频率调整计数值与控制目标处理器核的频率降低的时刻至当前时刻的时间长度成反比，该时间长度越长，频率调整计数值越小，而考虑到该时间长度越长，对目标处理器核执行正常应用程序的影响越大，因此通过使第三速率与频率调整计数值负相关，可以避免目标处理器核的频率长期处于过低的状态，使目标处理器核执行的正常应用程序不会受到过多影响。

本公开实施例提供的技术方案，通过Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率，可以较为方便的获取升高后最高频率，提高获取升高后最高频率的效率。

根据本公开实施例提供的技术方案，处理器还包括用于储存频率调整计数阈值的频率调整计数阈值寄存器以及用于储存频率调整计数值的频率调整计数值寄存器，频率调整计数阈值寄存器以及频率调整计数值寄存器均与频率控制逻辑电路连接，其中由于频率调整计数阈值寄存器以及频率调整计数值寄存器均位于处理器中，因此处理器中的频率控制逻辑电路在从频率调整计数阈值寄存器读取频率调整计数阈值，以及根据计数递减速度对频率调整计数值寄存器中的频率调整计数阈值进行持续递减时，时延较短，从而提高了频率控制逻辑电路的处理效率。

根据本公开实施例提供的技术方案，频率调整计数值为0时，说明从控制所述目标处理器核的频率降低的时刻到当前时刻的时间长度，已经达到允许对目标处理器核的最高频率进行限制的最长时间长度，若继续对目标处理器核的最高频率进行限制，则可能对目标处理器核的正常应用程序执行产生影响，因此频率控制逻辑电路通过响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率，即不再对目标处理器核的最高频率进行任何限制，可以确保目标处理器核的正常应用程序执行不会受到任何影响。

根据本公开实施例提供的技术方案，通过获取处理器的至少一个处理器核产生splitlock的速率以及至少一个处理器核对应的上限速率，考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以基于上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率大于或等于与该目标处理器核对应的的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验。

根据本公开实施例提供的技术方案，通过获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以确保不断实时根据目标处理器核对应的目标上限速率、目标处理器核产生splitlock的实时速率即第一速率以及目标处理器核的实时频率获取目标处理器核降低后的最高频率即降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的速率即第二速率小于目标上限速率，确保目标处理器核的最高频率能够阶段性的稳定下降至满足要求的区间，避免因急剧下降而导致目标处理器核的性能产生较大波动。

根据本公开实施例提供的技术方案，通过获取当前目标处理器核产生splitlock的第三速率，并响应于第三速率小于目标上限速率，升高目标处理器核的最高频率，可以确保目标处理器核的最高频率在升高后，目标处理器核产生splitlock的速率能够逼近目标上限速率，确保在处理器核的性能不会因产生splitlock而降低过多的前提下，尽量提高目标处理器核的最高频率，改善目标处理器核的性能。

根据本公开实施例提供的技术方案，通过获取当前的频率调整计数值以及当前目标处理器核的升高前频率，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。其中，考虑到当第三速率已处于较高的状态时，若获取的升高后最高频率较高，则可能导致在将目标处理器核的最高频率设置为升高后最高频率后，目标处理器核的频率过高，进而导致目标处理器核产生splitlock的速率较高，甚至目标处理器核产生splitlock的速率可能大于或等于目标上限速率，因此通过使第三速率与升高后最高频率负相关，可以避免在第一速率已处于较高的状态时升高后最高频率也较高；而频率调整计数值与控制目标处理器核的频率降低的时刻至当前时刻的时间长度成反比，该时间长度越长，频率调整计数值越小，而考虑到该时间长度越长，对目标处理器核执行正常应用程序的影响越大，因此通过使升高后最高频率与频率调整计数值负相关，可以避免目标处理器核的频率长期处于过低的状态，使目标处理器核执行的正常应用程序不会受到过多影响。

本公开实施例提供的技术方案，通过Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率，可以较为方便的获取升高后最高频率，提高获取升高后最高频率的效率。

根据本公开实施例提供的技术方案，频率调整计数值为0时，说明从控制所述目标处理器核的频率降低的时刻到当前时刻的时间长度，已经达到允许对目标处理器核的最高频率进行限制的最长时间长度，若继续对目标处理器核的最高频率进行限制，则可能对目标处理器核的正常应用程序执行产生影响，因此通过响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率，即不再对目标处理器核的最高频率进行任何限制，可以确保目标处理器核的正常应用程序执行不会受到任何影响。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：

图1示出根据本公开一实施方式的处理器的示意性结构框图。

图2示出根据本公开一实施方式的处理器的示意性结构框图。

图3示出根据本公开一实施方式的处理器的示意性结构框图。

图4示出根据本公开一实施方式的处理器控制方法的流程图。

图5示出根据本公开一实施方式的处理器控制装置的结构框图。

图6示出根据本公开一实施方式的电子设备的结构框图。

图7是适于用来实现根据本公开一实施方式的方法的计算机系统的结构示意图。

具体实施方式

下文中，将参考附图详细描述本公开的示例性实施方式，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施方式无关的部分。

在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的标签、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他标签、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。

另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的标签可以相互组合。下面将参考附图并结合实施例来详细说明本公开。

为了在处理器上运行有可能产生splitlock的应用程序时，在处理器的性能不会因产生splitlock而受到过多影响的前提下，保护处理器上运行的其他应用程序，使其他应用程序能够正常运行，本公开发明人考虑了如下方案。

相关技术中，可以通过使运行在处理器上的应用程序以及应用程序的编译器尽量避免分配跨cacheline的变量地址，以减少splitlock的产生次数，达到降低总线锁定的几率的目的。

此方案的缺点：上述方案中，虽然可以降低总线锁定的几率，但是，在应用程序无法受控的场景中，例如云计算场景中，云计算服务商无法对运行在处理器上的应用程序进行控制，因此如何在处理器上运行有可能产生splitlock的应用程序时，在处理器的性能不会因产生splitlock而受到过多影响的前提下，保护处理器上运行的其他应用程序，使其他应用程序能够正常运行，是相关技术中亟待解决的问题。

考虑以上方案的缺点，本公开发明人提出了新的方案：该方案中的处理器包括至少一个处理器核以及至少一个上限寄存器；其中，上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生splitlock的第一速率大于或等于目标上限寄存器中的目标上限速率时，目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器，目标处理器核属于至少一个处理器核。在使用过程中，当处理器中的目标处理器核产生splitlock时，考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以以较快的速度读取位于处理器中的上限寄存器所储存的上限速率，基于该上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率第一速率大于或等于与该目标处理器核对应的目标上限寄存器中的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使用户的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验

为了解决上述问题，本公开提出处理器、控制方法、设备及介质。

图1示出根据本公开一实施方式的处理器的示意性结构框图，如图1所示，处理器100包括至少一个处理器核101以及至少一个上限寄存器102。

其中，上限寄存器102，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生分裂锁(splitlock)的第一速率大于或等于所述目标上限寄存器中的目标上限速率时，所述目标处理器核的最高频率被降低，和/或所述目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器102，目标处理器核属于至少一个处理器核101。

在本公开的一个实施例中，处理器可以包括一个或多个处理器核(Core)，每个处理器核都可以配置有高速缓存(Cach)，高速缓存是位于处理器执行单元和主存储器(DynamicRandom Access Memory，DRAM)之间的存储器，通常是由静态存储器(Static RAM，SRAM)构成，规模较小但存取速度很快。高速缓存可以用于保存内存中部分数据的副本，当处理器读写数据时，首先访问高速缓存，当高速缓存中不存在所需数据时，再访问内存。高速缓存通常分成多个组，其中每个组分成多个高速缓存数据线(cacheline)，当从内存中取单元到高速缓存中时，会一次取一个高速缓存数据线大小的内存区域到高速缓存中，然后存进相应的高速缓存数据线中。

在本公开的一个实施例中，处理器核产生splitlock可以理解为，该处理器核产生了跨越两个高速缓存数据线(cache lines)的数据读取，为了保证数据读取的原子性，需要锁定该处理器的整个总线，这种状况可以理解为该处理器核产生了splitlock。其中，数据读取的原子性可以被理解为，数据读取不可被中断。顺序不可以被打乱，也不可以被切割掉部分数据读取或只执行部分数据读取。

在本公开的一个实施例中，上限速率可以理解为，用于指示允许对应的处理器核在单位时间内产生splitlock的次数的上限，示例性的，上限速率的单位可以为次/秒。若对应的处理器核在单位时间内产生splitlock的次数大于或等于该上限速率，则该对应的处理器核的性能可能会下降较多。

在本公开的一个实施例中，上限速率可以为事先储存在上限寄存器中，也可以为由处理器自身基于处理器的历史日志根据相应的算法或模型计算得到，并写入上限寄存器中，也可以为由其他装置或系统写入上限寄存器中。

在本公开的一个实施例中，第一速率，可以为通过对目标处理器核进行实时检测，以确定目标处理器核是否产生splitlock，并根据检测结果获取该第一速率，其中，对目标处理器核进行实时检测，可以为以预设检测时间阈值为间隔，周期性的对目标处理器核进行实时检测，该预设检测时间阈值可以为1ms。示例性的，可以以1ms为间隔，周期性的通过处理器中的电源管理单元(Power Management Unit)获取用于指示对应处理器核是否产生splitlock的指示信息，根据该指示信息确定对应处理器核是否产生splitlock，并进一步获取对应处理器核产生splitlock的速率。

在本公开的一个实施例中，目标处理器核的最高频率被降低可以理解为，将目标处理器核的最高频率设置为预设频率；或者，也可以为预先对产生splitlock的不同速率进行速率等级设置，并设置速率等级与最高频率的对应关系，在降低目标处理器核的最高频率之前确定第一速率对应的目标速率等级，获取该目标速率等级对应的最高频率，并将目标处理器核的最高频率设置该目标速率等级对应的最高频率。

根据本公开实施例提供的技术方案，处理器包括至少一个处理器核以及至少一个上限寄存器；其中，上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生splitlock的第一速率大于或等于目标上限寄存器中的目标上限速率时，目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常，目标上限寄存器属于至少一个上限寄存器，目标处理器核属于至少一个处理器核。在使用过程中，当处理器中的目标处理器核产生splitlock时，考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以以较快的速度读取位于处理器中的上限寄存器所储存的上限速率，基于该上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率大于或等于与该目标处理器核对应的目标上限寄存器中的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验

在本公开的一个实施例中，图2示出根据本公开一实施方式的处理器的示意性结构框图，如图2所示，处理器100还包括频率控制逻辑电路103，至少一个处理器核101以及至少一个上限寄存器102均与频率控制逻辑电路103连接。

频率控制逻辑电路103，用于获取至少一个处理器核产生splitlock的速率，并从至少一个上限寄存器读取上限速率，响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率。

在本公开的一个实施例中，频率控制逻辑电路可以理解为，位于处理器中并具备逻辑运算功能的电路。通过与至少一个处理器核连接，频率控制逻辑电路可以与对应的处理器核进行信息交互，例如获取对应处理器核的产生splitlock的速率，以及向目标处理器核发送最高频率控制信息，使目标处理器核响应于该最高频率控制信息降低自身的最高频率。而通过与至少一个上限寄存器连接，频率控制逻辑电路可以从对应的上限寄存器中读取该上限寄存器储存的上限速率。

根据本公开实施例提供的技术方案，处理器还包括频率控制逻辑电路，其中至少一个处理器核以及至少一个上限寄存器均与频率控制逻辑电路连接，频率控制逻辑电路用于获取至少一个处理器核的产生splitlock的速率，并从至少一个上限寄存器读取上限速率，响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率。由于频率控制逻辑电路设置在处理器内，因此频率控制逻辑电路获取至少一个处理器核产生splitlock的速率以及从至少一个上限寄存器读取上限速率的耗时均较短，从而使频率控制逻辑电路响应于第一速率大于或等于目标上限速率，降低目标处理器核的最高频率这一过程的反应速度较快，降低了处理时延，提高了处理效率。

在本公开的一个实施例中，降低目标处理器核的最高频率，包括：

获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率；

其中，降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为降低后最高频率，Fc₁为目标处理器核的降低前频率，R为目标上限速率，C₁为第一速率。

在本公开的一个实施例中，目标处理器核的降低前频率，可以理解为在降低目标处理器核的最高频率之前一时刻，目标处理器核的频率。目标处理器核的降低前频率，可以由频率控制逻辑电路从目标处理器核获取，也可以为由频率控制逻辑电路从其他装置或系统处获取。

在本公开的一个实施例中，获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以理解以预设频率降低时间阈值为间隔，周期性的实时获取目标处理器核的第一速率以及目标处理器核的频率即降低前频率，并根据从目标上限寄存器中读取的目标上限速率、实时获取的第一速率以及实时获取的降低前频率进行计算，以获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率。其中，在将目标处理器核的最高频率调整为降低后最高频率后，若目标处理器核产生splitlock的速率小于目标上限速率时，则停止获取目标处理器核的降低后最高频率。

根据本公开实施例提供的技术方案，频率控制逻辑电路通过获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以确保不断实时根据目标处理器核对应的目标上限速率、目标处理器核产生splitlock的实时速率即第一速率以及目标处理器核的实时频率获取目标处理器核降低后的最高频率即降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的速率即第二速率小于目标上限速率，确保目标处理器核的最高频率能够阶段性的稳定下降至满足要求的区间，避免因急剧下降而导致目标处理器核的性能产生较大波动。

在本公开的一个实施例中，频率控制逻辑电路，还用于：

获取当前目标处理器核产生splitlock的第三速率；

响应于第三速率小于目标上限速率，升高目标处理器核的最高频率。

在本公开的一个实施例中，第三速率，可以理解为在频率控制逻辑电路降低所述目标处理器核的最高频率后的时刻，目标处理器核产生splitlock的速率。

在本公开的一个实施例中，获取第三速率，可以为通过对目标处理器核进行实时检测，以确定目标处理器核是否产生splitlock，并根据检测结果获取该第三速率。

在本公开的一个实施例中，升高目标处理器核的最高频率，可以理解为根据预设设置的频率升高阈值，以预设升高时间阈值为间隔，周期性的增加目标处理器核的最高频率；或者，也可以根据预设设置的频率升高速度阈值以及当前目标处理器核的最高频率进行计算，以获取不同时刻目标处理器核升高后的最高频率，并在对应时刻对目标处理器核的最高频率进行调整。

根据本公开实施例提供的技术方案，频率控制逻辑电路通过获取当前目标处理器核产生splitlock的第三速率，并响应于第三速率小于目标上限速率，升高目标处理器核的最高频率，可以确保目标处理器核的最高频率在升高后，目标处理器核产生splitlock的速率能够逼近目标上限速率，确保在处理器核的性能不会因产生splitlock过快而降低过多的前提下，尽量提高目标处理器核的最高频率，改善目标处理器核的性能。

在本公开的一个实施例中，频率控制逻辑电路，还用于：

获取当前的频率调整计数值以及当前目标处理器核的升高前频率，频率调整计数值为从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

升高目标处理器核的最高频率，包括：

根据升高前频率、调整后第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，调第三速率以及频率调整计数值均与升高后最高频率负相关。

在本公开的一个实施例中，频率控制逻辑电路可以从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减，以便获取在控制目标处理器核的频率降低的时刻之后任一时刻的频率调整计数值。其中，频率调整计数阈值以及计数递减速度可以为预先设置的，也可以为从其他装置或系统处获取。

在本公开的一个实施例中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，可以为将升高前频率、第三速率以及频率调整计数值带入预先设置的算法，根据该算法计算得到升高后最高频率；也可以为将升高前频率、第三速率以及频率调整计数值作为输入，输入预先训练得到的模型，以获取该模型输出的升高后最高频率。

根据本公开实施例提供的技术方案，通过获取当前的频率调整计数值以及当前目标处理器核的升高前频率，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。其中，考虑到当第三速率已处于较高的状态时，若获取的升高后最高频率较高，则可能导致在将目标处理器核的最高频率设置为升高后最高频率后，目标处理器核的频率过高，进而导致目标处理器核产生splitlock的速率较高，甚至目标处理器核产生splitlock的速率可能大于或等于目标上限速率，因此通过使第三速率与升高后最高频率负相关，可以避免在第三速率已处于较高的状态时升高后最高频率也较高；而频率调整计数值与控制目标处理器核的频率降低的时刻至当前时刻的时间长度成反比，该时间长度越长，频率调整计数值越小，而考虑到该时间长度越长，对目标处理器核执行正常应用程序的影响越大，因此通过使第三速率与频率调整计数值负相关，可以避免目标处理器核的频率长期处于过低的状态，使目标处理器核执行的正常应用程序不会受到过多影响。

在本公开的一个实施例中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为升高前频率，R为目标上限速率，C₂为第三速率，T为频率调整计数阈值，Tc为频率调整计数值。

本公开实施例提供的技术方案，通过Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率，可以较为方便的获取升高后最高频率，提高获取升高后最高频率的效率。

在本公开的一个实施例中，图3示出根据本公开一实施方式的处理器的示意性结构框图，如图3所示，处理器100还包括用于储存频率调整计数阈值的频率调整计数阈值寄存器104以及用于储存频率调整计数值的频率调整计数值寄存器105，频率调整计数阈值寄存器104以及频率调整计数值寄存器105均与频率控制逻辑电路103连接；

频率控制逻辑电路103，用于在控制目标处理器核的频率降低的时刻，将从频率调整计数阈值寄存器104读取的频率调整计数阈值储存在频率调整计数值寄存器105中，并根据计数递减速度对频率调整计数值寄存器105中的频率调整计数阈值进行持续递减；

获取当前的频率调整计数值，包括：

从频率调整计数值寄存器105中读取当前的频率调整计数值。

在本公开的一个实施例中，频率调整计数阈值寄存器中储存的频率调整计数阈值可以为事先写入该频率调整计数阈值寄存器的，也可以为由处理器自身或其他装置或系统写入该频率调整计数阈值寄存器。

根据本公开实施例提供的技术方案，处理器还包括用于储存频率调整计数阈值的频率调整计数阈值寄存器以及用于储存频率调整计数值的频率调整计数值寄存器，频率调整计数阈值寄存器以及频率调整计数值寄存器均与频率控制逻辑电路连接，其中由于频率调整计数阈值寄存器以及频率调整计数值寄存器均位于处理器中，因此处理器中的频率控制逻辑电路在从频率调整计数阈值寄存器读取频率调整计数阈值，以及根据计数递减速度对频率调整计数值寄存器中的频率调整计数阈值进行持续递减时，时延较短，从而提高了频率控制逻辑电路的处理效率。

在本公开的一个实施例中，频率控制逻辑电路，还用于：

响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率。

在本公开的一个实施例中，处理器核最高频率可以理解为目标处理器核自身能够达到的最高频率。将目标处理器核的最高频率设置为处理器核最高频率，可以理解为不再对目标处理器核的最高频率进行任何限制。

根据本公开实施例提供的技术方案，频率调整计数值为0时，说明从控制所述目标处理器核的频率降低的时刻到当前时刻的时间长度，已经达到允许对目标处理器核的最高频率进行限制的最长时间长度，若继续对目标处理器核的最高频率进行限制，则可能对目标处理器核的正常应用程序执行产生影响，因此频率控制逻辑电路通过响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率，即不再对目标处理器核的最高频率进行任何限制，可以确保目标处理器核的正常应用程序执行不会受到任何影响。

图4示出根据本公开一实施方式的处理器控制方法的流程图，如图4所示，处理器控制方法包括步骤S101、S102。

在步骤S101中，获取处理器的至少一个处理器核产生分裂锁(splitlock)的速率以及至少一个处理器核对应的上限速率。

在步骤S102中，响应于至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于目标处理器核对应的上限速率，降低目标处理器核的最高频率，和/或使目标处理器核触发对齐检查异常。

在本公开的一个实施例中，处理器可以包括一个或多个处理器核(Core)，每个CPUCore都可以配置有高速缓存(Cach)，高速缓存是位于处理器执行单元和主存储器(DynamicRandom Access Memory，DRAM)之间的存储器，通常是由静态存储器(Static RAM，SRAM)构成，规模较小但存取速度很快。高速缓存可以用于保存内存中部分数据的副本，当处理器读写数据时，首先访问高速缓存，当高速缓存中不存在所需数据时，再访问内存。高速缓存通常分成多个组，其中每个组分成多个高速缓存数据线(cacheline)，当从内存中取单元到高速缓存中时，会一次取一个高速缓存数据线大小的内存区域到高速缓存中，然后存进相应的高速缓存数据线中。

在本公开的一个实施例中，处理器核产生splitlock可以理解为，该处理器核产生了跨越两个高速缓存数据线(cache lines)的数据读取，为了保证数据读取的原子性，需要锁定该处理器的整个总线，这种状况可以理解为该处理器核产生了splitlock。其中，数据读取的原子性可以被理解为，数据读取不可被中断。顺序不可以被打乱，也不可以被切割掉部分数据读取或只执行部分数据读取。

在本公开的一个实施例中，上限速率可以理解为，用于指示允许对应的处理器核在单位时间内产生splitlock的次数的上限，示例性的，上限速率的单位可以为次/秒。若对应的处理器核在单位时间内产生splitlock的次数大于或等于该上限速率，则该对应的处理器核的性能可能会下降较多。

在本公开的一个实施例中，上限速率可以为事先储存在上限寄存器中，也可以为由处理器自身基于处理器的历史日志根据相应的算法或模型计算得到，并写入上限寄存器中，也可以为由其他装置或系统写入上限寄存器中。

在本公开的一个实施例中，第一速率，可以为通过对目标处理器核进行实时检测，以确定目标处理器核是否产生splitlock，并根据检测结果获取该第一速率，其中，对目标处理器核进行实时检测，可以为以预设检测时间阈值为间隔，周期性的对目标处理器核进行实时检测，该预设检测时间阈值可以为1ms。示例性的，可以以1ms为间隔，周期性的通过处理器中的电源管理单元(Power Management Unit)获取用于指示对应处理器核是否产生splitlock的指示信息，根据该指示信息确定对应处理器核是否产生splitlock，并进一步获取对应处理器核产生splitlock的速率。

在本公开的一个实施例中，目标处理器核的最高频率被降低可以理解为，将目标处理器核的最高频率设置为预设频率；或者，也可以为预先对产生splitlock的不同速率进行速率等级设置，并设置速率等级与最高频率的对应关系，在降低目标处理器核的最高频率之前确定第一速率对应的目标速率等级，获取该目标速率等级对应的最高频率，并将目标处理器核的最高频率设置该目标速率等级对应的最高频率。

根据本公开实施例提供的技术方案，通过获取处理器的至少一个处理器核产生splitlock的速率以及至少一个处理器核对应的上限速率，时考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以基于上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率大于或等于与该目标处理器核对应的的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验。

在本公开的一个实施例中，在步骤S102中，降低目标处理器核的最高频率，可以通过如下步骤实现：

获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率；

其中，降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为降低后最高频率，Fc₁为目标处理器核的降低前频率，R为目标上限速率，C₁为第一速率。

在本公开的一个实施例中，目标处理器核的降低前频率，可以理解为在降低目标处理器核的最高频率之前一时刻，目标处理器核的频率。目标处理器核的降低前频率，可以从目标处理器核获取，也可以为从其他装置或系统处获取。

在本公开的一个实施例中，获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以理解以预设频率降低时间阈值为间隔，周期性的实时获取目标处理器核的第一速率以及目标处理器核的频率即降低前频率，并根据从目标上限寄存器中读取的目标上限速率、实时获取的第一速率以及实时获取的降低前频率进行计算，以获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率。其中，在将目标处理器核的最高频率调整为降低后最高频率后，若目标处理器核产生splitlock的速率即第一速率小于目标上限速率时，则停止获取目标处理器核的降低后最高频率。

根据本公开实施例提供的技术方案，通过获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率，可以确保不断实时根据目标处理器核对应的目标上限速率、目标处理器核产生splitlock的实时速率即第一速率以及目标处理器核的实时频率获取目标处理器核降低后的最高频率即降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的速率即第二速率小于目标上限速率，确保目标处理器核的最高频率能够阶段性的稳定下降至满足要求的区间，避免因急剧下降而导致目标处理器核的性能产生较大波动。

在本公开的一个实施例中，所述方法还包括如下步骤：

获取当前目标处理器核产生splitlock的第三速率；

响应于第三速率小于目标上限速率，升高目标处理器核的最高频率。

在本公开的一个实施例中，第三速率，可以理解为在降低所述目标处理器核的最高频率后的时刻，目标处理器核产生splitlock的速率。

在本公开的一个实施例中，获取第三速率，可以为通过对目标处理器核进行实时检测，以确定目标处理器核是否产生splitlock，并根据检测结果获取该第三速率，

在本公开的一个实施例中，升高目标处理器核的最高频率，可以理解为根据预设设置的频率升高阈值，以预设升高时间阈值为间隔，周期性的增加目标处理器核的最高频率；或者，也可以根据预设设置的频率升高速度阈值以及当前目标处理器核的最高频率进行计算，以获取不同时刻目标处理器核升高后的最高频率，并在对应时刻对目标处理器核的最高频率进行调整。

根据本公开实施例提供的技术方案，通过获取当前目标处理器核产生splitlock的第三速率，并响应于第三速率小于目标上限速率，升高目标处理器核的最高频率，可以确保目标处理器核的最高频率在升高后，目标处理器核产生splitlock的速率能够逼近目标上限速率，确保在处理器核的性能不会因产生splitlock而降低过多的前提下，尽量提高目标处理器核的最高频率，改善目标处理器核的性能。

在本公开的一个实施例中，所述方法还包括如下步骤：

获取当前的频率调整计数值以及当前目标处理器核的升高前频率，频率调整计数值为从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

升高目标处理器核的最高频率，包括：

根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三以及频率调整计数值均与升高后最高频率负相关。

在本公开的一个实施例中，可以从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减，以便获取在控制目标处理器核的频率降低的时刻之后任一时刻的频率调整计数值。其中，频率调整计数阈值以及计数递减速度可以为预先设置的，也可以为从其他装置或系统处获取。

在本公开的一个实施例中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，可以为将升高前频率、第三速率以及频率调整计数值带入预先设置的算法，根据该算法计算得到升高后最高频率；也可以为将升高前频率、第三速率以及频率调整计数值作为输入，输入预先训练得到的模型，以获取该模型输出的升高后最高频率。

根据本公开实施例提供的技术方案，通过获取当前的频率调整计数值以及当前目标处理器核的升高前频率，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。其中，考虑到当第三速率已处于较高的状态时，若获取的升高后最高频率较高，则可能导致在将目标处理器核的最高频率设置为升高后最高频率后，目标处理器核的频率过高，进而导致目标处理器核产生splitlock的速率较高，甚至目标处理器核产生splitlock的速率可能大于或等于目标上限速率，因此通过使第三速率与升高后最高频率负相关，可以避免在第一速率已处于较高的状态时升高后最高频率也较高；而频率调整计数值与控制目标处理器核的频率降低的时刻至当前时刻的时间长度成反比，该时间长度越长，频率调整计数值越小，而考虑到该时间长度越长，对目标处理器核执行正常应用程序的影响越大，因此通过使升高后最高频率与频率调整计数值负相关，可以避免目标处理器核的频率长期处于过低的状态，使目标处理器核执行的正常应用程序不会受到过多影响。

在本公开的一个实施例中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，可以通过如下步骤实现：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为升高前频率，R为目标上限速率，C₂为调整后第三速率，T为频率调整计数阈值，Tc为频率调整计数值。

本公开实施例提供的技术方案，通过Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率，可以较为方便的获取升高后最高频率，提高获取升高后最高频率的效率。

在本公开的一个实施例中，所述方法还包括如下步骤：

响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率。

在本公开的一个实施例中，处理器核最高频率可以理解为目标处理器核自身能够达到的最高频率。将目标处理器核的最高频率设置为处理器核最高频率，可以理解为不再对目标处理器核的最高频率进行任何限制。

根据本公开实施例提供的技术方案，频率调整计数值为0时，说明从控制所述目标处理器核的频率降低的时刻到当前时刻的时间长度，已经达到允许对目标处理器核的最高频率进行限制的最长时间长度，若继续对目标处理器核的最高频率进行限制，则可能对目标处理器核的正常应用程序执行产生影响，因此通过响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率，即不再对目标处理器核的最高频率进行任何限制，可以确保目标处理器核的正常应用程序执行不会受到任何影响。

以下参照图5描述根据本公开一实施方式的处理器控制装置，图5示出根据本公开一实施方式的处理器控制装置200的结构框图。

如图5所示，处理器控制装置200包括：

速率获取模块201，被配置为获取处理器的至少一个处理器核产生分裂锁(splitlock)的速率以及至少一个处理器核对应的上限速率；

频率控制模块202，被配置为响应于至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于目标处理器核对应的上限速率，降低目标处理器核的最高频率，和/或使目标处理器核触发对齐检查异常。

根据本公开实施例提供的技术方案，通过获取处理器的至少一个处理器核产生splitlock的速率以及至少一个处理器核对应的上限速率，考虑到处理器核产生splitlock的速率较低时，处理器核的性能并不会降低过多，因此可以基于上限速率确定相应的处理器核产生splitlock的速率是否较高，从而在目标处理器核产生splitlock的第一速率大于或等于与该目标处理器核对应的的目标上限速率(即目标处理器核产生splitlock的速率较高)时，使目标处理器核的最高频率被降低，和/或目标处理器核触发对齐检查异常。其中，由于处理器核的频率与该处理器核产生splitlock的速率正相关，因此仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核的最高频率被降低，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，不影响目标处理器核的正常工作(即不降低目标处理器核的最高频率)，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，使目标处理器核的最高频率被降低，使产生splitlock的速率也随之降低，确保处理器核的性能不会因产生splitlock而降低过多，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响；另外，仅在目标处理器核产生splitlock的第一速率较高时，使目标处理器核触发对齐检查异常，可以确保在产生splitlock的速率较低、不会使目标处理器核的性能降低过多时，目标处理器核不会触发对齐检查异常，使运行在目标处理器核上的相关应用程序(例如可能导致产生splitlock的应用程序)能够被正常执行，而运行在其他处理器核上的相关应用程序也不会受到过多影响，用户体验不会受到任何损害，而在产生splitlock的速率较高、可能会使目标处理器核的性能降低过多时，目标处理器核才触发对齐检查异常，确保处理器核的性能不会因产生splitlock而降低过多。因此上述方案在尽量不影响处理器上运行的用户应用程序正常执行的前提下，确保处理器核的性能不会因产生splitlock而降低过多，改善了用户体验。

本领域技术人员可以理解，参照图5描述的技术方案的可以与参照上述描述的任一实施例结合，从而具备上述描述的任一实施例所实现的技术效果。具体内容可以参照上述实施例的描述，其具体内容在此不再赘述。

本公开实施方式还提供了一种电子设备，图6示出根据本公开一实施方式的电子设备的结构框图，如图6所示，电子设备303包括至少一个处理器301；以及与至少一个处理器301通信连接的存储器302；其中，存储器302存储有可被至少一个处理器301执行的指令，指令被至少一个处理器301执行以实现以下步骤：

本公开实施例中提供了一种处理器控制方法，其中，所述方法包括：

获取处理器的至少一个处理器核产生splitlock的速率以及至少一个处理器核对应的上限速率；

响应于至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于目标处理器核对应的上限速率，降低目标处理器核的最高频率，和/或使目标处理器核触发对齐检查异常。

结合第二方面，本公开在第二方面的第一种实现方式中，其中，降低目标处理器核的最高频率，包括：

获取目标处理器核的降低后最高频率，并将目标处理器核的最高频率调整为降低后最高频率，直至目标处理器核产生splitlock的第二速率小于目标上限速率；

其中，降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为降低后最高频率，Fc₁为目标处理器核的降低前频率，R为目标上限速率，C₁为第一速率。

结合第二方面或第二方面的第一种实现方式，本公开在第二方面的第二种实现方式中，其中，方法还包括：

获取当前目标处理器核产生splitlock的第三速率；

响应于第三速率小于目标上限速率，升高目标处理器核的最高频率。

结合第二方面的第二种实现方式，本公开在第二方面的第三种实现方式中，其中，方法还包括：

获取当前的频率调整计数值以及当前目标处理器核的升高前频率，频率调整计数值为从控制目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

升高目标处理器核的最高频率，包括：

根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，并将目标处理器核的最高频率设置为升高后最高频率，第三速率以及频率调整计数值均与升高后最高频率负相关。

结合第二方面的第三种实现方式，本公开在第二方面的第四种实现方式中，根据升高前频率、第三速率以及频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为升高前频率，R为目标上限速率，C₂为第三速率，T为频率调整计数阈值，Tc为频率调整计数值。

结合第二方面的第三种实现方式，本公开在第二方面的第四种实现方式中，其中，方法还包括：

响应于频率调整计数值为0，将目标处理器核的最高频率设置为处理器核最高频率。

图7是适于用来实现根据本公开一实施方式的方法的计算机系统的结构示意图。如图7所示，计算机系统400包括处理单元401，其可以根据存储在只读存储器(ROM)402中的程序或者从存储部分408加载到随机访问存储器(RAM)403中的程序而执行上述附图所示的实施方式中的各种处理。在RAM403中，还存储有系统400操作所需的各种程序和数据。处理单元401、ROM402以及RAM403通过总线404彼此相连。输入/输出(I/O)接口405也连接至总线404。

以下部件连接至I/O接口405：包括键盘、鼠标等的输入部分406；包括诸如阴极射线管(CRT)、液晶显示器(LCD)等以及扬声器等的输出部分407；包括硬盘等的存储部分408；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分409。通信部分409经由诸如因特网的网络执行通信处理。驱动器410也根据需要连接至I/O接口405。可拆卸介质411，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器410上，以便于从其上读出的计算机程序根据需要被安装入存储部分408。其中，所述处理单元401可实现为CPU、GPU、TPU、FPGA、NPU等处理单元。

特别地，根据本公开的实施方式，上文参考附图描述的方法可以被实现为计算机软件程序。示例性的，本公开的实施方式包括一种计算机程序产品，其包括有形地包含在及其可读介质上的计算机程序，所述计算机程序包含用于执行附图中的方法的程序代码。在这样的实施方式中，该计算机程序可以通过通信部分409从网络上被下载和安装，和/或从可拆卸介质411被安装。示例性的，本公开的实施方式包括一种可读存储介质，其上存储有计算机指令，该计算机指令被处理器执行时实现用于执行附图中的方法的程序代码。

附图中的流程图和框图，图示了按照本公开各种实施方式的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，路程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。示例性的，两个接连地表示的方框上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

描述于本公开实施方式中所涉及到的单元或模块可以通过软件的方式实现，也可以通过硬件的方式来实现。所描述的单元或模块也可以设置在处理器中，这些单元或模块的名称在某种情况下并不构成对该单元或模块本身的限定。

作为另一方面，本公开还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施方式中所述计算机系统中所包含的计算机可读存储介质；也可以是单独存在，未装配入设备中的计算机可读存储介质。计算机可读存储介质存储有一个或者一个以上程序，所述程序被一个或者一个以上的处理器用来执行描述于本公开的方法。

以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。示例性的上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (14)

1.一种处理器，其中，所述处理器包括至少一个处理器核以及至少一个上限寄存器；

所述上限寄存器，用于储存上限速率，当目标上限寄存器对应的目标处理器核产生分裂锁(splitlock)的第一速率大于或等于所述目标上限寄存器中的目标上限速率时，所述目标处理器核的最高频率被降低，和/或所述目标处理器核触发对齐检查异常，所述目标上限寄存器属于所述至少一个上限寄存器，所述目标处理器核属于所述至少一个处理器核。

2.根据权利要求1所述的处理器，其中，所述处理器还包括频率控制逻辑电路，所述至少一个处理器核以及所述至少一个上限寄存器均与所述频率控制逻辑电路连接；

所述频率控制逻辑电路，用于获取至少一个处理器核产生splitlock的速率，并从至少一个上限寄存器读取上限速率，响应于所述第一速率大于或等于所述目标上限速率，降低所述目标处理器核的最高频率。

3.根据权利要求2所述的处理器，其中，所述降低所述目标处理器核的最高频率，包括：

获取所述目标处理器核的降低后最高频率，并将所述目标处理器核的最高频率调整为所述降低后最高频率，直至所述目标处理器核产生splitlock的第二速率小于所述目标上限速率；

其中，所述降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为所述降低后最高频率，Fc₁为所述目标处理器核的降低前频率，R为所述目标上限速率，C₁为所述第一速率。

4.根据权利要求2或3所述的处理器，其中，所述频率控制逻辑电路，还用于：

获取当前所述目标处理器核产生splitlock的第三速率；

响应于所述第三速率小于所述目标上限速率，升高所述目标处理器核的最高频率。

5.根据权利要求4所述的处理器，其中，所述频率控制逻辑电路，还用于：

获取当前的频率调整计数值以及当前所述目标处理器核的升高前频率，所述频率调整计数值为从控制所述目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

所述升高所述目标处理器核的最高频率，包括：

根据所述升高前频率、所述第三速率以及所述频率调整计数值获取升高后最高频率，并将所述目标处理器核的最高频率设置为所述升高后最高频率，所述第三速率以及所述频率调整计数值均与所述升高后最高频率负相关。

6.根据权利要求5所述的处理器，其中，所述根据所述升高前频率、所述第三速率以及所述频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为所述升高前频率，R为所述目标上限速率，C₂为所述第三速率，T为所述频率调整计数阈值，Tc为所述频率调整计数值。

7.根据权利要求5所述的处理器，其中，所述处理器还包括用于储存所述频率调整计数阈值的频率调整计数阈值寄存器以及用于储存所述频率调整计数值的频率调整计数值寄存器，所述频率调整计数阈值寄存器以及所述频率调整计数值寄存器均与所述频率控制逻辑电路连接；

所述频率控制逻辑电路，用于在控制所述目标处理器核的频率降低的时刻，将从所述频率调整计数阈值寄存器读取的频率调整计数阈值储存在所述频率调整计数值寄存器中，并根据所述计数递减速度对所述频率调整计数值寄存器中的频率调整计数阈值进行持续递减；

所述获取当前的频率调整计数值，包括：

从所述频率调整计数值寄存器中读取当前的频率调整计数值。

8.一种处理器控制方法，其中，所述方法包括：

获取处理器的至少一个处理器核产生分裂锁(splitlock)的速率以及至少一个处理器核对应的上限速率；

响应于所述至少一个处理器核中的目标处理器核产生splitlock的第一速率大于或等于所述目标处理器核对应的上限速率，降低所述目标处理器核的最高频率，和/或使所述目标处理器核触发对齐检查异常。

9.根据权利要求8所述的处理器控制方法，其中，所述降低所述目标处理器核的最高频率，包括：

获取所述目标处理器核的降低后最高频率，并将所述目标处理器核的最高频率调整为所述降低后最高频率，直至所述目标处理器核产生splitlock的第二速率小于所述目标上限速率；

其中，所述降低后最高频率是根据Ft₁＝Fc₁*R/C₁获取，Ft₁为所述降低后最高频率，Fc₁为所述目标处理器核的降低前频率，R为所述目标上限速率，C₁为所述第一速率。

10.根据权利要求8或9所述的处理器控制方法，其中，所述方法还包括：

获取当前所述目标处理器核产生splitlock的第三速率；

响应于所述第三速率小于所述目标上限速率，升高所述目标处理器核的最高频率。

11.根据权利要求10所述的处理器控制方法，其中，所述方法还包括：

获取当前的频率调整计数值以及当前所述目标处理器核的升高前频率，所述频率调整计数值为从控制所述目标处理器核的频率降低的时刻开始，根据计数递减速度对频率调整计数阈值进行持续递减得到；

所述升高所述目标处理器核的最高频率，包括：

根据所述升高前频率、所述第三速率以及所述频率调整计数值获取升高后最高频率，并将所述目标处理器核的最高频率设置为所述升高后最高频率，所述第三速率以及所述频率调整计数值均与所述升高后最高频率负相关。

12.根据权利要求11所述的处理器控制方法，其中，所述根据所述升高前频率、所述第三速率以及所述频率调整计数值获取升高后最高频率，包括：

根据Ft₂＝Fc₂+Fc₂*(R/C₂-1)*((T-Tc)/T)获取升高后最高频率Ft₂，其中Fc₂为所述升高前频率，R为所述目标上限速率，C₂为所述第三速率，T为所述频率调整计数阈值，Tc为所述频率调整计数值。

13.一种电子设备，其特征在于，包括存储器和至少一个处理器；其中，所述存储器用于存储一条或多条计算机指令，其中，所述一条或多条计算机指令被所述至少一个处理器执行以实现权利要求8-12任一项所述的方法步骤。

14.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，该计算机指令被处理器执行时实现权利要求8-12任一项所述的方法步骤。

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