CN114595475A - 一种1553b总线模块和数据加密方法 - Google Patents

一种1553b总线模块和数据加密方法 Download PDF

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Abstract

本发明适用于航电总线通讯及测控领域，尤其涉及一种1553B总线模块和数据加密方法，所述1553B总线模块包括内存和FPGA，所述内存与FPGA电性连接，所述FPGA包括1553B Ipcore、内存读数引擎、内存写数引擎、串口收数据引擎和串口发数据引擎，内存读数引擎与内存写数引擎并联后分别与1553B Ipcore以及并联后的串口收数据引擎和串口发数据引擎连接。本发明实施例提供的一种1553B总线模块，具备轻量级、集成性和相对独立性，可作为IP核挂靠在片上总线协议上，具备功耗低，相对独立，可迁移复用，利于板内集成多IP核，可实现国产化相关功能芯片的实现。

Description

一种1553B总线模块和数据加密方法
技术领域
本发明属于航电总线通讯及测控领域，尤其涉及一种1553B总线模块和数据加密方法。
背景技术
1553B总线( MIL.STD .1553B) 全称是飞机内部时分制指令／响应式多路传输数据总线。概念类似于“局域网”。自1973年8月首次公布军用数据总线 MIL-STD-1553(USAF)标准以来,美国军方已多次推出改进版,但总线标准仍以MIL-STD.1553B为主,该标准一直沿用至今。目前1553B标准已被许多国家采用，广泛应用于飞机、卫星、国际空间站等航空航天领域，成为在航空航天领域占统治地位的总线标准。我国参照MIL-STD-1553B标准，于1987年颁布了相应的国家军用标准。
传统测控应用领域，针对1553B总线进行分析的产品，组成方式一般采用各类型总线的1553B接口板卡或电路与计算机系统或计算机模块电路进行互联，通过系统总线或本地总线实现对1553B接口及资源的访问。1553B总线与计算机之间的通讯是以1553B总线端向计算机系统发起中断开始，系统响应中断并完成1553B总线端的读写操作，传统技术实现方式，每次向计算机系统发起中断其数据量往往较少，而中断发起的频率确较高，因此上层应用业务涉及到读写操作较为频繁时会对计算机系统的影响较大，为匹配更高性能的计算资源，需提升计算机系统的处理能力，从而增加了1553B总线测试产品小型化和轻量化的设计难度，同时也无法保证对应实时性要求较高场景下的数据分析应用。
发明内容
本发明实施例的目的在于提供一种1553B总线模块，旨在解决背景技术中提出的问题。
本发明实施例是这样实现的，一种1553B总线模块，所述1553B总线模块包括内存和FPGA，所述内存与FPGA电性连接，所述FPGA包括1553B Ipcore、内存读数引擎、内存写数引擎、串口收数据引擎和串口发数据引擎，内存读数引擎与内存写数引擎并联后分别与1553B Ipcore以及并联后的串口收数据引擎和串口发数据引擎连接。
优选的，所述1553B Ipcore与外部1553B总线通讯，采用BM工作模式，用于实现总线数据的采集和监控功能。
优选的，所述内存读数引擎和内存写数引擎均与1553B Ipcore连接，且用于读取1553B Ipcore内的数据，并将其进行拆解后，将拆解得到数据按照预设格式重新封装后，写入内存。
优选的，所述串口收数据引擎同时与内存读数引擎与内存写数引擎连接，用于将控制数据通过串口接收后转换为对应配置操作实现针对1553B数据过滤格式以及对数据存取格式的设置。
优选的，所述串口发数据引擎同时与内存读数引擎与内存写数引擎连接，用于对所设置的过滤格式或封装格式的数据进行输出以及对1553B数据进行分析。
本发明实施例的另一目的在于提供一种数据加密方法，所述方法包括：
获取待加密数据，对待加密数据进行数据分割，得到待加密数据块；
记录每个待加密数据块形成的时间信息，得到加密时间数据；
根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据；
按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据，所述加密时间数据单独发送。
优选的，所述获取待加密数据，对待加密数据进行数据分割，得到待加密数据块的步骤，具体包括：
获取待加密数据，根据待加密数据的内存占用大小确定分割数量；
根据分割数量对待加密数据进行平均分割，得到无序数据块；
在无序数据块的头部加入顺序编码，得到待加密数据块。
优选的，所述根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据的步骤，具体包括：
解析加密时间数据，提取秒数以及毫秒数，得到两组随机数；
根据两组随机数从数据库中调取对应的数据提取方案；
解析数据提取方案，按照提取的位置和数据大小完成数据提取，得到随机加密数据。
优选的，所述按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据的步骤，具体包括：
按照预设的插入顺序对待加密数据块进行拆分，得到多个拆分数据块；
在每个拆分数据块的头部加入随机加密数据，按照拆分顺序对所有拆分数据块进行拼接。
优选的，所述加密时间数据在发送之前，对其进行加密。
本发明实施例提供的一种1553B总线模块，具备轻量级、集成性和相对独立性，可作为IP核挂靠在片上总线协议上，具备功耗低，相对独立，可迁移复用，利于板内集成多IP核，可实现国产化相关功能芯片的实现。
附图说明
图1为本发明实施例提供的一种1553B总线模块的架构图；
图2为本发明实施例提供的一种FPGA的架构图；
图3为本发明实施例提供的串口收数据引擎的架构图；
图4为本发明实施例提供的串口发数据引擎的架构图；
图5为本发明实施例提供的内存写数引擎的架构图；
图6为本发明实施例提供的内存读数引擎的架构图；
图7为本发明实施例提供的一种数据加密方法的流程图；
图8为本发明实施例提供的获取待加密数据，对待加密数据进行数据分割，得到待加密数据块的步骤的流程图；
图9为本发明实施例提供的根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据的步骤的流程图；
图10为本发明实施例提供的按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据的步骤的流程图。
附图中：1、内存；2、FPGA；3、1553B Ipcore；4、内存读数引擎；5、内存写数引擎；6、串口收数据引擎；7、串口发数据引擎。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但除非特别说明，这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一xx脚本称为第二xx脚本，且类似地，可将第二xx脚本称为第一xx脚本。
如图1和2所示，为本发明实施例提供的一种1553B总线模块的架构图，所述1553B总线模块包括内存1和FPGA2，内存1和FPGA2相连。
FPGA2内部连接关系包括1553B Ipcore3与内存读数引擎4与内存写数引擎5相连，内存读数引擎4与内存写数引擎5与串口收数据引擎6和串口发数据引擎7连接；如图3、4、5和6，分别为串口收数据引擎6、串口发数据引擎7、内存写数引擎5和内存读数引擎4的架构图。
本实施例中，内存1连接FPGA2，用于FPGA2的数据读写和存储。
本实施例中，1553B Ipcore3为第三方成熟应用，不在本专利保护范围。
1553BIPcore3实现与外部1553B总线通讯，采用BM工作模式，实现总线数据的采集、监控功能。
本实施例中，本发明专利中内存读数引擎4、内存写数引擎5与1553B Ipcore3相连，实现将1553B Ipcore3的数据首先读取，然后进行拆解并按照“可设定”的格式进行封装，最终在写入到内存。
本实施例中，串口收数据引擎6与内存读数引擎4、内存写数引擎5相连，实现将控制数据通过串口接收后转换为对应配置操作实现针对1553B数据过滤格式及数据存取格式的设置。
本实施例中，串口发数据引擎7与内存读数引擎4、内存写数引擎5相连，实现将按照所设置的过滤格式或封装格式的数据进行输出，实现针对1553B数据分析的功能。
本发明能够实现底层硬件FPGA自主发送功能：
1>实现BC模式下，定时向RT的某个子地址周期性发送数据，发送周期、周期发送与非周期发送消息间隔间隔、帧计数字节序号标识、校验和字节序号标识、校验方式、停止周期发送均从API接口参数传入功能。
2>实现BC模式下,周期性向某个rt的设定的子地址轮询数据，并获得读回的数据队列。读取周期、rt地址、所有子地址(可以是一个ushort的bit位表示)、停止周期通过API参数输入的方式配置.
3>实现RT模式下,获知BC何时读取RT数据的API函数，返回一个状态和时标功能。
支持五种消息读取应用场景：
1> BC模式下向RT发送一条消息(含命令字+数据字)并获取RT状态字；
2> BC模式下向RT发送一条消息(仅命令字)并读取RT回复的状态字+数据字；
3> BC模式下向RT发送矢量字方式代码并获取RT的状态字+数据字
4> RT模式下RT设置矢量字并向BC或RT发送一条消息；
5> RT模式下RT从BC或RT处回读一条消息。
将上述涉及到读写操作较为频繁时会占用计算资源和影响实时性的业务功能通过FPGA(SOC)层实现，从而极大降低了对上位机高性能的计算资源的需求，实现1553B总线测试产品小型化和轻量化的设计，满足实时性要求较高场景下的数据分析应用。
本发明专利设计采用国产FPGA组成，分为1553B数据收发电路、数据高速存储读写电路、串口数据收发电路组成。
采用国产FPGA编程实现，编程语言采用通用Verilog HDL硬件描述语言，本发明专利具备轻量级、集成性和相对独立性，可作为IP核挂靠在片上总线协议上，具备功耗低，相对独立，可迁移复用，利于板内集成多IP核，可实现国产化相关功能芯片的实现。
所述FPGA芯片采用国产复旦微FMQL45T900方案，实现智能1553B总线通讯技术。
如图7所示，在本发明的一个实施例中，还提供了一种数据加密方法，所述方法包括：
S100，获取待加密数据，对待加密数据进行数据分割，得到待加密数据块。
在本步骤中，获取待加密数据，对于1553B总线模块中，需要进行加密数据进行获取，从而对其进行拆分，将其分割为大小相同的数据块，即待加密数据块，从而在后续的处理过程中，对每个待加密数据块进行处理。
S200，记录每个待加密数据块形成的时间信息，得到加密时间数据。
在本步骤中，记录每个待加密数据块形成的时间信息，即在进行分割时，得到每个待加密数据块的时间即为加密时间数据，由于不同的待加密数据块形成的时间不同，因此将会得到各自的加密时间数据。
S300，根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据。
在本步骤中，根据加密时间数据从预设的数据库中调取相应的数据提取方案，数据库中存储有大量的数据提取方案，因此，在得到加密时间数据之后，可以根据其中记录的时间信息得到每个待加密数据块对应的数据提取方案，因此实现了真正意义上的随机，而数据提取方案中记录了进行数据提取的位置，以及进行数据提取的数据大小，如从待加密数据块的中部提取十个字节的数据，得到随机加密数据。
S400，按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据，所述加密时间数据单独发送。
在本步骤中，按照预设的插入顺序将随机加密数据插入到待加密数据块中，此时所有的待加密数据块均被改变，然后将所有待加密数据块进行重新拼接，从而得到已加密数据，而加密时间数据则单独发送，其相当于解密密钥，因此需要单独发送。
如图8所示，作为本发明的一个优选实施例，所述获取待加密数据，对待加密数据进行数据分割，得到待加密数据块的步骤，具体包括：
S101，获取待加密数据，根据待加密数据的内存占用大小确定分割数量。
在本步骤中，获取待加密数据，计算待加密数据的内存占用量，根据其内存占用量所在的区间确定分割数量，如待加密数据为1Mb，则分割数量为3，将其划分为三部分。
S102，根据分割数量对待加密数据进行平均分割，得到无序数据块。
S103，在无序数据块的头部加入顺序编码，得到待加密数据块。
在本步骤中，根据分割数量对待加密数据进行平均分割，经过平均分割后的待加密数据，变成了三个无序数据块，为了便于在后续进行拼接，在每一个无序数据块的头部加入顺序编码，得到待加密数据块。
如图9所示，作为本发明的一个优选实施例，所述根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据的步骤，具体包括：
S301，解析加密时间数据，提取秒数以及毫秒数，得到两组随机数。
在本步骤中，解析加密时间数据，将其中包含的时间信息提取出来，得到对应的秒数以及毫秒数，其中秒数作为第一组随机数，毫秒数作为第二组随机数。
S302，根据两组随机数从数据库中调取对应的数据提取方案。
S303，解析数据提取方案，按照提取的位置和数据大小完成数据提取，得到随机加密数据。
在本步骤中，数据库中对数据提取方案进行分区存储，将其划分为60个大分区，然后将每一个大分区划分为10个小分区，每个小分区内存储一个数据提取方案，从而根据第一组随机数确定大分区，第二组随机数确定小分区，从而确定数据提取方案，然后按照数据提取方案中的内容进行数据提取即可。
如图10所示，作为本发明的一个优选实施例，所述按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据的步骤，具体包括：
S401，按照预设的插入顺序对待加密数据块进行拆分，得到多个拆分数据块。
S402，在每个拆分数据块的头部加入随机加密数据，按照拆分顺序对所有拆分数据块进行拼接。
在本步骤中，对待加密数据块进行拆分，得到拆分数据块，然后在每个拆分数据块的头部加入随机加密数据，从而打乱待加密函数的目的，对所有的拆分数据块进行拼接，最终对所有待加密数据块进行拼接，即得到已加密数据；所述加密时间数据在发送之前，对其进行加密。
应该理解的是，虽然本发明各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种1553B总线模块，其特征在于，所述1553B总线模块包括内存和FPGA，所述内存与FPGA电性连接，所述FPGA包括1553B Ipcore、内存读数引擎、内存写数引擎、串口收数据引擎和串口发数据引擎，内存读数引擎与内存写数引擎并联后分别与1553B Ipcore以及并联后的串口收数据引擎和串口发数据引擎连接。
2.根据权利要求1所述的1553B总线模块，其特征在于，所述1553B Ipcore与外部1553B总线通讯，采用BM工作模式，用于实现总线数据的采集和监控功能。
3.根据权利要求1所述的1553B总线模块，其特征在于，所述内存读数引擎和内存写数引擎均与1553B Ipcore连接，且用于读取1553B Ipcore内的数据，并将其进行拆解后，将拆解得到数据按照预设格式重新封装后，写入内存。
4.根据权利要求1所述的1553B总线模块，其特征在于，所述串口收数据引擎同时与内存读数引擎与内存写数引擎连接，用于将控制数据通过串口接收后转换为对应配置操作实现针对1553B数据过滤格式以及对数据存取格式的设置。
5.根据权利要求1所述的1553B总线模块，其特征在于，所述串口发数据引擎同时与内存读数引擎与内存写数引擎连接，用于对所设置的过滤格式或封装格式的数据进行输出以及对1553B数据进行分析。
6.一种数据加密方法，其特征在于，所述方法包括：
获取待加密数据，对待加密数据进行数据分割，得到待加密数据块；
记录每个待加密数据块形成的时间信息，得到加密时间数据；
根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据；
按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据，所述加密时间数据单独发送。
7.根据权利要求6所述的数据加密方法，其特征在于，所述获取待加密数据，对待加密数据进行数据分割，得到待加密数据块的步骤，具体包括：
获取待加密数据，根据待加密数据的内存占用大小确定分割数量；
根据分割数量对待加密数据进行平均分割，得到无序数据块；
在无序数据块的头部加入顺序编码，得到待加密数据块。
8.根据权利要求6所述的数据加密方法，其特征在于，所述根据加密时间数据从预设的数据库中调取相应的数据提取方案，并根据数据提取方案对待加密数据进行数据提取，得到随机加密数据的步骤，具体包括：
解析加密时间数据，提取秒数以及毫秒数，得到两组随机数；
根据两组随机数从数据库中调取对应的数据提取方案；
解析数据提取方案，按照提取的位置和数据大小完成数据提取，得到随机加密数据。
9.根据权利要求6所述的数据加密方法，其特征在于，所述按照预设的插入顺序将随机加密数据插入到待加密数据块中，得到已加密数据的步骤，具体包括：
按照预设的插入顺序对待加密数据块进行拆分，得到多个拆分数据块；
在每个拆分数据块的头部加入随机加密数据，按照拆分顺序对所有拆分数据块进行拼接。
10.根据权利要求6所述的数据加密方法，其特征在于，所述加密时间数据在发送之前，对其进行加密。
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