CN114556823A - 图像处理单元上并行crc实现 - Google Patents
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Abstract
计算循环冗余校验的装置、系统和技术使用图形处理单元(GPU)来计算循环冗余校验。例如，在至少一个实施例中，根据本文所述的各种新技术，输入数据序列被分布在GPU线程之中用于并行计算输入数据序列的总体CRC值。
Description
相关申请的交叉引用
本申请要求于2019年9月3日提交的题为“使用并行计算架构执行循环冗余校验(PERFORMING CYCLIC REDUNDANCY CHECKS USING PARALLEL COMPUTING ARCHITECTURES)”的美国专利申请No.16/559,424的优先权，出于所有目的其全部内容通过引用全文并入本文。
技术领域
本公开涉及用于计算循环冗余校验的至少一个实施例，并且更具体地，至少一个实施例涉及使用并行计算架构来计算循环冗余校验值以用于无线通信和处理。
背景技术
进行循环冗余校验以使比特差错可检测并用于检测比特差错。在许多通信应用中，校验、检测和/或纠正差错需要大量的时间，尤其是对于依赖于改进通信速度的当前和未来应用。
附图说明
图1示出了根据一个或更多个实施例的在移动设备网络的物理层(PHY)处的数据接收；
图2示出了根据一个或更多个实施例的可用于基于GPU的循环冗余校验器的基于GPU的CRC处理单元的元件；
图3示出了根据一个或更多个实施例的CRC线程的操作；
图4示出了根据一个或更多个实施例的用于并行组合和归约线程输出的块级操作；
图5示出了根据一个或更多个实施例的用于并行组合和归约线程块输出的块级操作；
图6示出了根据一个或更多个实施例的校验CRC值的过程；
图7A示出了根据至少一个实施例的推理和/或训练逻辑；
图7B示出了根据至少一个实施例的推理和/或训练逻辑；
图8示出了根据至少一个实施例的示例数据中心系统；
图9A示出了根据至少一个实施例的自主车辆的示例；
图9B示出了根据至少一个实施例的用于图9A的自主车辆的相机位置和视野的示例；
图9C是示出根据至少一个实施例的用于图9A的自主车辆的示例系统架构的框图；
图9D是示出根据至少一个实施例的用于在基于云的服务器和图9A的自主车辆之间进行通信的系统的图；
图10是示出根据至少一个实施例的计算机系统的框图；
图11是示出根据至少一个实施例的计算机系统的框图；
图12示出了根据至少一个实施例的计算机系统；
图13示出了根据至少一个实施例的计算机系统；
图14示出了根据至少一个实施例的可以使用一个或更多个IP核心制造的示例性集成电路和相关联的图形处理器；
图15A示出了根据至少一个实施例的计算机系统；
图15B示出了根据至少一个实施例的计算机系统；
图15C示出了根据至少一个实施例的计算机系统；
图15D示出了根据至少一个实施例的计算机系统；
图15E示出了根据至少一个实施例的计算机系统；
图15F示出了根据至少一个实施例的计算机系统；
图16A和16B示出了根据至少一个实施例的可以使用一个或更多个IP核心制造的示例性集成电路和相关联的图形处理器；
图17A和17B示出了根据至少一个实施例的附加示例性图形处理器逻辑；
图18示出了根据至少一个实施例的计算机系统；
图19A示出了根据至少一个实施例的并行处理器；
图19B示出了根据至少一个实施例的分区单元；
图19C示出了根据至少一个实施例的处理集群；
图19D示出了根据至少一个实施例的图形多处理器；
图20示出了根据至少一个实施例的多图形处理单元(GPU)系统；
图21示出了根据至少一个实施例的图形处理器；
图22是示出根据至少一个实施例的用于处理器的处理器微架构的框图；
图23示出了根据至少一个实施例的深度学习应用处理器；
图24是示出根据至少一个实施例的示例神经形态处理器的框图；
图25和26示出了根据至少一个实施例的图形处理器的至少部分；
图27是根据至少一个实施例的图形处理器核心的至少部分的框图；
图28A和28B示出了根据至少一个实施例的线程执行逻辑；
图29示出了根据至少一个实施例的并行处理单元(“PPU”)；
图30示出了根据至少一个实施例的通用处理集群(“GPC”)；
图31示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元；以及
图32示出了根据至少一个实施例的流式多处理器。
具体实施方式
在至少一个实施例中，差错纠正和检测在正在被传输的数据中可能出现差错的通信中是有用的。在至少一个实施例中，将循环冗余校验(CRC)值添加到正在被传输的数据可以允许接收器校验该数据是否被正确接收，并且如果不是，则在某些情况下从这样的差错中恢复。例如，在至少一个实施例中，CRC用于通过因特网传输的因特网协议数据包以及符合各种协议的通信中的传输块和代码块，例如与移动设备网络一起使用的那些被称为“LTE”或“5G”的协议。在至少一个实施例中，在包括语音和流媒体的移动设备网络上的通信中，重要的是在接收到信号之后很快检测和纠正差错。
在至少一个实施例中，特定CRC具有相关联的生成多项式P(x)，并且受保护数据的CRC值是该数据和该生成多项式的函数。在至少一个实施例中，如果输入数据是二进制序列，它可以表示具有特征2(“GF2”)的伽罗华域(Galois Field)中的系数的二进制多项式，并且该输入数据的CRC值将是该二进制多项式除以其生成多项式P(x)的余数。在至少一个实施例中，可以在串行过程中计算CRC值，这可能很慢。在至少一个实施例中，输入二进制序列的示例表示如等式1所示，并且该输入二进制序列的CRC值的示例表示如等式2所示，其中f是P(x)的阶数，因此是CRC值的大小，总和是该输入数据序列的位。在至少一个实施例中，f＝24、f＝16、f＝8或一些其他值。
I(x)＝∑i(xibi) (等式1)
CRCf＝(xf∑i(xibi))mod P(x) (等式2)
在至少一个实施例中，针对从移动设备到服务多个移动设备的蜂窝基础设施的上行链路上的数据计算CRC值。在至少一个实施例中，为下行链路上的数据计算CRC值。在至少一个实施例中，从输入数据序列计算CRC值以将其与随该输入数据序列接收到的接收CRC值进行比较，或为输入数据序列生成CRC值。在至少一个实施例中，使用如等式3中的生成多项式和/或使用如等式4中的生成多项式。
P(x)CRC24A＝x24+x23+x18+x17+x14+x11+x10+x7+x6+x5+x4+x3+x+1 (等式3)
P(x)CRC24B＝x24+x23+x6+x5+x+1 (等式4)
在至少一个实施例中，输入数据序列具有K字节(8*K比特)的大小，其中K是从1到协议允许的最大大小的正整数。在至少一个实施例中，根据特定协议，K可能是1,056字节或13,728字节，或某个其他值。在至少一个实施例中，提供了具有它们自己的CRC值的多级序列。在至少一个实施例中，例如，代码块可能具有1,056字节(8,448位)的大小，并且传输块可能由13个代码块或一些其他数量的代码块组成。在至少一个实施例中，可以将传输块制成更大的块。在传输块由多个代码块组成的至少一个实施例中，可能存在每个代码块的CRC值和表示串联那些多个代码块的传输块的CRC值。在至少一个实施例中，传输块具有N＝L*K字节的大小，其中L是该传输块N中的代码块的数量并且K是那些代码块中的每一个中的字节数量。
在至少一个实施例中，输入数据序列可以被视为二进制多项式并被划分为更小的数据段，例如字节，其中数据段使用图形处理单元(GPU)的并行能力被并行处理。在至少一个实施例中，使用XOR步骤或以其他方式结合与用于正在使用的CRC过程的生成多项式相关的生成段来处理数据段。在至少一个实施例中，基于较大输入数据序列中对应数据段的位置预先计算生成段。在至少一个实施例中，数据段处理的输出在归约过程中被组合，导致使用该生成多项式的模运算的余数。在至少一个实施例中，数据段和生成段被并行处理，可能GPU的第一多个线程中的每一个都被分配一个数据段和一个生成段，以及第二多个线程其对该第一多个线程的输出执行归约过程。
在至少一个实施例中，如等式5中所示，预先计算生成段，其中第i个生成段GSi,是一个字节宽，并且与输入数据段中的字节一样多的生成段，或者可以是输入数据段，被预先计算并存储为存储的生成段。
GSi＝xf+8imod P(x) (等式5)
在至少一个实施例中，存储的生成段可以被存储在GPU的全局存储器中。在至少一个实施例中，表示输入数据段和生成段的结果的中间段ISi，无论是预先计算的还是其他方式的，都可以如等式6所示来表示。
ISi＝xf+8ibimod P(x)＝GSi(bi mod P(x))mod P(x) (等式6)
在至少一个实施例中，可以一次处理多个字节，例如四个字节。在至少一个实施例中，模多项式乘法和加法可以通过移位和XOR操作的组合来实现。在至少一个实施例中，多个GPU线程每个处理一个数据段，其中GPU线程处理四个字节，操作可能如等式7中所示到达线程输出，TOi表示线程i位于多个线程中的线程位置i，给定线程输入TIi，它表示数据段的四个字节。
在至少一个实施例中，多个GPU线程的输出TOi可以使用在线程块级别用共享存储器中的原子异或(XOR)随后全局存储器中的原子异或实现的异或归约树进行异或。在至少一个实施例中，除了预先计算的生成段之外，可能在全局GPU存储器中的预先计算表可以用于保存给定线程输入的线程输出的分量的可能值。在至少一个实施例中，GPU线程接收输入数据序列的输入字节并且输出对应于该输入字节乘以x的某个幂，模P(x)的字节。在至少一个实施例中，其中输入是字节你，从生成段预先计算的256字节表足以处理所有可能的输入字节值。在至少一个实施例中，在使用查找表时，输出要与其他线程输出进行异或的线程输出的操作可以归约为查找和一些异或。
在至少一个实施例中，将由二进制多项式表示的输入数据序列分解为字节或其他宽度的数据段，可以归约某些预先计算和存储成本的计算工作量，最终结果是延迟较低，这在某些协议中可能是可取的。在至少一个实施例中，其中生成多项式不改变或不频繁改变，可以将预先计算和存储的成本分配给许多操作。在至少一个实施例中，对用于5G软件定义的无线电接入网络(RAN)设备中的CRC生成多项式进行CRC处理，并且此类CRC生成多项式的数量很少并且预计不会频繁变化。
在至少一个实施例中，使用另一数据宽度，例如1、2、4、16或一些其他数据宽度，其可以基于优化因素、GPU架构或一些常数而变化和/或调整。在至少一个实施例中，一次处理四个比特可能增加整体CRC处理速度。
图1示出了根据一个或更多个实施例的在移动设备网络的物理层(PHY)处的数据接收。在至少一个实施例中，网络系统100可以提供多个移动设备102(1)-(4)以连接到基站104(1)-(4)，其中接收到的信号由解调器106(1)-(4)解调并由各种其他信号处理元件108处理，例如信道估计和多输入多输出信号处理。在至少一个实施例中，信号处理元件108的输出可以将信号解析成多条路径并将这些信号提供给其他元件110(1)-(4)，可能包含变换解码器、星座映射器、解扰器、速率匹配器、低密度奇偶校验(LDPC)解码器等。在至少一个实施例中，元件110(1)-(4)的输出可能是到基于GPU的循环冗余校验器112(1)-(4)。在至少一个实施例中，在网络系统100提供实时数据传输或以其他方式需要快速处理的情况下，使用GPU执行CRC处理并且GPU可用的并行化可以提供对CRC的快速处理。
图2示出了根据一个或更多个实施例的可用于图1中基于GPU的循环冗余校验器112(1)-(4)的基于GPU的CRC处理单元202(1)-(N)的元件。在至少一个实施例中，N是用于CRC处理的线程数。在至少一个实施例中，基于GPU的CRC处理单元202(1)，类似于所示的其他基于GPU的CRC处理单元，包括加载/存储单元204、执行核心206、寄存器文件208、指令高速缓存210，以及对共享存储器212和全局存储器214的访问。在至少一个实施例中，基于GPU的CRC处理单元202(1)处理多个不同的CRC过程，并且在基于GPU的CRC处理单元202(1)的选择输入处指示要使用哪个生成多项式的选择。在至少一个实施例中，在本文所述的操作中，基于GPU的CRC处理单元202(1)可以读入数据段的多个字节，将数据加载到寄存器文件208，使用执行核心206访问那些字节，并将线程输出返回到寄存器文件208。在至少一个实施例中，线程输出被存储在共享存储器212中并且由并行XOR归约树中的其他线程处理。
图3示出了根据一个或更多个实施例的CRC线程302的操作。在至少一个实施例中，CRC线程是多个线程之一并且可以是处理用于具有4*K字节的输入数据的CRC的K个线程之一。在至少一个实施例中，CRC线程302用于线程T，其中T＝0、1、...、K-1。在至少一个实施例中，CRC线程302在诸如线程寄存器的本地存储器中具有用于数据段的四个字节的存储304。在至少一个实施例中，CRC线程302访问存储306用于多项式因数对生成多项式求模，并将字节值乘以多项式因数或执行等效查找。在至少一个实施例中，并行XOR归约树可以将四个值归约为一个值以形成线程输出310，其表示4*K字节输入数据序列上的CRC的一部分。
在至少一个实施例中，基于GPU的CRC处理单元可以被配置为并行执行许多线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在至少一个实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而不必提供多个独立的指令单元。在至少一个实施例中，单指令多线程(SIMT)技术用于支持大量通常同步的线程的并行执行，使用配置为向每个处理集群内的一组处理引擎发出指令的公共指令单元。
在至少一个实施例中，基于GPU的CRC处理单元的第一多个线程对输入数据序列的不同片段进行操作以处理片段，其中对应的生成多项式段在该多个线程中的线程之中执行共同的操作，尽管每个线程具有不同的数据。在至少一个实施例中，基于GPU的CRC处理单元通过将输入数据序列解析成多个输入数据段来在多个线程中的线程之中分配输入数据序列，所述多个输入数据段的大小适合线程的本地存储器的数据宽度。在至少一个实施例中，第一多个线程中的线程执行诸如图3所示的那些操作，而第二多个线程中的线程执行诸如对线程的输出的XOR操作和通过对生成多项式求模减少输出的归约操作。
在至少一个实施例中，基于GPU的CRC处理单元的线程可以计算输入数据序列的数据段与伽罗华域GF2上的多项式因数的乘法。在至少一个实施例中，基于GPU的CRC处理单元的线程可以计算输入数据序列的数据段与在伽罗华域GF2上的多项式因数与生成多项式段的预先计算的乘法的乘法。在至少一个实施例中，基于GPU的CRC处理单元的线程可以在预先计算的表中执行在伽罗华域GF2上的输入数据序列的数据段与多项式因数和生成多项式段的乘法值的查找。在至少一个实施例中，该多项式因数是具有单个非零系数且阶数等于对应生成多项式的阶数的单项式。
图4示出了根据一个或更多个实施例的用于并行组合和归约线程输出的块级操作。在至少一个实施例中，块级并行CRC模块402处理线程404(0)-(K-1)乘以相应多项式因数406(0)-(K-1)的输出。在至少一个实施例中，将乘法的结果提供给并行异或归约树408以形成具有4*K字节的输入数据序列的CRC值的输出410，已将其归约为f位值，其中f是对应CRC的大小。在至少一个实施例中，线程一次对32位进行操作，因此各个多项式因数406(0)-(K-1)中的x的幂增加32，但是可以使用其他大小来代替，并进行相应的调整。
在至少一个实施例中，可以使用更通用的查找表方案，例如在提供查找表的情况下，预先计算多项式因数的幂并将其存储在索引i(例如，x8i,x16i,...,x1016i)的第一查找表中，而一些更大的幂x1024i、x2048i存储在第二查找表中。在至少一个实施例中，这允许使用较少总数的查找表条目来预先计算组合。在至少一个实施例中，例如，x(2048+64)*5的值可以使用i＝5的索引值确定到提供x64*5的预先计算的值的第一表和提供x2048*5的预先计算的值的第二表中，然后可以乘以生成多项式的模。在至少一个实施例中，要预先计算的多项式因数的幂可以在用于持有预先计算的值x4i,x8i,x12i,x16i等的索引i的查找表中增加另一个值，例如4。
图5示出了根据一个或更多个实施例的用于并行组合和归约线程块输出的块级操作。在至少一个实施例中，线程块级并行CRC模块502处理线程块504(0)-(M-1)乘以相应多项式因数506(0)-(M-1)的输出。在至少一个实施例中，将乘法的结果提供给并行XOR归约树508以形成输入数据序列的CRC值的输出510。在至少一个实施例中，线程块级并行CRC模块502处理比块级并行CRC模块更大的输入数据集。
图6示出了根据一个或更多个实施例的校验CRC值的过程。在至少一个实施例中，输入数据块602被提供给可以如本文所述实现的基于GPU的并行CRC模块606，并且使用选择的CRC输出CRC值。在至少一个实施例中，输出CRC值被存储在存储608中。在至少一个实施例中，存储在存储608中的输出CRC值可以通过使用比较器610与输入数据块602接收的CRC值604进行比较，比较器610根据CRC是否匹配输出校验或失败。在至少一个实施例中，存储608的内容可以用作CRC值以创建用于已知良好数据块的CRC值。在至少一个实施例中，存储在存储608中的输出CRC值与CRC值604之间的差异可用于检测和/或纠正输入数据块602中的差错。
图7A示出了用于执行与一个或更多个实施例相关联的推理和/或训练操作的推理和/或训练逻辑715。在此结合图7A和/或7B提供关于推理和/或训练逻辑715的细节。
在至少一个实施例中，推理和/或训练逻辑715可以包括但不限于代码和/或数据存储701，用于存储前向和/或输出权重和/或输入/输出数据，和/或在一个或更多个实施例的方面中配置被训练为和/或用于推理的神经网络的神经元或层的其他参数。在至少一个实施例中，训练逻辑715可以包括或耦合到用于存储图形代码或其他软件以控制时序和/或顺序的代码和/或数据存储701，其中权重和/或其他参数信息被加载以配置逻辑，包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。在至少一个实施例中，代码(诸如图代码)基于该代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储701存储在使用一个或更多个实施例的方面训练和/或推理期间的输入/输出数据和/或权重参数的前向传播期间结合一个或更多个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，代码和/或数据存储701的任何部分都可以包括在其他片上或片外数据存储内，包括处理器的L1、L2或L3高速缓存或系统存储器。
在至少一个实施例中，数据存储701的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个实施例中，数据存储701可以是高速缓存存储器、动态随机可寻址存储器(“DRAM”)、静态随机可寻址存储器(“SRAM”)、非易失性存储器(例如闪存)或其他存储。在至少一个实施例中，对数据存储701是在处理器的内部还是外部的选择，例如，或者由DRAM、SRAM、闪存或某种其他存储类型组成，可以取决于存储片上或片外的可用存储空间，正在执行训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据的批大小或这些因素的某种组合。
在至少一个实施例中，推理和/或训练逻辑715可以包括但不限于代码和/或数据存储705，以存储与在一个或更多个实施例的方面中被训练为和/或用于推理的神经网络的神经元或层相对应的反向和/或输出权重和/或输入/输出数据神经网络。在至少一个实施例中，在使用一个或更多个实施例的方面训练和/或推理期间，代码和/或数据存储705存储在输入/输出数据和/或权重参数的反向传播期间结合一个或更多个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，训练逻辑715可以包括或耦合到用于存储图代码或其他软件以控制时序和/或顺序的代码和/或数据存储705，其中权重和/或其他参数信息被加载以配置逻辑，该逻辑包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。在至少一个实施例中，代码(诸如图形代码)，基于该代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储705的任何部分可以与其他片上或片外数据存储一起包括，包括处理器的L1、L2或L3高速缓存或系统存储器。在至少一个实施例中，代码和/或数据存储705的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路上的内部或外部。在至少一个实施例中，代码和/或数据存储705可以是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如闪存)或其他存储。在至少一个实施例中，代码和/或数据存储705是在处理器的内部还是外部的选择，例如，是由DRAM、SRAM、闪存还是其他某种存储类型组成，取决于可用存储是片上还是片外，正在执行的训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据批量大小或这些因素的某种组合。
在至少一个实施例中，数据存储701以及数据存储705可以是分开的存储结构。在至少一个实施例中，数据存储701以及数据存储705可以是相同的存储结构。在至少一个实施例中，数据存储701以及数据存储705可以是部分相同的存储结构和部分独立的存储结构。在至少一个实施例中，数据存储701以及数据存储705的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。
在至少一个实施例中，推理和/或训练逻辑715可以包括但不限于一个或更多个算术逻辑单元(“ALU(s)”)710，包括整数和/或浮点单元，至少部分基于训练和/或推理代码(例如图形代码)或由其指示来执行逻辑和/或数学运算，其结果可以产生存储在激活存储720中的激活(例如，神经网络中层或神经元的输出值)，该激活是存储在代码和/或数据存储器701和/或代码和/或数据存储705中的输入/输出和/或权重参数数据的函数。在至少一个实施例中，存储在激活存储720中的激活是根据由ALU 710响应于执行指令或其他代码执行的线性代数和/或基于矩阵的数学生成的，其中存储在代码和/或数据存储705和/或数据701中的权重值与其他值一起用作操作数，例如偏差值、梯度信息、动量值或其他参数或超参数，其中任何一个或全部可以存储在代码和/或数据存储705或代码和/或数据存储701或芯片上或芯片外的另一个存储中。
在至少一个实施例中，ALU(s)710包含在一个或更多个处理器或其他硬件逻辑设备或电路内，或者ALU(s)710可以在处理器或使用它们的其他硬件逻辑设备或电路(例如协处理器)之外。在至少一个实施例中，ALU 710可以被包括在处理器的执行单元内或以其他方式被包括在可由处理器的执行单元访问的ALU库内，这些处理器的执行单元可以在同一处理器内或分布在不同类型的不同处理器之间(例如，中央处理单元、图形处理单元、固定功能单元等)。在至少一个实施例中，数据存储701、数据存储705和激活存储720可以在相同的处理器或其他硬件逻辑设备或电路上，或者它们可以在不同的处理器或其他硬件逻辑设备或电路中，或相同和不同处理器或其他硬件逻辑设备或电路的某种组合。在至少一个实施例中，激活存储720的任何部分可以与其他片上或片外数据存储一起包括，包括处理器的L1、L2或L3高速缓存或系统存储器。此外，推理和/或训练代码可以与处理器或其他硬件逻辑或电路可访问的其他代码一起存储，并使用处理器的获取、解码、调度、执行、退出和/或其他逻辑电路来获取和/或处理。
在至少一个实施例中，激活存储720可以是高速缓冲存储器、DRAM、SRAM、非易失性存储器(例如，闪存)或其他存储器。在至少一个实施例中，激活存储720可以完全或部分在一个或更多个处理器或其他逻辑电路之内或之外。在至少一个实施例中，激活存储720是在处理器内部还是外部的选择，例如，或者由DRAM、SRAM、闪存或一些其他存储类型组成，可以取决于片上与片外的可用存储、正在执行的训练和/或推理功能的延迟要求、神经网络推理和/或训练中使用的数据批量大小，或这些因素的某种组合。在至少一个实施例中，图7A所示的推理和/或训练逻辑715可以与专用集成电路(“ASIC”)结合使用，例如来自Google的
处理单元、来自GraphcoreTM的推理处理单元(IPU)或来自英特尔公司的
(例如“Lake Crest”)处理器。在至少一个实施例中，图7A所示的推理和/或训练逻辑715可以与中央处理单元(“CPU”)硬件、图形处理单元(“GPU”)硬件或其他硬件结合使用，例如现场可编程门阵列(“FPGA”)。
图7B示出了根据至少一个实施例的推理和/或训练逻辑715。在至少一个实施例中，推理和/或训练逻辑715可以包括但不限于硬件逻辑，其中计算资源被专用或以其他方式唯一地连同对应于神经网络内的一层或更多层神经元的权重值或其他信息一起使用。在至少一个实施例中，图7B中所示的推理和/或训练逻辑715可以与专用集成电路(ASIC)结合使用，例如来自Google的
处理单元，来自GraphcoreTM的推理处理单元(IPU)或来自Intel Corp的
(例如“Lake Crest”)处理器。在至少一个实施例中，图7B中所示的推理和/或训练逻辑715可以与中央处理单元(CPU)硬件、图形处理单元(GPU)硬件或其他硬件(例如现场可编程门阵列(FPGA))结合使用。在至少一个实施例中，推理和/或训练逻辑715包括但不限于代码和/或数据存储701以及代码和/或数据存储705，其可以用于存储代码(例如，图代码)、权重值和/或其他信息，包括偏置值、梯度信息、动量值和/或其他参数或超参数信息。在图7B中所示的至少一个实施例中，代码和/或数据存储701以及代码和/或数据存储705中的每一个都分别与专用计算资源(例如计算硬件702和计算硬件706)相关联。在至少一个实施例中，计算硬件702和计算硬件706中的每一个包括一个或更多个ALU，这些ALU仅分别对存储在代码和/或数据存储701和代码和/或数据存储705中的信息执行数学函数(例如线性代数函数)，执行函数的结果被存储在激活存储720中。
在至少一个实施例中，数据存储701和705以及相应的计算硬件702和706中的每一个分别对应于神经网络的不同层，使得从数据存储701和计算硬件702的一个“存储/计算对701/702”得到的激活提供作为数据存储705和计算硬件706的下一个“存储/计算对705/706”的输入，以便反映神经网络的概念组织。在至少一个实施例中，每个存储/计算对701/702和705/706可以对应于一个以上的神经网络层。在至少一个实施例中，在推理和/或训练逻辑715中可以包括在存储计算对701/702和705/706之后或与之并行的附加存储/计算对(未示出)。
数据中心
图8示出了可以使用至少一个实施例的示例数据中心800。在至少一个实施例中，数据中心800包括数据中心基础设施层810、框架层820、软件层830和应用程序层840。
在至少一个实施例中，如图8所示，数据中心基础设施层810可以包括资源协调器812、分组计算资源814和节点计算资源(“节点C.R.”)816(1)-816(N)，其中“N”代表任何整数，正整数。在至少一个实施例中，节点C.R.816(1)-816(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器等)，存储器设备(例如动态只读存储器)、存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.816(1)-816(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组计算资源814可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源814内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任何数量的电源模块、冷却模块和网络交换机，以任意组合。
在至少一个实施例中，资源协调器822可以配置或以其他方式控制一个或更多个节点C.R.816(1)-816(N)和/或分组的计算资源814。在至少一个实施例中，资源协调器822可以包括用于数据中心800的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器108可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图8所示，框架层820包括作业调度器832、配置管理器834、资源管理器836和分布式文件系统838。在至少一个实施例中，框架层820可以包括支持软件层830的软件832和/或应用程序层840的一个或更多个应用程序842的框架。在至少一个实施例中，软件832或应用程序842可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层820可以是但不限于一种免费和开放源软件网络应用程序框架，例如可以利用分布式文件系统838来进行大范围数据处理(例如“大数据”)的Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器832可以包括Spark驱动器，以促进对数据中心800的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器834可以能够配置不同的层，例如软件层830和包括Spark和用于支持大规模数据处理的分布式文件系统838的框架层820。在至少一个实施例中，资源管理器836能够管理映射到或分配用于支持分布式文件系统838和作业调度器832的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层810上的分组计算资源814。在至少一个实施例中，资源管理器836可以与资源协调器812协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层830中的软件832可以包括由节点C.R.816(1)-816(N)的至少一部分，分组的计算资源814和/或框架层820的分布式文件系统828使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用程序层840中包括的一个或更多个应用程序842可以包括由节点C.R.816(1)-816(N)的至少一部分、分组计算资源814和/或框架层820的分布式文件系统838使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序、认知计算和机器学习应用程序，包括训练或推理软件，机器学习框架软件(例如PyTorch、
Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。
在至少一个实施例中，配置管理器834、资源管理器836和资源协调器812中的任何一个可以基于以任何技术上可行的方式获取的任何数量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心800的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
在至少一个实施例中，数据中心800可以包括工具、服务、软件或其他资源，以根据本文所述的一个或更多个实施例来训练一个或更多个机器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。例如，在至少一个实施例中，可以通过使用上文关于数据中心800描述的软件和计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在至少一个实施例中，通过使用通过本文所述的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心800所描述的资源，使用对应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。
在至少一个实施例中，数据中心可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。在至少一个实施例中，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。在此结合图7A和/或7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在系统图8中用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。
自主车辆
图9A示出了根据至少一个实施例的自主车辆900的示例。在至少一个实施例中，自主车辆900(在本文中可替代地称为“车辆900”)可以是但不限于客运车辆，例如汽车、卡车、公共汽车和/或可容纳一个或更多个乘客的另一种类型的车辆。在至少一个实施例中，车辆900可以是用于拖运货物的半牵引车-拖车。在至少一个实施例中，车辆900可以是飞机、机器人车辆或其他类型的车辆。
可以根据由美国运输部下属的国家公路交通安全管理局(“NHTSA”)和汽车工程师学会(“SAE”)“与用于道路机动车辆的驾驶自动化系统有关的术语(Taxonomy andDefinitions for Terms Related to Driving Automation Systems for On-Road MotorVehicles)”(例如，于2018年6月15日发布的标准号J3016-201806，于2016年9月30日发布的标准号J3016-201609，以及该版本的以前和将来的版本此标准)定义的自动化级别来描述自主车辆。在至少一个实施例中，车辆900可能能够根据自动驾驶级别的级别1至级别5中的一个或更多个来进行功能。例如，在至少一个实施例中，根据实施例，车辆900可能能够进行条件自动化(级别3)、高度自动化(级别4)和/或全自动(级别5)。
在至少一个实施例中，车辆900可以包括但不限于组件，诸如底盘、车身、车轮(例如2、4、6、8、18等)、轮胎、车轴和车辆的其他组件。在至少一个实施例中，车辆900可以包括但不限于推进系统950，例如内燃机、混合动力装置、全电动发动机和/或另一种推进系统类型。在至少一个实施例中，推进系统950可以连接至车辆900的传动系，其可以包括但不限于变速器，以使得能够对车辆900进行推进。在至少一个实施例中，可以响应于从一个或更多个油门/加速器952接收信号以控制推进系统950。
在至少一个实施例中，当推进系统950正在运行时(例如，当车辆900行驶时)，转向系统954(其可以包括但不限于方向盘)用于使车辆900转向(例如，沿着期望的路径或路线)。在至少一个实施例中，转向系统954可以从转向致动器956接收信号。在至少一个实施例中，完全自动化(5级)功能不需要方向盘。在至少一个实施例中，制动传感器系统946可以用于响应于从制动致动器948和/或制动传感器接收到的信号来操作车辆制动器。
在至少一个实施例中，控制器936可以包括但不限于一个或更多个片上系统(“SoC”)(图9A中未示出)和/或图形处理单元(“GPU”)向车辆900的一个或更多个组件和/或系统提供信号(例如，代表命令)。例如，在至少一个实施例中，控制器936可以发送信号以通过制动致动器948操作车辆制动，通过一个或更多个转向致动器956操作转向系统954，通过一个或更多个油门(throttle)/加速器952操作推进系统950。在至少一个实施例中，一个或更多个控制器936可以包括一个或更多个机载(例如，集成)计算设备(例如，超级计算机)，其处理传感器信号并输出操作命令(例如，表示命令的信号)以实现自动驾驶和/或协助驾驶员驾驶车辆900。在至少一个实施例中，一个或更多个控制器936可以包括用于自动驾驶功能的第一控制器936，用于功能安全功能的第二控制器936，用于人工智能功能(例如计算机视觉)的第三控制器936，用于信息娱乐功能的第四控制器936，用于紧急情况下的冗余的第五控制器936和/或其他控制器。在至少一个实施例中，单个控制器936可以处理上述功能中的两个或更多个，两个或更多控制器936可以处理单个功能和/或其任何组合。
在至少一个实施例中，一个或更多个控制器936响应于从一个或更多个传感器(例如，传感器输入)接收到的传感器数据，提供用于控制车辆900的一个或更多个组件和/或系统的信号。在至少一个实施例中，传感器数据可以从传感器接收，传感器类型例如但不限于一个或更多个全球导航卫星系统(“GNSS”)传感器958(例如，一个或更多个全球定位系统传感器)、一个或更多个RADAR传感器960、一个或更多个超声波传感器962、一个或更多个LIDAR传感器964、一个或更多个惯性测量单元(IMU)传感器966(例如，一个或更多个加速度计、一个或更多个陀螺仪、一个或更多个磁罗盘、一个或更多个磁力计等)、一个或更多个麦克风996、一个或更多个立体声相机968、一个或更多个广角相机970(例如鱼眼相机)、一个或更多个红外相机972、一个或更多个环绕相机974(例如，360度相机)、远程相机(图9A中未示出)、中程相机(图9A中未示出)、一个或更多个速度传感器944(例如，用于测量车辆900的速度)、一个或更多个振动传感器942、一个或更多个转向传感器940、一个或更多个制动传感器(例如，作为制动传感器系统946的一部分)和/或其他传感器类型接收。
在至少一个实施例中，一个或更多个控制器936可接收来自车辆900的仪表板932的输入(例如，由输入数据表示)并通过人机界面(“HMI”)显示器934、声音信号器、扬声器和/或通过车辆900的其他部件提供输出(例如，由输出数据、显示数据等表示)。在至少一个实施例中，输出可以包括诸如车辆速度、速度、时间、地图数据(例如，高清地图(图9A中未显示)、位置数据(例如，车辆900的位置，例如在地图上)、方向、其他车辆的位置(例如，占用网格)、关于物体的信息和由控制器936感知的物体状态等信息。例如，在至少一个实施例中，HMI显示器934可以显示关于一个或更多个对象(例如，街道标志、警告标志、交通灯改变等)的存在的信息，和/或有关车辆已经、正在或将要进行的驾驶操作的信息(例如，现在改变车道、在两英里内从34B出口驶出等)。
在至少一个实施例中，车辆900进一步包括网络接口924，其可以使用一个或更多个无线天线926和/或一个或更多个调制解调器通过一个或更多个网络进行通信。例如，在至少一个实施例中，网络接口924可能能够通过长期演进(“LTE”)、宽带码分多址(“WCDMA”)、通用移动电信系统(“UMTS”)、全球移动通信系统(“GSM”)、IMT-CDMA多载波(“CDMA2000”)等进行通信。在至少一个实施例中，一个或更多个无线天线926还可以使用一个或更多个局域网(例如Bluetooth、Bluetooth Low Energy(LE)、Z-Wave、ZigBee等)和/或一个或更多个低功耗广域网(以下简称“LPWAN”)(例如LoRaWAN、SigFox等)，使环境中的对象(例如，车辆、移动设备)之间进行通信。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在系统图9A中用于至少部分地基于使用神经网络训练操作\神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，可以在图9A的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图9B示出了根据至少一个实施例的图9A的自主车辆900的相机位置和视野的示例。在至少一个实施例中，相机和相应的视野是一个示例实施例并且不旨在进行限制。例如，在至少一个实施例中，可以包括附加的和/或替代的相机和/或相机可以位于车辆900上的不同位置。
在至少一个实施例中，用于相机的相机类型可包括但不限于可适用于车辆900的组件和/或系统的数码相机。一个或更多个相机可以在汽车安全完整性等级(“ASIL”)B和/或其他ASIL下运行。在至少一个实施例中，取决于实施例，相机类型可以具有任何图像捕获速率，例如每秒60帧(fps)、1220fps、240fps等。在至少一个实施例中，相机可能能够使用滚动快门、全局快门、另一种类型的快门或其组合。在至少一个实施例中，滤色器阵列可以包括红色透明透明(“RCCC”)滤色器阵列、红色透明透明蓝色(“RCCB”)滤色器阵列、红色蓝色绿色透明(“RBGC”)滤色器阵列、Foveon X3滤色器阵列、拜耳传感器(“RGGB”)滤色器阵列、单色传感器滤色器阵列和/或另一种类型的滤色器阵列。在至少一个实施例中，可以使用透明像素相机，例如具有RCCC、RCCB和/或RBGC滤色器阵列的相机，以努力增加光灵敏度。
在至少一个实施例中，一个或更多个相机可用于执行高级驾驶员辅助系统(“ADAS”)功能(例如，作为冗余或故障安全设计的一部分)。例如，在至少一个实施例中，可以安装多功能单声道相机以提供包括车道偏离警告、交通标志辅助和智能前照灯控制的功能。在至少一个实施例中，一个或更多个相机(例如，所有相机)可以同时记录和提供图像数据(例如，视频)。
在至少一个实施例中，可以将一个或更多个相机安装在安装组件中，例如定制设计的(三维(“3D”)打印的)组件，以便切出杂散光和来自车辆内的反光(例如，仪表板的反射在挡风玻璃镜中反光)，其可能会干扰相机的图像数据捕获能力。关于后视镜安装组件，在至少一个实施例中，后视镜组件可以是3D打印定制的，使得相机安装板匹配后视镜的形状。在至少一个实施例中，一个或更多个相机可以被集成到后视镜中。在至少一个实施例中，对于侧视相机，一个或更多个相机也可以集成在舱室的每个角落的四个支柱内。
在至少一个实施例中，具有包括车辆900前面的环境的部分的视野的相机(例如，前向相机)可以用于环视，以及在一个或更多个控制器936和/或控制SoC的帮助下帮助识别向前的路径和障碍物，从而提供对于生成占用网格和/或确定优选的车辆路径至关重要的信息。在至少一个实施例中，前向相机可以用于执行许多与LIDAR相同的ADAS功能，包括但不限于紧急制动、行人检测和避免碰撞。在至少一个实施例中，前向相机也可以用于ADAS功能和系统，包括但不限于车道偏离警告(“LDW”)、自动巡航控制(“ACC”)和/或其他功能(例如交通标志识别)。
在至少一个实施例中，各种相机可以用于前向配置，包括例如包括CMOS(“互补金属氧化物半导体”)彩色成像器的单目相机平台。在至少一个实施例中，广角相机970可以用于感知从外围进入的对象(例如，行人、过马路或自行车)。尽管在图9B中仅示出了一个广角相机970，但是，在至少一个实施例中，车辆900上可以有任何数量(包括零)的广角相机970。在至少一个实施例中，任何数量的远程相机998(例如，远程立体相机对)可用于基于深度的对象检测，尤其是对于尚未训练神经网络的对象。在至少一个实施例中，远程相机998也可以用于对象检测和分类以及基本对象跟踪。
在至少一个实施例中，任何数量的立体声相机968也可以包括在前向配置中。在至少一个实施例中，一个或更多个立体声相机968可以包括集成控制单元，该集成控制单元包括可缩放处理单元，该可缩放处理单元可以提供可编程逻辑(“FPGA”)和具有单个芯片上集成的控制器局域网(“CAN”)或以太网接口的多核心微处理器。在至少一个实施例中，这样的单元可以用于生成车辆900的环境的3D地图，包括对图像中所有点的距离估计。在至少一个实施例中，一个或更多个立体相机968可以包括但不限于紧凑型立体视觉传感器，其可以包括但不限于两个相机镜头(左右分别一个)和一个图像处理芯片，其可以测量从车辆900到目标对象的距离并使用所生成的信息(例如，元数据)来激活自主紧急制动和车道偏离警告功能。在至少一个实施例中，除了本文所述的那些之外，还可以使用其他类型的立体相机968。
在至少一个实施例中，具有包括车辆900侧面的环境的一部分的视野的相机(例如，侧视相机)可以用于环绕查看，从而提供用于创建和更新占据网格的信息，以及产生侧面碰撞警告。例如，在至少一个实施例中，环绕相机974(例如，如图9B所示的四个环绕相机974)可以定位在车辆900上。一个或更多个环绕相机974可以包括但不限于，任意数量和组合的广角相机970、一个或更多个鱼目镜头、一个或更多个360度相机和/或类似相机。例如，在至少一个实施例中，四个鱼目镜头相机可以位于车辆900的前、后和侧面。在至少一个实施例中，车辆900可以使用三个环绕相机974(例如，左、右和后面)，并且可以利用一个或更多个其他相机(例如，前向相机)作为第四个环视相机。
在至少一个实施例中，具有包括车辆后部环境部分的视野的摄像机900(例如，后视摄像机)可用于停车辅助、环视、后方碰撞警告以及创建和更新占用网格。在至少一个实施例中，可以使用各种各样的相机，包括但不限于还适合作为一个或更多个前向相机的相机(例如，远程相机998和/或一个或更多个中程相机976、一个或更多个立体相机968、一个或更多个红外相机972等)，如本文所述。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。结合图7A和/或图7B，在本文中提供了关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图9B的系统中使用，用于至少部分地基于使用神经网络训练操作计算出的权重参数、神经网络函数和/或架构、或本文所述的神经网络用例来推理或预测操作。
在至少一个实施例中，可以在图9B的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图9C示出了根据至少一个实施例的图9A的自主车辆900的示例系统架构的框图。在至少一个实施例中，图9C中的车辆900的一个或更多个组件、一个或更多个特征和一个或更多个系统中的每一个都示出为经由总线902连接。在至少一个实施例中，总线902可包括但不限于CAN数据接口(在本文中可替代地称为“CAN总线”)。在至少一个实施例中，CAN可以是车辆900内部的网络，用于帮助控制车辆900的各种特征和功能，例如制动器的致动、加速、制动、转向、雨刷等。在一个实施例中，总线902可以配置成具有数十个甚至数百个节点，每个节点具有其自己的唯一识别符(例如，CAN ID)。在至少一个实施例中，可以读取总线902以找到方向盘角度、地面速度、发动机每分钟转动次数(“RPM”)、按钮位置和/或其他车辆状态指示器。在至少一个实施例中，总线902可以是符合ASIL B的CAN总线。
在至少一个实施例中，除了CAN之外或来自CAN，可使用FlexRay和/或以太网(Ethernet)。在至少一个实施例中，可以有任意数量的总线902，其可以包括但不限于零或更多的CAN总线，零或更多的FlexRay总线，零或更多的以太网总线，和/或零或更多的使用其他协议的其他类型的总线。在至少一个实施例中，两个或更多个总线可以用于执行不同的功能，和/或可以用于冗余。例如，在至少一个实施例中，第一总线902可以用于碰撞避免功能，并且第二总线902可以用于致动控制。在至少一个实施例中，每个总线902可以与车辆900的任何组件通信，并且两个或更多个总线902可以与相同的组件通信。在至少一个实施例中，任何数量的片上系统(“SoC”)904中的每一个，一个或更多个控制器936中的每一个和/或车辆内的每个计算机都可以访问相同的输入数据(例如，来自车辆900的传感器的输入)，并且可以连接到公共总线，例如CAN总线。
在至少一个实施例中，车辆900可以包括一个或更多个控制器936，诸如本文关于图9A所描述的那些。在至少一个实施例中，控制器936可以用于多种功能。在至少一个实施例中，控制器936可以耦合到车辆900的各种其他组件和系统中的任何一个，并且可以用于控制车辆900、车辆900的人工智能、车辆900的信息娱乐和/或类似。
在至少一个实施例中，车辆900可以包括任何数量的SoC 904。在至少一个实施例中，SoC 904中的每一个可以包括但不限于中央处理单元(“一个或更多个CPU”)906、图形处理单元(“一个或更多个GPU”)908、一个或更多个处理器910、一个或更多个高速缓存912、一个或更多个加速器914、一个或更多个数据存储916和/或其他未显示的组件和特征。在至少一个实施例中，一个或更多个SoC 904可以用于在各种平台和系统中控制车辆900。例如，在至少一个实施例中，一个或更多个SoC 904可以与高清晰度(“HD”)地图922在系统(例如，车辆900的系统)中组合，该高清晰度地图922可以经由网络接口924从一个或更多个服务器(图9C中未示出)获得地图刷新和/或更新。
在至少一个实施例中，一个或更多个CPU 906可以包括CPU集群或CPU复合体(在本文中可替代地称为“CCPLEX”)。在至少一个实施例中，一个或更多个CPU 906可以包括多个核心和/或二级(“L2”)高速缓存。例如，在至少一个实施例中，一个或更多个CPU 906可以在相互耦合的多处理器配置中包括八个核心。在至少一个实施例中，一个或更多CPU 906可以包括四个双核心集群，其中每个集群具有专用的L2高速缓存(例如，2MB L2高速缓存)。在至少一个实施例中，一个或更多CPU 906(例如，CCPLEX)可以配置成支持同时的集群操作，使得一个或更多CPU 906的集群的任何组合在任何给定的时间都可以是活跃的。
在至少一个实施例中，一个或更多个CPU 906可以实现电源管理功能，这些功能包括但不限于以下特征中的一个或更多个：空闲时可以自动对各个硬件模块进行时钟门控以节省动态功率；当核心由于执行等待中断(“WFI”)/事件等待(“WFE”)指令而未主动执行指令时，可以对每个核心时钟进行门控；每个核心都可以独立供电；当所有核心都被时钟门控或功率门控时，每个核心集群可以被独立地时钟门控；以及/或当所有核心都被功率门控时，每个核心集群可以被独立地功率门控。在至少一个实施例中，一个或更多CPU 906可以进一步实现用于管理功率状态的增强算法，其中指定了允许的功率状态和预期的唤醒时间，并且硬件/微码确定了针对核心、集群和CCPLEX输入的最佳功率状态。在至少一个实施例中，处理核心可以在软件中支持简化的功率状态输入序列，其中工作被分担给微码。
在至少一个实施例中，一个或更多个GPU 908可以包括集成的GPU(在本文中或者称为“iGPU”)。在至少一个实施例中，一个或更多个GPU908可以是可编程的，并且对于并行工作负载可以是有效的。在至少一个实施例中，一个或更多个GPU 908可以使用增强的张量指令集。在至少一个实施例中，一个或更多个GPU 908可以包括一个或更多个流式微处理器，其中每个流式微处理器可以包括一级(“L1”)高速缓存(例如，具有至少96KB的存储容量的L1高速缓存)，以及两个或更多个流式微处理器可以共享L2高速缓存(例如，具有512KB存储容量的L2高速缓存)。在至少一个实施例中，一个或更多个GPU 908可以包括至少八个流式微处理器。在至少一个实施例中，一个或更多个GPU 908可以使用计算应用程序编程接口(API)。在至少一个实施例中，一个或更多GPU 908可以使用一个或更多个并行计算平台和/或编程模型(例如，NVIDIA的CUDA)。
在至少一个实施例中，一个或更多个GPU 908可以经功耗优化以在汽车和嵌入式用例中获得最佳性能。例如，在一个实施例中，可以在鳍式场效应晶体管(“FinFET”)上制造一个或更多个GPU 908。在至少一个实施例中，每个流式微处理器可以包含多个划分为多个块的混合精度处理核心，。例如但不限于，可以将64个PF32核心和32个PF64核心划分为四个处理块。在至少一个实施例中，可以为每个处理块分配16个FP32核心、8个FP64核心、16个INT32核心、两个用于深度学习矩阵算术的混合精度NVIDIA张量核心、零级(“L0”)指令缓存、线程束调度器、分派单元和/或64KB寄存器文件。在至少一个实施例中，流式微处理器可以包括独立的并行整数和浮点数据路径来提供混合了计算和寻址运算的工作量的有效执行。在至少一个实施例中，流式微处理器可以包括独立的线程调度能力，以实现更细粒度的同步和并行线程之间的协作。在至少一个实施例中，流式微处理器可以包括组合的L1数据高速缓存和共享存储器单元，以便在简化编程的同时提高性能。
在至少一个实施例中，一个或更多个GPU 908可以包括高带宽存储器(“HBM”)和/或16GB HBM2存储器子系统，以在一些示例中提供约900GB/秒的峰值存储带宽。在至少一个实施例中，除了或替代于HBM存储器，可以使用同步图形随机存取存储器(“SGRAM”)，例如图形双倍数据速率类型的五同步随机存取存储器(“GDDR5”)。
在至少一个实施例中，一个或更多个GPU 908可以包括统一存储器技术。在至少一个实施例中，地址转换服务(“ATS”)支持可以用于允许一个或更多个GPU 908直接访问一个或更多个CPU 906页表。在至少一个实施例中，当一个或更多个GPU 908中的GPU的一个存储器管理单元(“MMU”)经历未命中时，可以将地址转换请求发送到一个或更多个CPU 906。作为响应，在至少一个实施例中，一个或更多个CPU 906中的2CPU可以在其页面表中查找地址的虚拟-物理的映射并将转换传送回一个或更多个GPU 908。在至少一个实施例中，统一存储器技术可以允许单个统一虚拟地址空间用于一个或更多个CPU 906和一个或更多个GPU908两者的存储器，从而简化了一个或更多个GPU 908的编程以及将应用程序移植到一个或更多个GPU 908。
在至少一个实施例中，一个或更多个GPU 908可以包括任意数量的访问计数器，其可以跟踪一个或更多个GPU 908对其他处理器的存储器的访问频率。在至少一个实施例中，一个或更多个访问计数器可以帮助确保将存储器页移动到最频繁访问页面的处理器的物理存储器中，从而提高处理器之间共享的存储器范围的效率。
在至少一个实施例中，一个或更多个SoC 904可以包括任何数量的高速缓存912，包括本文所述的那些。例如，在至少一个实施例中，一个或更多个高速缓存912可以包括可用于一个或更多个CPU 906和一个或更多个GPU 908(例如，连接到CPU 906和GPU 908两者)的三级(“L3”)高速缓存。在至少一个实施例中，一个或更多个高速缓存912可以包括回写式高速缓存，该回写式高速缓存可以例如通过使用高速缓存相干协议(例如，MEI、MESI、MSI等)来跟踪线的状态。在至少一个实施例中，尽管可以使用较小的高速缓存大小，根据实施例，L3高速缓存可以包括4MB或更多。
在至少一个实施例中，一个或更多个SoC 904可以包括一个或更多个加速器914(例如，硬件加速器、软件加速器或其组合)。在至少一个实施例中，一个或更多个SoC 904可以包括硬件加速集群，其可以包括优化的硬件加速器和/或大的片上存储器。在至少一个实施例中，大的片上存储器(例如4MB的SRAM)可以使硬件加速集群能够加速神经网络和其他计算。在至少一个实施例中，硬件加速集群可以用于补充一个或更多个GPU 908并且卸载一个或更多个GPU 908的一些任务(例如，释放一个或更多个GPU 908的更多周期以执行其他任务)。在至少一个实施例中，一个或更多个加速器914可以用于足够稳定以经得起加速检验的目标工作负载(例如，感知、卷积神经网络(“CNN”)、递归神经网络(“RNN”)等)。在至少一个实施例中，CNN可以包括基于区域或区域卷积神经网络(“RCNN”)和快速RCNN(例如，如用于对象检测)或其他类型的CNN。
在至少一个实施例中，一个或更多个加速器914(例如，硬件加速集群)可以包括深度学习加速器(“DLA”)。在至少一个实施例中，一个或更多个DLA可以包括但不限于一个或更多个Tensor处理单元(“TPU”)，其可以配置成每秒提供额外的10万亿次操作用于深度学习应用程序和推理。在至少一个实施例中，TPU可以是配置成并被优化用于执行图像处理功能(例如，用于CNN、RCNN等)的加速器。在至少一个实施例中，可以针对神经网络类型和浮点运算以及推理的特定集合进一步优化一个或更多个DLA。在至少一个实施例中，一个或更多个DLA的设计可以提供比典型的通用GPU更高的每毫米性能，并且通常大大超过CPU的性能。在至少一个实施例中，一个或更多个TPU可执行若干功能，包括支持例如INT8、INT16和FP16数据类型以用于特征和权重的单实例卷积功能以及后处理器功能的。在至少一个实施例中，一个或更多个DLA可以针对各种功能中的任何功能，在处理或未处理的数据上快速且有效地执行神经网络，尤其是CNN，包括例如但不限于：用于使用来自相机传感器的数据进行对象识别和检测的CNN；用于使用来自相机传感器的数据进行距离估算的CNN；用于使用来自麦克风996的数据进行紧急车辆检测以及识别和检测的CNN；用于使用来自相机传感器的数据进行人脸识别和车主识别的CNN；以及/或用于安全和/或安全相关事件的CNN。
在至少一个实施例中，DLA可以执行一个或更多个GPU 908的任何功能，并且通过使用推理加速器，例如，设计者可以将一个或更多个DLA或一个或更多个GPU 908作为目标用于任何功能。例如，在至少一个实施例中，设计者可以将CNN的处理和浮点运算集中在一个或更多个DLA上，并将其他功能留给一个或更多个GPU 908和/或其他一个或更多个加速器914。
在至少一个实施例中，一个或更多个加速器914(例如，硬件加速集群)可以包括可编程视觉加速器(“PVA”)，其在本文中可以可替代地称为计算机视觉加速器。在至少一个实施例中，一个或更多个PVA可以设计和配置为加速用于高级驾驶员辅助系统(“ADAS”)938、自动驾驶、增强现实(“AR”)应用程序和/或虚拟现实(“VR”)应用程序的计算机视觉算法。在至少一个实施例中，一个或更多个PVA可以在性能和灵活性之间取得平衡。例如，在至少一个实施例中，一个或更多个PVA中的每一个可以包括例如但不限于任何数量的精简指令集计算机(“RISC”)核心、直接存储器访问(“DMA”)和/或任意数量的向量处理器。
在至少一个实施例中，RISC核心可以与图像传感器(例如，本文描述的任意相机的图像传感器)、图像信号处理器和/或类似。在至少一个实施例中，每个RISC核心可以包括任意数量的存储器。在至少一个实施例中，根据实施例，RISC核心可以使用多种协议中的任意一种。在至少一个实施例中，RISC核心可以执行实时操作系统(“RTOS”)。在至少一个实施例中，可以使用一个或更多个集成电路设备、专用集成电路(“ASIC”)和/或存储设备来实现RISC核心。例如，在至少一个实施例中，RISC核心可以包括指令高速缓存和/或紧密耦合的RAM。
在至少一个实施例中，DMA可以使PVA的组件能够独立于一个或更多个CPU 906访问系统存储器。在至少一个实施例中，DMA可以支持用于向PVA提供优化的任何数量的特征，包括但不限于，支持多维寻址和/或循环寻址。在至少一个实施例中，DMA可以支持多达六个或更多个寻址的维度，其可以包括但不限于块宽度、块高度、块深度、水平块步进、垂直块步进和/或深度步进。
在至少一个实施例中，向量处理器可以是可编程处理器，其可以设计为有效且灵活地执行用于计算机视觉算法并提供信号处理能力的编程。在至少一个实施例中，PVA可以包括PVA核心和两个向量处理子系统分区。在至少一个实施例中，PVA核心可以包括处理器子系统、DMA引擎(例如，两个DMA引擎)和/或其他外围设备。在至少一个实施例中，向量处理子系统可以用作PVA的主要处理引擎，并且可以包括向量处理单元(“VPU”)、指令高速缓存和/或向量存储器(例如“VMEM”)。在至少一个实施例中，VPU核心可以包括数字信号处理器，例如，单指令多数据(“SIMD”)、超长指令字(“VLIW”)数字信号处理器。在至少一个实施例中，SIMD和VLIW的组合可以提高吞吐量和速度。
在至少一个实施例中，每个向量处理器可以包括指令高速缓存并且可以耦合到专用存储器。结果，在至少一个实施例中，每个向量处理器可以配置为独立于其他向量处理器执行。在至少一个实施例中，特定PVA中包括的向量处理器可以配置为采用数据并行性。例如，在至少一个实施例中，单个PVA中包括的多个向量处理器可以执行相同计算机视觉算法，除了在图像的不同区域上之外。在至少一个实施例中，包括在特定PVA中的向量处理器可以在同一图像上同时执行不同的计算机视觉算法，或者甚至在序列图像或部分图像上执行不同的算法。在至少一个实施例中，除其他外，在硬件加速集群中可以包括任何数量的PVA，并且在每个PVA中可以包括任何数量的向量处理器。在至少一个实施例中，PVA可以包括附加的纠错码(“ECC”)存储器，以增强整体系统安全性。
在至少一个实施例中，一个或更多个加速器914(例如，硬件加速集群)可以包括片上计算机视觉网络和静态随机存取存储器(“SRAM”)，用于为一个或更多个加速器914提供高带宽，低延迟SRAM。在至少一个实施例中，片上存储器可以包括至少4MB SRAM，其包括例如但不限于八个现场可配置的存储器块，PVA和DLA均可以对其进行访问。在至少一个实施例中，每对存储块可以包括高级外围总线(“APB”)接口、配置电路、控制器和多路复用器。在至少一个实施例中，可以使用任何类型的存储器。在至少一个实施例中，PVA和DLA可以经由为PVA和DLA提供对存储器的高速访问的主干网来访问存储器。在至少一个实施例中，主干网可以包括片上计算机视觉网络，其将PVA和DLA互连到存储器(例如，使用APB)。
在至少一个实施例中，片上计算机视觉网络可以包括接口，该接口在传输任何控制信号/地址/数据之前确定PVA和DLA均提供就绪和有效信号。在至少一个实施例中，接口可以提供用于发送控制信号/地址/数据的单独的相位和单独的信道，以及用于连续数据传输的突发型通信。在至少一个实施例中，尽管可以使用其他标准和协议，但是接口可以符合国际标准化组织(“ISO”)26262或国际电工委员会(“IEC”)61508标准。
在至少一个实施例中，一个或更多个SoC 904可以包括实时视线追踪硬件加速器。在至少一个实施例中，实时视线追踪硬件加速器可以用于快速且有效地确定对象的位置和范围(例如，在世界模型内)，以生成实时可视化模拟，以用于RADAR信号解释，用于声音传播合成和/或分析，用于SONAR系统的模拟，用于一般的波传播模拟，与用于定位和/或其他功能的LIDAR数据进行比较，和/或用于其他用途。
在至少一个实施例中，一个或更多个加速器914(例如，硬件加速器集群)具有用于自动驾驶的广泛用途。在至少一个实施例中，PVA可能是可编程的视觉加速器，其可以用于ADAS和自动驾驶汽车中的关键处理阶段。在至少一个实施例中，在低功耗和低延迟下PVA的能力与需要可预测的处理的算法域良好匹配。换句话说，PVA在半密集或密集的常规计算中表现出色，即使在小型数据集上也是如此，这些数据集需要具有低延迟和低功耗的可预测的运行时间。在至少一个实施例中，自主车辆，诸如在车辆900中PVA被设计为运行经典的计算机视觉算法，因为它们在对象检测和整数数学运算方面是有效的。
例如，在至少一个实施例中，PVA被用于执行计算机立体视觉。在至少一个实施例中，可以在一些示例中使用基于半全局匹配的算法，尽管这并不意味着限制性。在至少一个实施例中，用于3-5级自动驾驶的应用程序在运行中使用动态的估计/立体匹配(例如，从运动中恢复结构、行人识别、车道检测等)。在至少一个实施例中，PVA可以对来自两个单目相机的输入执行计算机立体视觉功能。
在至少一个实施例中，PVA可以用于执行密集的光流。例如，在至少一个实施例中，PVA可以处理原始RADAR数据(例如，使用4D快速傅立叶变换)以提供处理后的RADAR数据。在至少一个实施例中，例如，通过处理原始飞行时间数据以提供处理后的飞行时间数据，将PVA用于飞行时间深度处理。
在至少一个实施例中，DLA可用于运行任何类型的网络以增强控制和驾驶安全性，包括例如但不限于神经网络，其输出用于每个对象检测的置信度。在至少一个实施例中，可以将置信度表示或解释为概率，或者表示为提供每个检测相对于其他检测的相对“权重”。例如，在至少一个实施例中，置信度使系统能够做出进一步的决定，即关于哪些检测应当被认为是真正的阳性检测而不是假阳性检测。在至少一个实施例中，系统可以为置信度设置阈值，并且仅将超过阈值的检测视为真阳性检测。在使用自动紧急制动(“AEB”)系统的实施例中，假阳性检测将导致车辆自动执行紧急制动，这显然是不希望的。在至少一个实施例中，高度自信的检测可以被认为是AEB的触发。在至少一个实施例中，DLA可以运行用于回归置信度值的神经网络。在至少一个实施例中，神经网络可以将参数的至少一些子集作为其输入，例如包围盒尺寸，获得的地平面估计(例如，从另一子系统)，与从神经网络和/或其他传感器(例如，一个或更多个LIDAR传感器964或一个或更多个RADAR传感器960)等获得的对象的车辆900方向、距离、3D位置估计相关的一个或更多个IMU传感器966的输出。
在至少一个实施例中，一个或更多个SoC 904可以包括一个或更多个数据存储装置916(例如，存储器)。在至少一个实施例中，一个或更多个数据存储916可以是一个或更多个SoC 904的片上存储器，其可以存储要在一个或更多个GPU 908和/或DLA上执行的神经网络。在至少一个实施例中，一个或更多个数据存储916可以具有足够大的容量以存储神经网络的多个实例以用于冗余和安全。在至少一个实施例中，一个或更多个数据存储912可以包括L2或L3高速缓存。
在至少一个实施例中，一个或更多个SoC 904可以包括任何数量的处理器910(例如，嵌入式处理器)。在至少一个实施例中，一个或更多个处理器910可以包括启动和电源管理处理器，该启动和电源管理处理器可以是专用处理器和子系统，以处理启动电源和管理功能以及相关的安全实施。在至少一个实施例中，启动和电源管理处理器可以是一个或更多个SoC 904启动序列的一部分，并且可以提供运行时电源管理服务。在至少一个实施例中，启动功率和管理处理器可以提供时钟和电压编程，辅助系统低功率状态转换，一个或更多个SoC 904热和温度传感器管理和/或一个或更多个SoC 904功率状态管理。在至少一个实施例中，每个温度传感器可以实现为其输出频率与温度成比例的环形振荡器，并且一个或更多个SoC 904可以使用环形振荡器来检测一个或更多个CPU 906，一个或更多个GPU908和/或一个或更多个加速器914的温度。在至少一个实施例中，如果确定温度超过阈值，则启动和电源管理处理器可以进入温度故障例程，并将一个或更多个SoC 904置于较低功耗状态和/或将车辆900置于司机的安全停车图案(例如，使车辆900安全停车)。
在至少一个实施例中，一个或更多个处理器910可以进一步包括一组嵌入式处理器，其可以用作音频处理引擎。在至少一个实施例中，音频处理引擎可以是音频子系统，其能够通过多个接口以及广泛且灵活范围的音频I/O接口为硬件提供对多通道音频的完全硬件支持。在至少一个实施例中，音频处理引擎是专用处理器核心，其具有带专用RAM的数字信号处理器。
在至少一个实施例中，一个或更多个处理器910可以进一步包括始终在线的处理器引擎，该引擎可以提供必要的硬件特征以支持低功率传感器管理和唤醒用例。在至少一个实施例中，始终在线的处理器引擎上的处理器可以包括但不限于处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器和中断控制器)、各种I/O控制器外围设备以及路由逻辑。
在至少一个实施例中，一个或更多个处理器910可以进一步包括安全集群引擎，该安全集群引擎包括但不限于用于处理汽车应用程序的安全管理的专用处理器子系统。在至少一个实施例中，安全集群引擎可以包括但不限于两个或更多个处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器、中断控制器等)和/或路由逻辑。在安全模式下，在至少一个实施例中，两个或更多个核心可以以锁步模式操作，并且可以用作具有用以检测其操作之间的任何差异的比较逻辑的单个核心。在至少一个实施例中，一个或更多个处理器910可以进一步包括实时相机引擎，该实时相机引擎可以包括但不限于用于处理实时相机管理的专用处理器子系统。在至少一个实施例中，一个或更多个处理器910可以进一步包括高动态范围信号处理器，该高动态范围信号处理器可以包括但不限于图像信号处理器，该图像信号处理器是作为相机处理管线的一部分的硬件引擎。
在至少一个实施例中，一个或更多个处理器910可以包括视频图像合成器，该视频图像合成器可以是处理块(例如，在微处理器上实现)，该处理块实现视频回放应用程序产生最终的视频所需要的视频后处理功能，以产生用于播放器窗口的最终图像。在至少一个实施例中，视频图像合成器可以在一个或更多个广角相机970、一个或更多个环绕相机974和/或一个或更多个舱内监控相机传感器上执行透镜畸变校正。在至少一个实施例中，优选地，由在SoC 904的另一实例上运行的神经网络来监控舱室内监控相机传感器，该神经网络被配置为识别舱室事件并相应地做出响应。在至少一个实施例中，舱室内系统可以执行但不限于唇读以激活蜂窝服务和拨打电话、指示电子邮件、改变车辆的目的地、激活或改变车辆的信息娱乐系统和设置、或者提供语音激活的网上冲浪。在至少一个实施例中，当车辆以自主模式运行时，某些功能对于驾驶员是可用的，否则将其禁用。
在至少一个实施例中，视频图像合成器可以包括用于同时空间和时间降噪的增强的时间降噪。例如，在至少一个实施例中，在运动发生在视频中的情况下，降噪适当地对空间信息加权，从而减小由相邻帧提供的信息的权重。在至少一个实施例中，在图像或图像的一部分不包括运动的情况下，由视频图像合成器执行的时间降噪可以使用来自先前图像的信息来降低当前图像中的噪声。
在至少一个实施例中，视频图像合成器还可以配置为对输入的立体透镜帧执行立体校正。在至少一个实施例中，当使用操作系统桌面时，视频图像合成器还可以用于用户接口合成，并且不需要一个或更多个GPU908来连续渲染新表面。在至少一个实施例中，当对一个或更多个GPU 908供电并使其活跃地进行3D渲染时，视频图像合成器可以被用于卸载一个或更多个GPU 908以改善性能和响应性。
在至少一个实施例中，SoC 904中的一个或更多个SoC可以进一步包括用于从相机接收视频和输入的移动工业处理器接口(“MIPI”)相机串行接口、高速接口和/或可用于相机和相关像素输入功能的视频输入块。在至少一个实施例中，一个或更多个SoC 904可以进一步包括输入/输出控制器，该输入/输出控制器可以由软件控制并且可以被用于接收未提交给特定角色的I/O信号。
在至少一个实施例中，SoC 904中的一个或更多个SoC可以进一步包括广泛的外围接口，以使得能够与外围设备、音频编码器/解码器(“编解码器”)，电源管理和/或其他设备通信。一个或更多个SoC 904可用于处理来自(例如，通过千兆位多媒体串行链路和以太网连接)相机、传感器(例如，一个或更多个LIDAR传感器964，一个或更多个RADAR传感器960等，其可以通过以太网连接)的数据，来自总线902的数据(例如，车辆900的速度、方向盘位置等)，来自一个或更多个GNSS传感器958的数据(例如，通过以太网总线或CAN总线连接)等。在至少一个实施例中，SoC 904中的一个或更多个SoC可以进一步包括专用高性能海量存储控制器，其可以包括它们自己的DMA引擎，并且可以用于使一个或更多个CPU 906摆脱常规数据管理任务。
在至少一个实施例中，一个或更多个SoC 904可以是具有灵活架构的端到端平台，其跨越自动化级别3-5级，从而提供利用并有效使用计算机视觉和ADAS技术来实现多样性和冗余的综合的功能安全架构，其提供了可提供灵活、可靠的驾驶软件堆栈以及深度学习工具的平台。在至少一个实施例中，一个或更多个SoC 904可以比其他系统更快、更可靠，并且甚至在能量效率和空间效率上也更高。例如，在至少一个实施例中，一个或更多个加速器914当与一个或更多个CPU 906、一个或更多个GPU 908以及一个或更多个数据存储装置916结合时，可以提供用于3-5级自动驾驶车辆的快速、有效的平台。
在至少一个实施例中，计算机视觉算法可以在CPU上执行，CPU可以使用高级编程语言(例如C编程语言)配置为在多种视觉数据上执行多种处理算法。然而，在至少一个实施例中，CPU通常不能满足许多计算机视觉应用程序的性能要求，例如与执行时间和功耗有关的性能要求。在至少一个实施例中，许多CPU不能实时执行复杂的对象检测算法，该算法被用于车载ADAS应用程序和实际3-5级自动驾驶车辆中。
在至少一个实施例中，允许同时和/或序列地执行多个神经网络，并且允许将结果结合在一起以实现3-5级自动驾驶功能。例如，在至少一个实施例中，在DLA或离散GPU(例如，一个或更多个GPU 920)上执行的CNN可包括文本和单词识别，从而允许超级计算机读取和理解交通标志，包括神经网络尚未被专门训练的标志。在至少一个实施例中，DLA还可包括神经网络，该神经网络能够识别、解释并提供符号的语义理解，并将该语义理解传递给在CPU Complex上运行的路径规划模块。
在至少一个实施例中，对于3、4或5级的驱动，可以同时运行多个神经网络。例如，在至少一个实施例中，警告标志包括：“闪烁的灯指示结冰状况(Caution:flashing lightsindicate icy conditions)”连通电灯一起组成的警告标志可以由多个神经网络独立地或共同地解释。在至少一个实施例中，可以通过第一部署的神经网络(例如，已经训练的神经网络)将标志本身识别为交通标志，可以通过第二部署的神经网络来解释文本“闪烁的灯指示结冰状况(flashing lights indicate icy conditions)”，其通知车辆的路径规划软件(最好在CPU Complex上执行)：当检测到闪烁的灯光时，就会存在结冰状况。在至少一个实施例中，可以通过在多个帧上操作第三部署的神经网络来识别闪烁的灯，向车辆的路径规划软件通知存在(或不存在)闪烁的灯。在至少一个实施例中，所有三个神经网络可以同时运行，例如在DLA内和/或在一个或更多个GPU 908上。
在至少一个实施例中，用于面部识别和车辆所有者识别的CNN可以使用来自相机传感器的数据来识别授权驾驶员和/或车辆900的所有者的存在。在至少一个实施例中，当所有者接近驾驶员门并打开灯时，常开传感器处理器引擎可用于解锁车辆，并且，在安全模式下，当所有者离开车辆时，可用于禁用车辆。以此方式，一个或更多个SoC 904提供防止盗窃和/或劫车的保障。
在至少一个实施例中，用于紧急车辆检测和识别的CNN可以使用来自麦克风996的数据来检测和识别紧急车辆警报器。在至少一个实施例中，一个或更多个SoC 904使用CNN来对环境和城市声音进行分类，以及对视觉数据进行分类。在至少一个实施例中，训练在DLA上运行的CNN以识别紧急车辆的相对接近速度(例如，通过使用多普勒效应)。在至少一个实施例中，还可以训练CNN来识别针对车辆正在运行的区域的紧急车辆，如一个或更多个GNSS传感器958所识别。在至少一个实施例中，当在欧洲运行时，CNN将寻求检测欧洲警报器，而在美国时，CNN将寻求仅识别北美警报器。在至少一个实施例中，一旦检测到紧急车辆，就可以在一个或更多个超声波传感器962的辅助下使用控制程序来执行紧急车辆安全例程、减速车辆、将车辆驶至路边、停车、和/或使车辆闲置，直到紧急车辆通过。
在至少一个实施例中，车辆900可以包括一个或更多个CPU 918(例如，一个或更多个离散CPU或一个或更多个dCPU)，其可以经由高速互连(例如PCIe)耦合到一个或更多个SoC 904。例如，在至少一个实施例中，一个或更多个CPU 918可以包括X86处理器。在至少一个实施例中，一个或更多个CPU 918可用于执行各种功能中的任何功能，例如包括在ADAS传感器和一个或更多个SoC 904之间潜在的仲裁不一致的结果，和/或一个或更多个监控控制器936的状态和健康和/或片上信息系统(“信息SoC”)930。
在至少一个实施例中，车辆900可以包括一个或更多个GPU 920(例如，一个或更多个离散GPU或一个或更多个dGPU)，其可以经由高速互连(例如NVIDIA的NVLINK)耦合到一个或更多个SoC 904。在至少一个实施例中，一个或更多个GPU 920可以提供附加的人工智能功能，例如通过执行冗余和/或不同的神经网络，并且可以至少部分地基于来自车辆900的传感器的输入(例如，传感器数据)来用于训练和/或更新神经网络。
在至少一个实施例中，车辆900可以进一步包括网络接口924，其可以包括但不限于一个或更多个无线天线926(例如，用于不同通信协议的一个或更多个无线天线，诸如蜂窝天线、蓝牙天线等)。在至少一个实施例中，网络接口924可以用于使能通过互联网云服务(例如，采用服务器和/或其他网络设备)与其他车辆和/或计算设备(例如乘客的客户端设备)的无线连接。在至少一个实施例中，为了与其他车辆通信，可以在车辆90和另一车辆之间建立直接链路和/或可以建立间接链路(例如，通过网络和互联网)。在至少一个实施例中，可以使用车辆到车辆的通信链路来提供直接链路。在至少一个实施例中，车辆到车辆的通信链路可以向车辆900提供关于车辆900附近的车辆的信息(例如，车辆900前面、侧面和/或后面的车辆)。在至少一个实施例中，该前述功能可以是车辆900的协作自适应巡航控制功能的一部分。
在至少一个实施例中，网络接口924可以包括SoC，其提供调制和解调功能并使一个或更多个控制器936能够通过无线网络进行通信。在至少一个实施例中，网络接口924可以包括射频前端，用于从基带到射频的上转换以及从射频到基带的下转换。在至少一个实施例中，可以以任何技术上可行的方式执行频率转换。在至少一个实施例中，例如，可以通过公知的过程和/或使用超外差过程来执行频率转换。在至少一个实施例中，射频前端功能可以由单独的芯片提供。在至少一个实施例中，网络接口可以包括用于通过LTE、WCDMA、UMTS、GSM、CDMA2000、蓝牙、蓝牙LE、Wi-Fi、Z-Wave、ZigBee、LoRaWAN和/或其他无线协议进行通信的无线功能。
在至少一个实施例中，车辆900可以进一步包括一个或更多个数据存储928，其可以包括但不限于片外(例如，一个或更多个SoC 904)存储。在至少一个实施例中，一个或更多个数据存储928可以包括但不限于一个或更多个存储元件，包括RAM、SRAM、动态随机存取存储器(“DRAM”)、视频随机存取存储器(“VRAM”)、闪存、硬盘和/或其他组件和/或可以存储至少一位数据的设备。
在至少一个实施例中，车辆900可以进一步包括一个或更多个GNSS传感器958(例如，GPS和/或辅助GPS传感器)，以辅助地图绘制、感知、占用光栅生成和/或路径规划功能。在至少一个实施例中，可以使用任何数量的GNSS传感器958，包括例如但不限于使用具有以太网的USB连接器连接到串行接口(例如RS-232)桥的GPS。
在至少一个实施例中，车辆900可以进一步包括一个或更多个RADAR传感器960。在至少一个实施例中，一个或更多个RADAR传感器960可以由车辆900用于远程车辆检测，即使在黑暗和/或恶劣天气条件下。在至少一个实施例中，RADAR功能安全等级可以是ASIL B。在至少一个实施例中，一个或更多个RADAR传感器960可以使用CAN总线和/或总线902(例如，以传输由一个或更多个RADAR传感器960生成的数据)来进行控制和访问对象跟踪数据，在某些示例中可以访问以太网以访问原始数据。在至少一个实施例中，可以使用各种各样的RADAR传感器类型。在至少一个实施例中，例如但不限于，RADAR传感器960中的一个或更多个传感器可适合于前、后和侧面RADAR使用。在至少一个实施例中，一个或更多个RADAR传感器960是脉冲多普勒RADAR传感器。
在至少一个实施例中，一个或更多个RADAR传感器960可以包括不同的配置，例如具有窄视野的远程、具有宽事业的近程、近程侧面覆盖等。在至少一个实施例中，远程RADAR可以用于自适应巡航控制功能。在至少一个实施例中，远程RADAR系统可以提供通过两次或更多次独立扫描(例如在250m范围内)实现的宽广的视野。在至少一个实施例中，一个或更多个RADAR传感器960可以帮助在静态对象和运动对象之间区分，并且可以被ADAS系统938用于紧急制动辅助和向前碰撞警告。在至少一个实施例中，包括在远程RADAR系统中的一个或更多个传感器960可以包括但不限于具有多个(例如六个或更多个)固定RADAR天线以及高速CAN和FlexRay接口的单基地多模式RADAR。在至少一个实施例中，具有六个天线、中央四个天线可以创建聚焦的波束图，该波束图设计为以较高的速度记录车辆900的周围环境，而相邻车道的交通干扰最小。在至少一个实施例中，其他两个天线可以扩大视野，从而可以快速检测进入或离开车道的车辆900。
在至少一个实施例中，作为示例，中程RADAR系统可包括例如高达160m(前)或80m(后)的范围，以及高达42度(前)或150度(后)的视野。在至少一个实施例中，短程RADAR系统可以包括但不限于设计成安装在后保险杠的两端的任意数量的RADAR传感器960。在至少一个实施例中，当安装在后保险杠的两端时，在至少一个实施例中，RADAR传感器系统可以产生两个光束，该两个光束持续监控车辆后方和旁边的盲点。在至少一个实施例中，短程RADAR系统可以在ADAS系统938中用于盲点检测和/或车道改变辅助。
在至少一个实施例中，车辆900可以进一步包括一个或更多个超声传感器962。在至少一个实施例中，可以定位在车辆900的前、后和/或侧面的一个或更多个超声传感器962可以用于停车辅助和/或创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的超声传感器962，并且可以将不同的超声传感器962用于不同的检测范围(例如2.5m、4m)。在至少一个实施例中，超声传感器962可以在ASIL B的功能安全等级下操作。
在至少一个实施例中，车辆900可以包括一个或更多个LIDAR传感器964。在至少一个实施例中，一个或更多个LIDAR传感器964可以用于对象和行人检测、紧急制动、避免碰撞和/或其他功能。在至少一个实施例中，LIDAR传感器964可以是功能安全级别ASIL B。在至少一个实施例中，车辆900可以包括可以使用以太网通道的多个(例如，两个、四个、六个等)LIDAR传感器964(例如，将数据提供给千兆以太网交换机)。
在至少一个实施例中，一个或更多个LIDAR传感器964可能能够提供针对360度视野的对象及其距离的列表。在至少一个实施例中，市售的一个或更多个LIDAR传感器964例如可以具有大约100m的广告范围，具有2cm-3cm的精度，并且支持100Mbps的以太网连接。在至少一个实施例中，可以使用一个或更多个非突出的LIDAR传感器。在这样的实施例中，一个或更多个LIDAR传感器964可以实现为可以嵌入到车辆900的前、后、侧面和/或拐角中的小型设备。在至少一个实施例中，一个或更多个LIDAR传感器964，在这样的实施例中，即使对于低反射率的对象，也可以提供高达120度的水平视野和35度的垂直视野，并且具有200m的范围。在至少一个实施例中，可将前向一个或更多个LIDAR传感器964配置为用于45度至95度之间的水平视野。
在至少一个实施例中，也可以使用LIDAR技术(诸如3D闪光LIDAR)。在至少一个实施例中，3D闪光LIDAR使用激光闪光作为传输源，以照亮车辆900周围大约200m。在至少一个实施例中，闪光LIDAR单元包括但不限于接收器，该接收器记录激光脉冲传播时间和每个像素上的反射光，该像素又对应于从车辆900到对象的范围。在至少一个实施例中，闪光LIDAR可以允许利用每个激光闪光来生成周围环境的高度准确且无失真的图像。在至少一个实施例中，可以部署四个闪光LIDAR传感器，在车辆900的每一侧部署一个传感器。在至少一个实施例中，3D闪光LIDAR系统包括但不限于除了风扇(例如非扫描LIDAR设备)以外没有移动部件的固态3D视线阵列LIDAR相机。在至少一个实施例中，闪光LIDAR设备可以每帧使用5纳秒的I类(人眼安全)激光脉冲，并且可以捕获反射激光，作为以3D测距点云的形式和共同登记的强度数据。
在至少一个实施例中，车辆900还可包括一个或更多个IMU传感器966。在至少一个实施例中，一个或更多个IMU传感器966可位于车辆900的后轴中心，在至少一个实施例中。在至少一个实施例中，一个或更多个IMU传感器966可以包括，例如但不限于，一个或更多个加速度计、一个或更多个磁力计、一个或更多个陀螺仪、一个或更多个磁罗盘和/或其他传感器类型。在至少一个实施例中，例如在六轴应用程序中，一个或更多个IMU传感器966可以包括但不限于加速度计和陀螺仪。在至少一个实施例中，例如在九轴应用程序中，一个或更多个IMU传感器966可以包括但不限于加速度计、陀螺仪和磁力计。
在至少一个实施例中，一个或更多个IMU传感器966可以实现为结合了微机电系统(“MEMS”)惯性传感器，高灵敏度GPS接收器和先进的卡尔曼滤波算法的微型高性能GPS辅助惯性导航系统(“GPS/INS”)，以提供位置、速度和姿态的估算；在至少一个实施例中，一个或更多个IMU传感器966可使车辆900估算航向而无需来自磁传感器通过直接观测和关联从GPS到一个或更多个IMU传感器966的速度变化来实现的输入。在至少一个实施例中，一个或更多个IMU传感器966和一个或更多个GNSS传感器958可以组合在单个集成单元中。
在至少一个实施例中，车辆900可以包括放置在车辆900内和/或周围的一个或更多个麦克风996。在至少一个实施例中，此外，一个或更多个麦克风996可以用于紧急车辆检测和识别。
在至少一个实施例中，车辆900可以进一步包括任何数量的相机类型，包括一个或更多个立体相机968、一个或更多个广角相机970、一个或更多个红外相机972、一个或更多个环绕相机974、一个或更多个远程相机998、一个或更多个中程相机976和/或其他相机类型。在至少一个实施例中，相机可用于捕获车辆900的整个外围周围的图像数据。在至少一个实施例中，所使用的相机的类型取决于车辆900。在至少一个实施例中，相机类型的任何组合可以是用于在车辆900周围提供必要覆盖范围。在至少一个实施例中，相机的数量可以根据实施例而不同。在至少一个实施例中，例如，车辆900可以包括六个相机、七个相机、十个相机、十二个相机或其他数量的相机。在至少一个实施例中，相机可以作为示例但不限于支持千兆位多媒体串行链路(“GMSL”)和/或千兆位以太网。在至少一个实施例中，本文先前参照图9A和图9B可以更详细地描述了每个相机。
在至少一个实施例中，车辆900可以进一步包括一个或更多个振动传感器942。在至少一个实施例中，一个或更多个振动传感器942可以测量车辆900的部件(例如，轴)的振动。在至少一个实施例中，例如，振动的变化可以指示路面的变化。在至少一个实施例中，当使用两个或更多个振动传感器942时，振动之间的差异可以用于确定路面的摩擦或打滑(例如，当在动力驱动轴和自由旋转轴之间存在振动差异时)。
在至少一个实施例中，车辆900可以包括ADAS系统938。在至少一个实施例中，ADAS系统938可以包括但不限于SoC。在至少一个实施例中，ADAS系统938可以包括但不限于任何数量的自主/自适应/自动巡航控制(“ACC”)系统、协作自适应巡航控制(“CACC”)系统、前撞警告(“FCW”)系统、自动紧急制动(“AEB”)系统、车道偏离警告(“LDW”)系统、车道保持辅助(“LKA”)系统、盲区警告(“BSW”)系统、后方交叉交通警告(“RCTW”)系统、碰撞警告(“CW”)系统、车道对中(“LC”)系统和/或其他系统、特征和/或功能及其组合。
在至少一个实施例中，ACC系统可以使用一个或更多个RADAR传感器960、一个或更多个LIDAR传感器964和/或任何数量的相机。在至少一个实施例中，ACC系统可以包括纵向ACC系统和/或横向ACC系统。在至少一个实施例中，纵向ACC系统监控并控制到紧邻车辆900的另一车辆的距离，并自动调节车辆900的速度以保持与前方车辆的安全距离。在至少一个实施例中，横向ACC系统执行距离保持，并在需要时建议车辆900改变车道。在至少一个实施例中，横向ACC与其他ADAS应用程序有关，例如LC和CW。
在至少一个实施例中，CACC系统使用来自其他车辆的信息，该信息可以经由网络接口924和/或一个或更多个无线天线926从其他车辆接收经由无线链路或者间接经由网络连接(例如，经由互联网)接收。在至少一个实施例中，直接链路可以由车辆到车辆(“V2V”)的通信链路提供，而间接链路可以由基础设施到车辆(“I2V”)的通信链路提供。通常，V2V通信提供关于紧接在前的车辆(例如，紧接在车辆900之前并与之在同一车道上的车辆)的信息，而I2V通信提供关于更前方交通的信息。在至少一个实施例中，CACC系统可以包括I2V和V2V信息源之一或两者。在至少一个实施例中，在给定车辆900之前的车辆的信息的情况下，CACC系统可以更可靠，并且具有改善交通流的平滑度并减少道路拥堵的潜力。
在至少一个实施例中，FCW系统被设计成警告驾驶员危险，以便该驾驶员可以采取纠正措施。在至少一个实施例中，FCW系统使用前向相机和/或一个或更多个RADAR传感器960，其耦合至专用处理器、DSP、FPGA和/或ASIC，其电耦合于驾驶员反馈，例如显示器、扬声器和/或振动组件。在至少一个实施例中，FCW系统可以提供警告，例如以声音、视觉警告，振动和/或快速制动脉冲的形式。
在至少一个实施例中，AEB系统检测到与另一车辆或其他对象的即将发生的向前碰撞，并且如果驾驶员在指定的时间或距离参数内未采取纠正措施，则可以自动施加制动。在至少一个实施例中，AEB系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个前向相机和/或一个或更多个RADAR传感器960。在至少一个实施例中，当AEB系统检测到危险时，AEB系统通常首先警告驾驶员采取纠正措施以避免碰撞，并且，如果该驾驶员没有采取纠正措施，则AEB系统可以自动施加制动器以试图防止或至少减轻预测碰撞的影响。在至少一个实施例中，AEB系统可以包括诸如动态制动器支持和/或即将发生碰撞的制动的技术。
在至少一个实施例中，当车辆900越过车道标记时，LDW系统提供视觉、听觉和/或触觉警告，例如方向盘或座椅振动，以警告驾驶员。在至少一个实施例中，当驾驶员通过激活转向信号灯指示有意的车道偏离时，LDW系统不活跃。在至少一个实施例中，LDW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的面向正面的相机，其被电耦合至诸如显示器、扬声器和/或振动组件之类的驾驶员反馈。在至少一个实施例中，LKA系统是LDW系统的一种变型。在至少一个实施例中，如果车辆900开始离开车道，则LKA系统提供转向输入或制动以校正车辆900。
在至少一个实施例中，BSW系统检测并警告汽车盲区中的车辆驾驶员。在至少一个实施例中，BSW系统可以提供视觉、听觉和/或触觉警报，以指示合并或改变车道是不安全的。在至少一个实施例中，当驾驶员使用转向灯时，BSW系统可以提供附加警告。在至少一个实施例中，BSW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个朝后侧的相机和/或一个或更多个RADAR传感器960，其电耦合到驾驶员反馈，例如显示器、扬声器和/或振动组件。
在至少一个实施例中，当在车辆900倒车时在后相机范围之外检测到对象时，RCTW系统可以提供视觉、听觉和/或触觉通知。在至少一个实施例中，RCTW系统包括AEB系统，以确保应用程序车辆制动器以避免碰撞。在至少一个实施例中，RCTW系统可以使用一个或更多个面向后方的RADAR传感器960，其耦合到专用处理器、DSP、FPGA和/或ASIC，其被电耦合至诸如显示器、扬声器和/或振动组件之类的驾驶员反馈。
在至少一个实施例中，常规的ADAS系统可能易于产生误报结果，这可能使驾驶员烦恼和分散注意力，但通常不是灾难性的，因为常规的ADAS系统会警告驾驶员并允许该驾驶员决定安全状况是否真正存在并采取相应动作。在至少一个实施例中，在结果冲突的情况下，车辆900本身决定是否听从主计算机或副计算机(例如，第一控制器936或第二控制器936)的结果。在至少一个实施例中，例如，ADAS系统938可以是用于将感知信息提供给备份计算机合理性模块的备用和/或辅助计算机。在至少一个实施例中，备用计算机合理性监控器可以在硬件组件上运行冗余的各种软件，以检测感知和动态驾驶任务中的故障。在至少一个实施例中，可以将来自ADAS系统938的输出提供给监控MCU。在至少一个实施例中，如果来自主计算机和辅助计算机的输出冲突，则监督MCU决定如何协调冲突以确保安全操作。
在至少一个实施例中，主计算机可以配置为向监督MCU提供置信度分数，以指示该主计算机对所选结果的置信度。在至少一个实施例中，如果该置信度得分超过阈值，则该监督MCU可以遵循该主计算机的指示，而不管该辅助计算机是否提供冲突或不一致的结果。在至少一个实施例中，在置信度得分不满足阈值的情况下，并且在主计算机和辅助计算机指示不同的结果(例如，冲突)的情况下，监督MCU可以在计算机之间仲裁以确定适当的结果。
在至少一个实施例中，监督MCU可以配置为运行神经网络，该神经网络被训练和配置为至少部分地基于来自主计算机和辅助计算机的输出来确定该辅助计算机提供错误警报的条件。在至少一个实施例中，监督MCU中的神经网络可以学习何时可以信任辅助计算机的输出，以及何时不能信任。在至少一个实施例中，例如，当该辅助计算机是基于RADAR的FCW系统时，该监督MCU中的神经网络可以学习FCW系统何时识别实际上不是危险的金属对象，例如会触发警报的排水格栅或井盖。在至少一个实施例中，当辅助计算机是基于相机的LDW系统时，当存在骑自行车的人或行人并且实际上车道偏离是最安全的操作时，监督MCU中的神经网络可以学会覆盖LDW。在至少一个实施例中，监督MCU可以包括适合于运行具有相关联的存储器的神经网络的DLA或GPU中的至少一个。在至少一个实施例中，监督MCU可以包括和/或被包括为一个或更多个SoC 904的组件。
在至少一个实施例中，ADAS系统938可以包括使用传统的计算机视觉规则执行ADAS功能的辅助计算机。在至少一个实施例中，该辅助计算机可以使用经典计算机视觉规则(如果-则)，并且监督MCU中的神经网络的存在可以提高可靠性、安全性和性能。例如，在至少一个实施例中，多样化的实现方式和有意的非同一性使得整个系统更加容错，尤其是对于由软件(或软件-硬件接口)功能引起的故障。例如，在至少一个实施例中，如果在主计算机上运行的软件中存在软件漏洞或错误，并且在辅助计算机上运行的不相同的软件代码提供了相同的总体结果，则监督MCU可以更有把握地认为总体结果是正确，并且该主计算机上的软件或硬件中的漏洞不会导致重大错误。
在至少一个实施例中，可以将ADAS系统938的输出输入到主计算机的感知模块和/或主计算机的动态驾驶任务模块中。例如，在至少一个实施例中，如果ADAS系统938由于正前方的对象而指示向前碰撞警告，则感知块可以在识别对象时使用该信息。在至少一个实施例中，如本文所述，辅助计算机可以具有其自己的神经网络，该神经网络经过训练从而降低了误报的风险。
在至少一个实施例中，车辆900可以进一步包括信息娱乐SoC 930(例如，车载信息娱乐系统(IVI))。尽管被示出和描述为SoC，但是在至少一个实施例中，信息娱乐系统SoC930可以不是SoC，并且可以包括但不限于两个或更多个分立组件。在至少一个实施例中，信息娱乐SoC 930可以包括但不限于硬件和软件的组合，其可以用于提供音频(例如，音乐、个人数字助理、导航指令、新闻、广播等)、视频(例如，电视、电影、流媒体等)、电话(例如，免提通话)、网络连接(例如，LTE、WiFi等)和/或信息服务(例如，导航系统、后停车辅助、无线电数据系统、与车辆相关的信息，例如燃油水平、总覆盖距离、制动燃油水平、油位、车门打开/关闭、空气滤清器信息等)到车辆900。例如，信息娱乐SoC 930可以包括收音机、磁盘播放器、导航系统、视频播放器、USB和蓝牙连接、汽车、车载娱乐系统、WiFi、方向盘音频控制、免提语音控制、抬头显示器(“HUD”)、HMI显示器934、远程信息处理设备、控制面板(例如，用于控制各种组件、特征和/或系统和/或与之交互)和/或其他组件。在至少一个实施例中，信息娱乐SoC 930可以进一步用于向车辆900的用户提供信息(例如，视觉和/或听觉的)，诸如来自ADAS系统938的信息、自动驾驶信息(诸如计划的车辆操纵)、轨迹、周围环境信息(例如，交叉路口信息、车辆信息、道路信息等)和/或其他信息。
在至少一个实施例中，信息娱乐SoC 930可以包括任何数量和类型的GPU功能。在至少一个实施例中，信息娱乐SoC 930可以通过总线902(例如，CAN总线、以太网等)与车辆900的其他设备、系统和/或组件通信。在至少一个实施例中，信息娱乐SoC 930可以是耦合到监控MCU，使得信息娱乐系统的GPU可以在主控制器936(例如，车辆900的主计算机和/或备用计算机)发生故障的情况下执行一些自动驾驶功能。在至少一个实施例中，信息娱乐SoC 930可以使车辆900进入司机到安全停止模式，如本文所述。
在至少一个实施例中，车辆900可以进一步包括仪表板932(例如，数字仪表板、电子仪表板、数字仪表操纵板等)。在至少一个实施例中，仪表板932可以包括但不限于控制器和/或超级计算机(例如，离散控制器或超级计算机)。在至少一个实施例中，仪表板932可以包括但不限于一组仪表的任何数量和组合，例如车速表、燃料水平、油压、转速表、里程表、转弯指示器、换档位置指示器、一个或更多个安全带警告灯、一个或更多个驻车制动警告灯、一个或更多个发动机故障灯、辅助约束系统(例如安全气囊)信息、照明控件、安全系统控件、导航信息等。在某些示例中，信息可能是在信息娱乐SoC 930和仪表板932之间显示和/或共享。在至少一个实施例中，仪表板932可以被包括作为信息娱乐SoC 930的一部分，反之亦然。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在系统图9C中用于至少部分地基于使用神经网络训练操作\神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。
在至少一个实施例中，可以在图9C的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图9D是根据至少一个实施例的在基于云的服务器与图9A的自主车辆900之间进行通信的系统976的图。在至少一个实施例中，系统976可以包括但不限于一个或更多个服务器978、一个或更多个网络990以及任何数量和类型的车辆，包括车辆900。在至少一个实施例中，一个或更多个服务器978可以包括但不限于，多个GPU 984(A)-984(H)(在本文中统称为GPU 984)、PCIe交换机982(A)-982(D)(在本文中统称为PCIe交换机982)，和/或CPU 980(A)-980(B)(在本文中统称为CPU 980)、GPU 984、CPU 980和PCIe交换机982可以与高速连接线互连，例如但不限于，由NVIDIA开发的NVLink接口988和/或PCIe连接986。在至少一个实施例中，GPU 984通过NVLink和/或NVSwitchSoC连接，GPU 984和PCIe交换机982通过PCIe互连连接。在至少一个实施例中，尽管示出了八个GPU 984、两个CPU 980和四个PCIe交换机982，但这并不旨在进行限制。在至少一个实施例中，一个或更多个服务器978中的每一个可以包括但不限于任意数量的GPU 984、CPU 980和/或PCIe交换机982的任何组合。例如，在至少一个实施例中，一个或更多个服务器978可各自包括八个、十六个、三十二个和/或更多个GPU 984。
在至少一个实施例中，一个或更多个服务器978可以通过一个或更多个网络990并从车辆接收表示图像的图像数据，该图像示出了意外的或改变的道路状况，例如最近开始的道路工程。在至少一个实施例中，一个或更多个服务器978可以通过一个或更多个网络990并且向车辆传输、神经网络992、经更新的等神经网络992，和/或地图信息994，包括但不限于关于交通和道路状况的信息。在至少一个实施例中，对地图信息994的更新可以包括但不限于对HD地图922的更新，例如关于建筑工地、坑洼、便道、洪水和/或其他障碍物的信息。在至少一个实施例中，神经网络992、经更新的神经网络992和/或地图信息994可能是由从环境中的任何数量的车辆接收的数据中表示的新训练和/或经验产生的，和/或至少基于在数据中心执行的训练(例如，使用一个或更多个服务器978和/或其他服务器)。
在至少一个实施例中，一个或更多个服务器978可以用于至少部分地基于训练数据来训练机器学习模型(例如，神经网络)。在至少一个实施例中，训练数据可以由车辆产生，和/或可以在模拟中产生(例如，使用游戏引擎)。在至少一个实施例中，标记任何数量的训练数据(例如，在相关的神经网络受益于监督学习的情况下)和/或经历其他预处理。在至少一个实施例中，没有对任何数量的训练数据进行标记和/或预处理(例如，在相关联的神经网络不需要监督学习的情况下)。在至少一个实施例中，一旦机器学习模型被训练，机器学习模型就可以被车辆使用(例如，通过一个或更多个网络990传输到车辆，和/或机器学习模型可以被一个或更多个服务器978使用以远程监控车辆。
在至少一个实施例中，一个或更多个服务器978可以从车辆接收数据并且将数据应用程序于最新的实时神经网络以用于实时智能推理。在至少一个实施例中，一个或更多个服务器978可以包括由一个或更多个GPU 984供电的深度学习超级计算机和/或专用AI计算机，例如由NVIDIA开发的DGX和DGX Station机器。然而，在至少一个实施例中，一个或更多个服务器978可以包括使用CPU供电的数据中心的深度学习基础设施。
在至少一个实施例中，一个或更多个服务器978的深度学习基础结构可能能够进行快速、实时的推理，并且可以使用该能力来评估和验证车辆900中处理器、软件和/或相关硬件的健康。例如，在至少一个实施例中，深度学习基础设施可以从车辆900接收周期性更新，例如车辆900在该图像序列中所定位的图像序列和/或对象(例如，通过计算机视觉和/或其他机器学习对象分类技术)。在至少一个实施例中，深度学习基础设施可以运行其自己的神经网络以识别对象并将它们与车辆900所识别的对象进行比较，并且，如果结果不匹配和深度学习基础设施断定车辆900中的AI正在发生故障，则一个或更多个服务器978可以将信号发送到车辆900，以指示车辆900的故障安全计算机采取控制、通知乘客并完成安全停车操作。
在至少一个实施例中，一个或更多个服务器978可以包括一个或更多个GPU 984和一个或更多个可编程推理加速器(例如NVIDIA的TensorRT 3)。在至少一个实施例中，GPU驱动的服务器和推理加速的组合可以使实时响应成为可能。在至少一个实施例中，例如在性能不太关键的情况下，可以将由CPU、FPGA和其他处理器驱动的服务器用于推理。在至少一个实施例中，硬件结构715用于执行一个或更多个实施例。本文结合图7A和/或图7B提供关于硬件结构715的细节。
计算机系统
图10是示出根据至少一个实施例示例性计算机系统的框图，该示例性计算机系统可以是具有互连的设备和组件的系统，片上系统(SOC)或它们的某种形成有处理器的组合，该处理器可以包括执行单元以执行指令。在至少一个实施例中，根据本公开，例如本文所述的实施例，计算机系统1000可以包括但不限于组件，例如处理器1002，其执行单元包括逻辑以执行用于过程数据的算法。在至少一个实施例中，计算机系统1000可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)获得的
处理器家族、XeonTM、
XScaleTM和/或StrongARMTM，
CoreTM或
NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1000可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
在至少一个实施例中，特征可以用在其他设备中，例如手持设备和嵌入式应用程序。在至少一个实施例中，手持设备可能是蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和/或手持PC。在至少一个实施例中，嵌入式应用程序可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1000可包括但不限于处理器1002，该处理器1002可包括但不限于一个或更多个执行单元1008，以根据本文描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，计算机系统10是单处理器台式机或服务器系统，或计算机系统10可以是多处理器系统。在至少一个实施例中，处理器1002可以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1002可以耦合到处理器总线1010，该处理器总线1010可以在处理器1002与计算机系统1000中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1002可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1004。在至少一个实施例中，处理器1002可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓冲存储器可以驻留在处理器1002外部和/或可以包括内部和外部高速缓存的组合，这取决于特定实现和需要。在至少一个实施例中，寄存器文件1006可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1008，其也位于处理器1002中。在至少一个实施例中，处理器1002还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1008可以包括用于处理封装指令集1009的逻辑。在至少一个实施例中，通过将封装指令集1009包括在通用处理器的指令集中，以及要执行指令的相关电路，可以使用通用处理器1002中的封装数据来执行许多多媒体应用程序使用的操作。在至少一个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在该处理器的数据总线上传输较小的数据单元来一次执行一个数据元素的一个或更多个操作。
在至少一个实施例中，执行单元1008也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1000可以包括但不限于存储器1020。在至少一个实施例中，存储器1020可以被实现为动态随机存取存储器(“DRAM”)设备、静态随机存取存储器(“SRAM”)设备、闪存设备或另一个存储设备。在至少一个实施例中，存储器1020可以存储由处理器1002可以执行的由数据信号表示的指令1019和/或数据1021。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1010和存储器1020。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1016，并且处理器1002可以经由处理器总线1010与MCH 1016通信。在至少一个实施例中，MCH1016可以提供到存储器1020的高带宽存储器路径1018以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1016可以在处理器1002、存储器1020和计算机系统1000中的其他组件之间启动数据信号，并且在处理器总线1010、存储器1020和系统I/O 1022之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1016可以通过高带宽存储器路径1018耦合到存储器1020，并且图形/视频卡1012可以通过加速图形端口(AcceleratedGraphics Port)(“AGP”)互连1014耦合到MCH 1016。
在至少一个实施例中，计算机系统1000可以使用系统I/O 1022作为专有集线器接口总线来将MCH 1016耦合到I/O控制器集线器(“ICH”)1030。在至少一个实施例中，ICH1030可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1020、芯片组和处理器1002的高速I/O总线。在至少一个实施例中，示例可以包括但不限于音频控制器1029、固件集线器(“FlashBIOS”)1028、无线收发器1026、数据存储1024、包含用户输入和键盘接口的传统I/O控制器1023、串行扩展端口1027(例如通用串行总线(USB)端口)和网络控制器1034。在至少一个实施例中，数据存储1024可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
图10示出了一个系统，其包括互连的硬件设备或“芯片”，或者可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图10中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，计算机系统1000的一个或更多个组件使用计算快速链路(CXL)互连来互连。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图10的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，可以在图10的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图11是示出根据至少一个实施例的用于利用处理器1110的电子设备1100的框图。在至少一个实施例中，电子设备1100可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1100可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1110。在至少一个实施例中，处理器1110使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通用串行总线(“USB”)(1、2、3版等)或通用异步接收器/发送器(“UART”)总线。
图11示出了一个系统，其包括互连的硬件设备或“芯片”，或者可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图11中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图11的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图11可以包括显示器1124、触摸屏1125、触摸板1130、近场通信单元(“NFC”)1145、传感器集线器1140、热传感器1146、快速芯片组(“EC”)1135、可信平台模块(“TPM”)1138、BIOS/固件/闪存(“BIOS，FW Flash”)1122、DSP1160、驱动器“SSD或HDD”)1120(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、无线局域网单元(“WLAN”)1150、蓝牙单元1152、无线广域网单元(“WWAN”)1156、全球定位系统(GPS)1155、相机(“USB 3.0相机”)1154(例如USB 3.0相机)和/或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1115。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过上文所述的组件通信地耦合到处理器1110。在至少一个实施例中，加速度计1141、环境光传感器(“ALS”)1142、罗盘1143和陀螺仪1144可以可通信地耦合到传感器集线器1140。在至少一个实施例中，热传感器1139、风扇1137、键盘1136和触摸板1130可以通信地耦合到EC 1135。在至少一个实施例中，扬声器1163、耳机1164和麦克风(“mic”)1165可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1162，其又可以通信地耦合到DSP 1160。在至少一个实施例中，音频单元1162可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1157可以通信地耦合到WWAN单元1156。在至少一个实施例中，组件(诸如WLAN单元1150和蓝牙单元1152以及WWAN单元1156)可以被实现为下一代形式因素(NGFF)。
推理和/或训练逻辑711用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑711的细节。在至少一个实施例中，推理和/或训练逻辑711可以在系统图11中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，可以在图11的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图12示出了根据至少一个实施例的计算机系统1200。在至少一个实施例中，计算机系统1200配置为实现贯穿本公开描述的各种过程和方法。
在至少一个实施例中，计算机系统1200包括但不限于至少一个中央处理单元(“CPU”)1202，该中央处理单元(“CPU”)1202连接到使用任何合适协议实现的通信总线1210，诸如PCI(“外围设备互联”)、外围组件互连Express(“PCI-Express”)、AGP(“加速图形端口”)、超传输或任何其他总线或点对点通信协议。在至少一个实施例中，计算机系统1200包括但不限于主存储器1204和控制逻辑(例如，实现为硬件、软件或其组合)，并且数据可以采取随机存取存储器(“RAM”)的形式存储在主存储器1204中。在至少一个实施例中，网络接口子系统(“网络接口”)1222提供到其他计算设备和网络的接口，用于使用计算机系统1200接收数据并将数据传输到其他系统。
在至少一个实施例中，计算机系统1200包括但不限于输入设备1208、并行处理系统1212和显示设备1206，它们可以使用阴极视线管(“CRT”)、液晶显示器(“LCD”)、发光二极管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个实施例中，从输入设备1208(诸如键盘、鼠标、触摸板、麦克风等)接收用户输入。在至少一个实施例中，前述模块中的每一个可以位于单个半导体平台上以形成处理系统。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在系统图12中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来进行推理或预测操作。
在至少一个实施例中，可以在图12的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图13示出了根据至少一个实施例的计算机系统1300。在至少一个实施例中，计算机系统1300包括但不限于计算机1310和USB盘1320。在至少一个实施例中，计算机1310可以包括但不限于任何数量和类型的处理器(未示出)和存储器(未示出)。在至少一个实施例中，计算机1310包括但不限于服务器、云实例、膝上型计算机和台式计算机。
在至少一个实施例中，USB盘1320包括但不限于处理单元1330、USB接口1340和USB接口逻辑1350。在至少一个实施例中，处理单元1330可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个实施例中，处理单元1330可以包括但不限于任何数量和类型的处理核心(未示出)。在至少一个实施例中，处理核心1330包括专用集成电路(“ASIC”)，该专用集成电路被优化为执行与机器学习相关联的任何数量和类型的操作。例如，在至少一个实施例中，处理核心1330是张量处理单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施例中，处理核心1330是视觉处理单元(“VPU”)，其被优化以执行机器视觉和机器学习推理操作。
在至少一个实施例中，USB接口1340可以是任何类型的USB连接器或USB插座。例如，在至少一个实施例中，USB接口1340是用于数据和电源的USB 3.0Type-C插座。在至少一个实施例中，USB接口1340是USB 3.0 Type-A连接器。在至少一个实施例中，USB接口逻辑1350可以包括使处理单元1330能够经由USB连接器1340与设备(例如计算机1310)相连接的任何数量和类型的逻辑。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在系统图13中使用，至少部分地基于使用神经网络训练操作计算出的权重参数、神经网络函数和/或架构或本文所述的神经网络用例来推理或预测操作。
在至少一个实施例中，可以在图13的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图14示出了根据本文描述的各种实施例的可以使用一个或更多个IP核心制造的示例性集成电路和相关联的图形处理器。在至少一个实施例中，除了所示内容之外，还可以包括其他逻辑和电路，例如附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图14是示出根据至少一个实施例的可以使用一个或更多个IP核心制造的示例性片上系统(SOC)集成电路1400的框图。在至少一个实施例中，集成电路1400包括一个或更多个应用处理器1405(例如CPU)、至少一个图形处理器1410、并且可以另外包括图像处理器1415和/或视频处理器1420，它们中的任何一个都可以是模块化IP核心。在至少一个实施例中，集成电路1400包括外围或总线逻辑，包括USB控制器1425、UART控制器1430、SPI/SDIO控制器1435和I2S/I2C控制器1440。在至少一个实施例中，集成电路1400可以包括显示设备1445，显示设备1445耦合到高清多媒体接口(HDMI)控制器1450和移动工业处理器接口(MIPI)显示接口1455中的一个或更多个。在至少一个实施例中，存储可以由包括闪存和闪存控制器的闪存子系统1460提供。在至少一个实施例中，可以经由存储器控制器1465提供存储器接口以访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路另外包括嵌入式安全引擎1470。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。在此结合图7A和/或7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以用在集成电路1400中，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，可以在图14的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图15A示出了示例性架构，其中多个GPU 1510-1513通过高速链路1540-1543(例如，总线、点对点互连等)通信地耦合到多个多核心处理器1505-1506。在至少一个实施例中，高速链路1540-1543支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。在至少一个实施例中，可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。
此外，在至少一个实施例中，两个或更多个GPU 1510-1513通过高速链路1529-1530互连，这可以使用与用于高速链路1540-1543的协议/链路相同或不同的协议/链路来实现。在至少一个实施例中，类似地，两个或更多个多核心处理器1505-1506可以通过高速链路1528连接，该高速链路1528可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。或者，在至少一个实施例中，图15A中所示的各种系统组件之间的所有通信都可以使用相同的协议/链路(例如，通过公共互连结构)来完成。
在至少一个实施例中，每个多核心处理器1505-1506分别通过存储器互连1526-1527通信地耦合到处理器存储器1501-1502，并且每个GPU1510-1513分别通过GPU存储器互连1550-1553通信耦合到GPU存储器1520-1523。在至少一个实施例中，存储器互连1526-1527和1550-1553可以利用相同或不同的存储器访问技术。在至少一个实施例中，作为示例而非限制，处理器存储器1501-1502和GPU存储器1520-1523可以是易失性存储器，例如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)，或高带宽存储器(HBM)和/或可以是非易失性存储器，例如3D XPoint或Nano-Ram。在至少一个实施例中，处理器存储器1501-1502的一些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储器(2LM)层次结构)。
如本文所述，尽管各种多处理器1505和GPU 1510可以分别物理地耦合到特定存储器1501、1520，在至少一个实施例中，可以实现统一存储器架构，其中相同虚拟系统地址空间(也称为“有效地址”空间)分布在各个物理存储器之间。在至少一个实施例中，例如，处理器存储器1501-1502可以各自包括64GB的系统存储器地址空间并且GPU存储器1520-1523可以各自包括32GB的系统存储器地址空间(在这个示例中导致总共256GB的可寻址存储器)。
图15B示出了根据一个示例性实施例的用于多核心处理器1507和图形加速模块1546之间互连的附加细节。在至少一个实施例中，图形加速模块1546可以包括集成在线路卡上的一个或更多个GPU芯片，该线路卡经由高速链路1540耦合到处理器1507。在至少一个实施例中，可选地，图形加速模块1546可以集成在与处理器1507相同的封装或芯片上。
在至少一个实施例中，说明处理器1507包括多个核心1560A-1560D，每个核心都具有转换后备缓冲区1561A-1561D和一个或更多个高速缓存1562A-1562D。在至少一个实施例中，核心1560A-1560D可以包括未示出的各种其他组件，用于执行指令和处理数据。在至少一个实施例中，高速缓存1562A-1562D可以包括级别1(L1)和级别2(L2)高速缓存。在至少一个实施例中，此外，一个或更多个共享高速缓存1556可以被包括在高速缓存1562A-1562D中，并且由各组核心1560A-1560D共享。例如，处理器1507的至少一个实施例包括24个核心，每个核心具有其自己的L1高速缓存，十二个共享的L2高速缓存，和十二个共享的L3高速缓存，其中两个相邻核心共享一个或更多个L2和L3高速缓存。在至少一个实施例中，处理器1507和图形加速模块1546与系统存储器1514连接，该系统存储器1514可以包括图15A中的处理器存储器1501-1502。
在至少一个实施例中，通过一致性总线1564经由核心间通信为存储在各个高速缓存1562A-1562D、1556和系统存储器1514中的数据和指令维护一致性。在至少一个实施例中，例如，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于检测到对特定高速缓存行的读取或写入通过一致性总线1564进行通信。在至少一个实施例中，通过一致性总线1564实现高速缓存监听协议，以监听(snoop)高速缓存访问。
在至少一个实施例中，代理电路1525将图形加速模块1546通信地耦合到一致性总线1564，从而允许图形加速模块1546作为核心1560A-1560D的对等方参与高速缓存一致性协议。在至少一个实施例中，接口1535通过高速链路1540(例如，PCIe总线、NVLink等)提供到代理电路1525的连接，并且接口1537将图形加速模块1546连接到链路1540。
在至少一个实施例中，加速器集成电路1536代表图形加速模块的多个图形处理引擎1531,1532,N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。在至少一个实施例中，图形处理引擎1531,1532,N可各自包括单独的图形处理单元(GPU)。在至少一个实施例中，可选地，图形处理引擎1531,1532,N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块1546可以是具有多个图形处理引擎1531,1532,N的GPU，或者图形处理引擎1531,1532,N可以是集成在通用封装、线路卡或芯片上的各个GPU。
在至少一个实施例中，加速器集成电路1536包括存储器管理单元(MMU)1539，用于执行各种存储器管理功能，例如虚拟到物理存储器转换(也称为有效到真实存储器转换)，还包括用于访问系统存储器1514的存储器访问协议。在至少一个实施例中，MMU 1539还可包括转换后备缓冲区(“TLB”)(未示出)，用于高速缓存虚拟/有效到物理/真实地址转换。在至少一个实施例中，高速缓存1538存储命令和数据，用于图形处理引擎1531-1532、N有效地访问。在至少一个实施例中，可能使用获取单元1544，将存储在高速缓存1538和图形存储器1533-1534、M中的数据与核心高速缓存1562A-1562D、1556和系统存储器1514保持一致。如前所述，可以经由代表高速缓存1538和图形存储器1533-1534、M的代理电路1525来完成该任务(例如，将与处理器高速缓存1562A-1562D、1556上的高速缓存行的修改/访问有关的更新发送到高速缓存1538，并从高速缓存1538接收更新)。
在至少一个实施例中，一组寄存器1545存储由图形处理引擎1531-1532、N执行的线程的上下文数据，并且上下文管理电路1548管理线程上下文。在至少一个实施例中，例如，上下文管理电路1548可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，在保存第一线程并且存储第二线程以便图形处理引擎可以执行第二线程的情况下)。在至少一个实施例中，例如，在上下文切换时，上下文管理电路1548可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。在至少一个实施例中，它随后可以在返回到上下文时恢复寄存器值。在至少一个实施例中，中断管理电路1547接收并处理从系统设备接收到的中断。
在至少一个实施例中，来自图形处理引擎1531的虚拟/有效地址由MMU 1539转换成系统存储器1514中的真实/物理地址。在至少一个实施例中，加速器集成电路1536支持多个(例如，4、8、16个)图形加速器模块1546和/或其他加速器设备。在至少一个实施例中，图形加速器模块1546可以专用于在处理器1507上执行的单个应用程序，或者可以在多个应用程序之间共享。在至少一个实施例中，呈现了一种虚拟化图形执行环境，其中图形处理引擎1531-1532、N的资源与多个应用程序或虚拟机(VM)共享。在至少一个实施例中，资源可以被细分为“片”，这些“片”基于与VM和/或应用相关联的处理要求和优先级被分配给不同的VM和/或应用。
在至少一个实施例中，加速器集成电路1536作为图形加速模块1546的系统的桥来执行，并提供地址转换和系统存储器高速缓存服务。另外，在至少一个实施例中，加速器集成电路1536可以为主机处理器提供虚拟化设施，以管理图形处理引擎1531-1532的虚拟化、中断和存储器管理。
在至少一个实施例中，由于图形处理引擎1531-1532的硬件资源被明确地映射到主机处理器1507看到的真实地址空间，因此任何主机处理器都可以使用有效地址值直接寻址这些资源。在至少一个实施例中，加速器集成电路1536的一个功能是物理分离图形处理引擎1531-1532、N，使得它们在系统看来为独立的单元。
在至少一个实施例中，一个或更多个图形存储器1533-1534、M分别耦合到每个图形处理引擎1531-1532、N，并且N＝M。在至少一个实施例中，图形存储器1533-1534、M存储指令和数据，所述指令和数据由每个图形处理引擎1531-1532、N处理。在至少一个实施例中，图形存储器1533-1534、M可以是易失性存储器，例如DRAM(包括堆叠的DRAM)、GDDR存储器(例如，GDDR5，GDDR6)或HBM，和/或可以是非易失性存储器，例如3D XPoint或Nano-Ram。
在至少一个实施例中，为了减少链路1540上的数据流量，使用偏置技术以确保存储在图形存储器1533-1534、M中的数据是图形处理引擎1531-1532、N最常使用的，并且最好核心1560A-1560D不使用(至少不经常使用)的数据。在至少一个实施例中，偏置机制试图将核心(并且优选地不是图形处理引擎1531-1532、N)需要的数据保持在高速缓存1562A-1562D、1556核心和系统存储器1514中。
图15C示出了另一个示例性实施例，其中加速器集成电路1536被集成在处理器1507内，其中，图形处理引擎1531-1532,N经由接口1537和接口1535(同样可以被用于任何形式的总线或接口协议)通过高速链路1540直接与加速器集成电路1536通信。在至少一个实施例中，加速器集成电路1536可以执行与关于图15B描述的操作相同的操作。但是由于它紧密靠近一致性总线1564和高速缓存1562A-1562D、1556，可能具有更高的吞吐量。在至少一个实施例中，不同的编程模型被支持，包括专用进程编程模型(无图形加速模块虚拟化)和共享编程模型(具有虚拟化)，所述编程模型可以包括由加速器集成电路1536控制的编程模型和由图形加速模块1546控制的编程模型。
在至少一个实施例中，图形处理引擎1531-1532、N专用于单个操作系统下的单个应用程序或进程。在至少一个实施例中，单个应用程序可以将其他应用程序请求汇聚(funnel)到图形处理引擎1531-1532、N，从而在VM/分区内提供虚拟化。
在至少一个实施例中，图形处理引擎1531-1532、N可以被多个VM/应用程序分区共享。在至少一个实施例中，共享模型可以使用系统管理程序来虚拟化图形处理引擎1531-1532、N，以允许每个操作系统进行访问。在至少一个实施例中，对于没有管理程序的单分区系统，操作系统拥有图形处理引擎1531-1532、N。在至少一个实施例中，操作系统可以虚拟化图形处理引擎1531-1532、N，以提供对每个进程或应用程序的访问。
在至少一个实施例中，图形加速模块1546或个体图形处理引擎1531-1532、N使用进程句柄来选择进程元素。在至少一个实施例中，进程元素被存储在系统存储器1514中，并且可使用本文所述的有效地址到真实地址转换技术来寻址。在至少一个实施例中，进程句柄可以是特定于实现方式的值，其在向图形处理引擎1531-1532、N注册其上下文时提供给主机进程(即，调用系统软件以将进程元素添加到进程元素链接列表)。在至少一个实施例中，进程句柄的较低16位可以是进程元素在进程元素链接列表中的偏移量。
图15D示出了示例性加速器集成切片1590。如本文使用的，“切片”包括加速器集成电路1536的处理资源的指定部分。在至少一个实施例中，应用程序是系统存储器1514中的有效地址空间1582，其存储进程元素1583。在至少一个实施例中，响应于来自在处理器1507上执行的应用程序1580的GPU调用1581，存储进程元素1583。在至少一个实施例中，进程元素1583包含相应的应用程序1580的进程状态。在一个实施例中，包含在进程元素1583中的工作描述符(WD)1584可以是由应用程序请求的单个作业，或者可以包含指向作业队列的指针。在至少一个实施例中，WD 1584是指向应用程序的有效地址空间1582中的作业请求队列的指针。
在至少一个实施例中，图形加速模块1546和/或各个图形处理引擎1531-1532、N可以由系统中所有进程或进程子集共享。在至少一个实施例中，可以包括用于设置进程状态并将WD 1584发送到图形加速模块1546以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是特定于实现方式的。在至少一个实施例中，在该模型中，单个进程拥有图形加速模块1546或个体图形处理引擎1531。在至少一个实施例中，由于图形加速模块1546由单个进程拥有时，管理程序初始化用于所拥有的分区的加速器集成电路，当指派了图形加速模块1546时，操作系统初始化用于所拥有的进程的加速器集成电路1536。
在操作中，加速器集成切片1590中的WD获取单元1591获取下一个WD 1584，其包括要由图形加速模块1546的一个或更多个图形处理引擎完成的工作的指示。在至少一个实施例中，来自WD 1584的数据可以存储在寄存器1545中，并由MMU 1539、中断管理电路1547和/或上下文管理电路1548使用，如图所示。在至少一个实施例中，例如，MMU 1539的一个实施例包括用于访问OS虚拟地址空间1585内的段/页表1586的段/页漫游电路。在至少一个实施例中，中断管理电路1547可以处理从图形加速模块1546接收的中断事件1592。在至少一个实施例中，当执行图形操作时，由图形处理引擎1531-1532、N生成的有效地址1593被MMU1539转换为真实地址。
在至少一个实施例中，为每个图形处理引擎1531-1532，N和/或图形加速模块1546复制相同的一组寄存器1545，并且可以由管理程序或操作系统初始化。在至少一个实施例中，这些复制的寄存器中的每一个可以被包括在加速器集成切片1590中。在至少一个实施例中，可以由管理程序初始化的示例性寄存器在表1中示出。
在至少一个实施例中，可以由操作系统初始化的示例性寄存器在表2中示出。
在至少一个实施例中，每个WD 1584特定于特定的图形加速模块1546和/或图形处理引擎1531-1532、N。在至少一个实施例中，它包含图形处理引擎1531-1532、N完成工作所需的所有信息，或者它可以是指向存储器位置的指针，在该存储器位置应用程序已经设置了要完成的工作的命令队列。
图15E示出了共享模型的至少一个实施例的附加细节。在至少一个实施例中，包括管理程序实际地址空间1598，其中存储进程元素列表1599。在至少一个实施例中，可经由管理程序1596来访问管理程序实地址空间1598，所述管理程序1596虚拟化用于操作系统1595的图形加速模块引擎。
在至少一个实施例中，共享编程模型允许来自系统中全部分区或分区子集的全部进程或进程子集使用图形加速模块1546。在至少一个实施例中，存在两种编程模型，其中图形加速模块1546由多个进程和分区共享：时间片共享和图形定向共享。
在至少一个实施例中，在该模型中，系统管理程序1596拥有图形加速模块1546，并使其功能可用于所有操作系统1595。在至少一个实施例中，为了使图形加速模块1546支持系统管理程序1596的虚拟化，图形加速模块1546可以遵守以下规定：1)应用程序的作业请求必须是自主的(即，不需要在作业之间保持状态)，或者图形加速模块1546必须提供上下文保存和恢复机制，2)图形加速模块1546保证应用程序的作业请求在指定的时间量内完成，包括任何转换错误，或者图形加速模块1546提供了抢占作业处理的能力，并且3)在有向共享编程模型中进行操作时，必须确保图形加速模块1546进程之间的公平性。
在至少一个实施例中，需要应用程序1580使用图形加速模块类型、工作描述符(WD)、权限屏蔽寄存器(AMR)值和上下文保存/恢复区域指针(CSRP)进行操作系统1595系统调用。在至少一个实施例中，图形加速模块类型描述了用于系统调用的目标加速函数。在至少一个实施例中，图形加速模块类型可以是系统特定的值。在至少一个实施例中，WD是专门为图形加速模块1546格式化的，并且可以采用图形加速模块1546命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针的形式，或描述要由图形加速模块1546完成的工作的任何其他数据结构。在至少一个实施例中，AMR值是用于当前进程的AMR状态。在至少一个实施例中，传递给操作系统的值与设置AMR的应用程序类似。在至少一个实施例中，如果加速器集成电路1536(未示出)和图形加速模块1546的实现不支持用户权限屏蔽覆写寄存器(UAMOR)，则在管理程序调用中传递AMR之前，操作系统可以将当前UAMOR值应用于AMR值。在至少一个实施例中，管理程序1596可以在将AMR放入进程元素1583中之前应用当前权限屏蔽覆写寄存器(AMOR)值。在至少一个实施例中，CSRP是寄存器1545中的一个，所述寄存器包含应用程序的地址空间1582中的区域的有效地址，供图形加速模块1546保存和恢复上下文状态。在至少一个实施例中，如果不需要在作业之间保存状态或者当作业被抢占时，则不需要该指针。在至少一个实施例中，上下文保存/恢复区域可以是固定的系统存储器。
在至少一个实施例中，在接收到系统调用时，操作系统1595可以验证应用程序1580已经注册并且被授予使用图形加速模块1546的权限。然后，在至少一个实施例中，操作系统1595使用表3中所示的信息来调用管理程序1596。
在至少一个实施例中，在接收到管理程序调用时，管理程序1596验证操作系统1595已注册并被授予使用图形加速模块1546的权限。然后，在至少一个实施例中，管理程序1596将进程元素1583放入相应的图形加速模块1546类型的进程元素链接列表中。在至少一个实施例中，进程元素可以包括表4中所示的信息。
在至少一个实施例中，管理程序初始化多个加速器集成切片1590寄存器1545。
在至少一个实施例中，如图15F所示，使用统一存储器，所述统一存储器可经由用于访问物理处理器存储器1501-1502和GPU存储器1520-1523的公共虚拟存储器地址空间来寻址。在该实现方式中，在GPU 1510-1513上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器1501-1502，反之亦然，从而简化了可编程性。在至少一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器1501，第二部分被分配给第二处理器存储器1502，第三部分被分配给GPU存储器1520，以此类推。在至少一个实施例中，整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器1501-1502和GPU存储器1520-1523的每一个中，从而允许任何处理器或GPU采用映射到任何物理存储器的虚拟地址访问该存储器。
在至少一个实施例中，一个或更多个MMU 1539A-1539E内的偏置/一致性管理电路1594A-1594E确保一个或更多个主机处理器(例如，1505)与GPU 1510-1513的高速缓存之间的高速缓存一致性，并实现指示应在其中存储某些类型的数据的物理存储器的偏置技术。虽然在图15F中示出了偏置/一致性管理电路1594A-1594E的多个实例，但可以在一个或更多个主机处理器1505的MMU内和/或在加速器集成电路1536内实现偏置/一致性电路。
一个实施例允许将GPU附加存储器1520-1523映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与完整系统高速缓存一致性相关的性能缺陷。在至少一个实施例中，将GPU附加存储器1520-1523作为系统存储器来访问而无需繁重的高速缓存一致性开销的能力为GPU卸载提供了有利的操作环境。在至少一个实施例中，该布置允许主机处理器1505软件设置操作数并访问计算结果，而没有传统的I/O DMA数据拷贝的开销。在至少一个实施例中，这样的传统拷贝包括驱动程序调用、中断和存储器映射I/O(MMIO)访问，相对于简单的存储器访问而言，这些访问效率均较低。在至少一个实施例中，在没有高速缓存一致性开销的情况下访问GPU附加存储器1520-1523的能力对于卸载的计算的执行时间可能是关键的。在至少一个实施例中，例如，在具有大量流式写入存储器流量的情况下，高速缓存一致性开销可以显著降低GPU 1510-1513所看到的有效写入带宽。在至少一个实施例中，操作数设置的效率、结果访问的效率和GPU计算的效率可能会在确定GPU卸载的有效性方面发挥作用。
在至少一个实施例中，GPU偏置和主机处理器偏置的选择由偏置跟踪器数据结构驱动。在至少一个实施例中，例如，可以使用偏置表，所述偏置表可以是页面粒度结构(例如，以存储器页面的粒度来控制)，该页面粒度结构包括每个GPU附加的存储器页面1或2位。在至少一个实施例中，在GPU 1510-1513中具有或不具有偏置高速缓存(例如，用于高速缓存偏置表的频繁/最近使用的条目)的情况下，可以在一个或更多个GPU附加存储器1520-1523的被盗存储器范围中实现偏置表。在至少一个实施例中，替代地，可以在GPU内维护整个偏置表。
在至少一个实施例中，在实际访问GPU存储器之前，访问与对GPU附加存储器1520-1523的每次访问相关联的偏置表条目，从而引起以下操作。在至少一个实施例中，来自GPU1510-1513的在GPU偏置中找到其页面的本地请求被直接转发到对应的GPU存储器1520-1523。在至少一个实施例中，来自GPU的在主机偏置中找到其页面的本地请求被转发至处理器1505(例如，通过上文所述的高速链路)。在至少一个实施例中，来自处理器1505的在主机处理器偏置中找到所请求页面的请求完成了与正常存储器读取类似的请求。在至少一个实施例中，替代地，可以将指向GPU偏置页面的请求转发到GPU 1510-1513。在至少一个实施例中，如果GPU当前不使用页面，则GPU可随后将页面迁移到主机处理器偏置。在至少一个实施例中，页面的偏置状态可以通过基于软件的机制、基于硬件辅助的软件的机制、或者在有限的情况下通过纯粹基于硬件的机制来改变。
在至少一个实施例中，一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用随后调用GPU的设备驱动程序，所述设备驱动程序随后发送消息(或使命令描述符入队)到GPU，引导GPU改变偏置状态，并在某些迁移中在主机中执行高速缓存刷新操作。在至少一个实施例中，高速缓存刷新操作用于从主机处理器1505偏置到GPU偏置的迁移，但是不用于相反的迁移。
在至少一个实施例中，高速缓存一致性是通过暂时渲染主机处理器1505无法高速缓存的GPU偏置页面来维护的。在至少一个实施例中，为了访问这些页面，处理器1505可以请求来自GPU 1510的访问，GPU 1510可以或可以不立即授予访问权限。因此，在至少一个实施例中，为了减少处理器1505和GPU 1510之间的通信，确保GPU偏置页面是GPU所需的页面而不是主机处理器1505所需的页面是有益的，反之亦然。
在至少一个实施例中，一个或更多个硬件结构715用于执行一个或更多个实施例。本文结合图7A和/或7B提供关于硬件结构(x)715的细节。
在至少一个实施例中，可以在图15的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图16A-16B示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图16A和16B是示出根据本文描述的实施例的用于SoC内的示例性图形处理器的框图。图16A示出了根据至少一个实施例的可以使用一个或更多个IP核心制造的片上系统集成电路的示例性图形处理器1610。图16B示出了根据至少一个实施例的可以使用一个或更多个IP核心制造的片上系统集成电路的附加示例性图形处理器1640。在至少一个实施例中，图16A的图形处理器1610是低功率图形处理器核心。在至少一个实施例中，图16B的图形处理器1640是更高性能的图形处理器核心。在至少一个实施例中，图形处理器1610、1640中的每一个可以是图14的图形处理器1410的变体。
在至少一个实施例中，图形处理器1610包括顶点处理器1605和一个或更多个片段处理器1615A-1615N(例如1615A、1615B、1615C、1615D至1615N-1和1615N)。在至少一个实施例中，图形处理器1610可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1605被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1615A-1615N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1605执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，一个或更多个片段处理器1615A-1615N使用由顶点处理器1605生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器1615A-1615N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器1610附加地包括一个或更多个存储器管理单元(MMU)1620A-1620B、一个或更多个高速缓存1625A-1625B和一个或更多个电路互连1630A-1630B。在至少一个实施例中，一个或更多个MMU 1620A-1620B提供用于图形处理器1610的虚拟到物理地址的映射，包括用于顶点处理器1605和/或片段处理器1615A-1615N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1625A-1625B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 1620A-1620B可以与系统内的其他MMU同步，包括与图14的一个或更多个应用程序处理器1405、图像处理器1415和/或视频处理器1420相关联的一个或更多个MMU，使得每个处理器1405-1420可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1630A-1630B使图形处理器1610能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器1640包括图16A的图形处理器1610的一个或更多个MMU 1620A-1620B、高速缓存1625A-1625B和电路互连1630A-1630B。在至少一个实施例中，图形处理器1640包括一个或更多个着色器核心1655A-1655N(例如，1655A、1655B、1655C、1655D、1655E、1655F、至1655N-1和1655N)，它提供了一个统一的着色器核心架构，其中单个核心或一种核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1640包括核心间任务管理器1645，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1655A-1655N和分块单元1658，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在集成电路图16A和/或图16B中用于至少部分地基于使用神经网络训练操作、神经网络函数或架构，或本文所述的神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，可以在图16A或16B的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图17A-17B示出了根据本文描述的实施例的附加示例性图形处理器逻辑。在至少一个实施例中，图17A示出了可以包括在图14的图形处理器1410内的图形核心1700，并且在至少一个实施例中，其可以是如图20B所示的统一着色器核心1655A-1655N。图17B示出了在至少一个实施例中的适用于在多芯片模块上部署的高度并行的通用图形处理单元1730。
在至少一个实施例中，图形核心1700包括共享指令高速缓存1702、纹理单元1718和高速缓存/共享存储器1720，它们对于图形核心1700内的执行资源是通用的。在至少一个实施例中，图形核心1700可包括多个切片1701A-1701N或每个核心的分区，并且图形处理器可包括图形核心1700的多个实例。在至少一个实施例中，切片1701A-1701N可包括支持逻辑，所述逻辑包括本地指令高速缓存1704A-1704N、线程调度器1706A-1706N、线程分派器1708A-1708N和一组寄存器1710A-1710N。在至少一个实施例中，切片1701A-1701N可以包括一组附加功能单元(AFU 1712A-1712N)、浮点单元(FPU 1714A-1714N)、整数算术逻辑单元(ALU 1716A-1716N)、地址计算单元(ACU 1713A-1713N)、双精度浮点单元(DPFPU 1715A-1715N)和矩阵处理单元(MPU 1717A-1717N)。
在至少一个实施例中，FPU 1714A-1714N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 1715A-1715N则执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU 1716A-1716N可以以8位、16位和32位精度执行可变精度整数运算，并且可以配置为混合精度运算。在至少一个实施例中，MPU 1717A-1717N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 1717-1717N可以执行各种矩阵运算以加速机器学习应用程序框架，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 1712A-1712N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，正弦，余弦等)。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。这里结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图形核心1700中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
图17B示出了在至少一个实施例中的通用处理单元(GPGPU)1730，其可以被配置为使得高度并行的计算操作能够由一组图形处理单元来执行。在至少一个实施例中，GPGPU1730可以直接链接到GPGPU 1730的其他实例，以创建多GPU集群以提高用于深度神经网络的训练速度。在至少一个实施例中，GPGPU 1730包括主机接口1732，以实现与主机处理器的连接。在至少一个实施例中，主机接口1732是PCI Express接口。在至少一个实施例中，主机接口1732可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 1730接收主机处理器的命令，并使用全局调度器1734，以将与那些命令相关联的执行线程分配给一组计算集群1736A-1736H。在至少一个实施例中，计算群集1736A-1736H共享高速缓存存储器1738。在至少一个实施例中，高速缓存存储器1738可以用作计算群集1736A-1736H内的高速缓存存储器的更高级别的高速缓存。
在至少一个实施例中，GPGPU 1730包括存储器1744A-1744B，所述存储器1744A-1744B经由一组存储器控制器1742A-1742B与计算集群1736A-1736H耦合。在至少一个实施例中，存储器1744A-1744B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，其包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群1736A-1736H每个都包括一组图形核心，例如图17A的图形核心1700，所述图形核心可以包括多种类型的整数和浮点逻辑单元，所述逻辑单元可以在计算机各种精度范围上执行计算操作，包括适用于机器学习计算的精度。例如，在至少一个实施例中，每个计算集群1736A-1736H中的浮点单元的至少一个子集可以被配置为执行16位或32位浮点运算，而这些浮点单元的不同子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 1730的多个实例可以被配置为用作计算集群。在至少一个实施例中，计算集群1736A-1736H用于同步和数据交换的通信在实施例之间变化。在至少一个实施例中，GPGPU 1730的多个实例通过主机接口1732进行通信。在至少一个实施例中，GPGPU 1730包括I/O集线器1739，所述集线器将GPGPU 1730与GPU链路1740耦合，使得能够直接连接到GPGPU 1730的其他实例。在至少一个实施例中，GPU链路1740耦合到专用GPU到GPU桥，所述桥使得GPGP 1730的多个实例之间能够通信和同步。在至少一个实施例中，GPU链路1740与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 1730的多个实例位于单独的数据处理系统中，并通过可通过主机接口1732访问的网络设备进行通信。在至少一个实施例中，GPU链路1740可被配置为使得能够连接到主机除主机接口1732之外或作为其替代的处理器。
在至少一个实施例中，GPGPU 1730可以被配置为训练神经网络。在至少一个实施例中，可以在推理平台内使用GPGPU 1730。在至少一个实施例中，在其中使用GPGPU 1730进行推理的情况下，相对于使用GPGPU 1730训练神经网络时，GPGPU 1730可以包括更少的计算集群1736A-1736H。在至少一个实施例中，与存储器1744A-1744B相关联的存储器技术可以在推理和训练配置之间有所不同，其中更高带宽的存储器技术专用于训练配置。在至少一个实施例中，GPGPU 1730的推理配置可以支持推理特定指令。例如，在至少一个实施例中，推理配置可以提供对一个或更多个8位整数点积指令的支持，该指令可以在部署的神经网络的推理操作期间使用。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在GPGPU 1730中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，可以在图17A或图17B的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图18示出了根据至少一个实施例的计算机系统1800的框图。在至少一个实施例中，计算机系统1800包括具有一个或更多个处理器1802的处理子系统1801和系统存储器1804，所述系统存储器1804经由可包括存储器集线器1805的互连路径通信。在至少一个实施例中，存储器集线器1805可以是芯片组部件内的单独部件，或者可以集成在一个或更多个处理器1802内。在至少一个实施例中，存储器集线器1805通过通信链路1806与I/O子系统1811耦合。在一个实施例中，I/O子系统1811包括I/O集线器1807，所述I/O集线器可以使计算机系统1800能够接收来自一个或更多个输入设备1808的输入。在至少一个实施例中，I/O集线器1807可以使显示控制器向一个或更多个显示设备1810A提供输出，所述显示控制器可以包括在一个或更多个处理器1802中。在至少一个实施例中，与I/O集线器1807耦合的一个或更多个显示设备1810A可以包括本地，内部或嵌入式显示设备。
在至少一个实施例中，处理子系统1801包括经由总线或其他通信链路1813耦合到存储器集线器1805的一个或更多个并行处理器1812中,图图18中所示。在至少一个实施例中，通信链路1813可以使用任何一种许多基于标准的通信链路技术或协议，例如但不限于PCI Express，或者可以是特定于供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器1812形成计算集中的并行或矢量处理系统，所述系统可以包括大量处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器1812形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O集线器1807耦合的一个或更多个显示设备1810A之一。在至少一个实施例中，并行处理器1812还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备1810B。
在至少一个实施例中，系统存储单元1814可以连接到I/O集线器1807，以提供用于计算机系统1800的存储机制。在至少一个实施例中，I/O交换机1816可以用于提供一个接口机制，以实现I/O集线器1807与其他组件之间的连接，例如可以集成到平台中的网络适配器1818和/或无线网络适配器1819，以及可以通过一个或更多个附加设备1820添加的各种其他设备。在至少一个实施例中，网络适配器1818可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器1819可以包括Wi-Fi、蓝牙、近场通信(NFC)中的一个或更多个，或包括一个或更多个无线电设备的其他网络设备。
在至少一个实施例中，计算机系统1800可以包括未明确示出的其他组件，所述其他组件包括USB或其他端口连接、光学存储驱动器、视频捕获设备等，所述其他组件也可以连接到I/O集线器1807。在至少一个实施例中，可以使用任何合适的协议(例如基于PCI(外围组件互连)的协议(例如PCI-Express)或其他总线或点对点通信接口和/或协议)来实现互连图18中各个组件的通信路径，例如NV-Link高速互连或互连协议。
在至少一个实施例中，一个或更多个并行处理器1812包括为图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并构成图形处理单元(GPU)。在至少一个实施例中，并行处理器1812包括为通用处理而优化的电路。在至少一个实施例中，计算机系统1800的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器1812、存储器集线器1805、处理器1802和I/O集线器1807，可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算机系统1800的组件可以被集成到单个封装中，以形成系统级封装(SIP)配置。在至少一个实施例中，计算机系统1800的组件的至少一部分可以被集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连到模块化计算机系统中。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图18的系统1800中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。
在至少一个实施例中，可以在图18的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
处理器
图19A示出了根据至少一个实施例的并行处理器1900。在至少一个实施例中，并行处理器1900的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在至少一个实施例中，所示的并行处理器1900是根据至少一个实施例的图18所示的一个或更多个并行处理器1812的变体。
在至少一个实施例中，并行处理器1900包括并行处理单元1902。在至少一个实施例中，并行处理单元1902包括I/O单元1904，其使得能够与其他设备进行通信，包括并行处理单元1902的其他实例。在至少一个实施例中，I/O单元1904可以直接连接到其他设备。在至少一个实施例中，I/O单元1904通过使用集线器或交换机接口(例如，存储器集线器1905)与其他设备连接。在至少一个实施例中，存储器集线器1905和I/O单元1904之间的连接形成通信链路1813，如图18所示。在至少一个实施例中，I/O单元1904与主机接口1906和存储器交叉开关1916连接，其中主机接口1906接收用于执行处理操作的命令，而存储器交叉开关1916接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口1906经由I/O单元1904接收命令缓冲区时，主机接口1906可以引导工作操作以执行那些命令到前端1908。在至少一个实施例中，前端1908与调度器1910耦合，调度器1910配置成将命令或其他工作项分配给处理集群阵列1912。在至少一个实施例中，调度器1910确保在将任务分配给处理集群阵列1912之前，处理集群阵列1912被正确地配置并且处于有效状态。在至少一个实施例中，调度器1910通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器1910可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列1912上执行的线程的快速抢占和上下文切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃之一在处理阵列1912上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器1910的微控制器内的调度器1910逻辑在处理阵列1912上自动分配。
在至少一个实施例中，处理集群阵列1912可以包括多达“N”个处理集群(例如，集群1914A、集群1914B到集群1914N)。在至少一个实施例中，处理集群阵列1912的每个集群1914A-1914N可以执行大量并发线程。在至少一个实施例中，调度器1910可以使用各种调度和/或工作分配算法将工作分配给处理集群阵列1912的集群1914A-1914N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器1910动态地处理，或者可以在配置为由处理集群阵列1912执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理集群阵列1912的不同的集群1914A-1914N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理集群阵列1912可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理集群阵列1912配置成执行通用并行计算操作。例如，在至少一个实施例中，处理集群阵列1912可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理集群阵列1912配置成执行并行图形处理操作。在至少一个实施例中，处理集群阵列1912可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列1912可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元1902可以经由I/O单元1904从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器1922)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元1902用于执行图形处理时，调度器1910可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理集群阵列1912的多个集群1914A-1914N。在至少一个实施例中，处理集群阵列1912的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群1914A-1914N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群1914A-1914N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理集群阵列1912可以经由调度器1910接收要执行的处理任务，该调度器1910从前端1908接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如，表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器1910可以配置成获取与任务相对应的索引，或者可以从前端1908接收索引。在至少一个实施例中，前端1908可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理集群阵列1912配置成有效状态。
在至少一个实施例中，并行处理单元1902的一个或更多个实例中的每一个可以与并行处理器存储器1922耦合。在至少一个实施例中，可以经由存储器交叉开关1916访问并行处理器存储器1922，所述存储器交叉开关1916可以接收来自处理集群阵列1912以及I/O单元1904的存储器请求。在至少一个实施例中，存储器交叉开关1916可以经由存储器接口1918访问并行处理器存储器1922。在至少一个实施例中，存储器接口1918可以包括多个分区单元(例如，分区单元1920A、分区单元1920B到分区单元1920N)，其可各自耦合至并行处理器存储器1922的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元1920A-1920N为配置为等于存储器单元的数量，使得第一分区单元1920A具有对应的第一存储器单元1924A，第二分区单元1920B具有对应的存储器单元1924B，第N分区单元1920N具有对应的第N存储器单元1924N。在至少一个实施例中，分区单元1920A-1920N的数量可以不等于存储器设备的数量。
在至少一个实施例中，存储器单元1924A-1924N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元1924A-1924N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元1924A-1924N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元1920A-1920N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器1922的可用带宽。在至少一个实施例中，可以排除并行处理器存储器1922的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理集群阵列1912的集群1914A-1914N中的任何一个都可以处理将被写入并行处理器存储器1922内的任何存储器单元1924A-1924N中的数据。在至少一个实施例中，存储器交叉开关1916可以配置为将每个集群1914A-1914N的输出传输到任何分区单元1920A-1920N或另一个集群1914A-1914N，集群1914A-1914N可以对输出执行其他处理操作。在至少一个实施例中，每个集群1914A-1914N可以通过存储器交叉开关1916与存储器接口1918通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关1916具有到存储器接口1918的连接以与I/O单元1904通信，以及到并行处理器存储器1922的本地实例的连接，从而使不同处理集群1914A-1914N内的处理单元与系统存储器或不是并行处理单元1902本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关1916可以使用虚拟通道来分离集群1914A-1914N和分区单元1920A-1920N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元1902的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元1902的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元1902的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元1902或并行处理器1900的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图19B是根据至少一个实施例的分区单元1920的框图。在至少一个实施例中，分区单元1920是图19A的分区单元1920A-1920N之一的实例。在至少一个实施例中，分区单元1920包括L2高速缓存1921、帧缓冲区接口1925和ROP 1926(光栅操作单元)。在至少一个实施例中，L2高速缓存1921是读/写高速缓存，其配置成执行从存储器交叉开关1916和ROP1926接收的加载和存储操作。在至少一个实施例中，L2高速缓存1921将读取未命中和紧急回写请求输出到帧缓冲区接口1925以进行处理。在至少一个实施例中，还可以经由帧缓冲区接口1925将更新发送到帧缓冲区以进行处理。在至少一个实施例中，帧缓冲区接口1925与并行处理器存储器中的存储器单元(诸如图19A的存储器单元1924A-1924N(例如，在并行处理器存储器1922内))之一相互作用。
在至少一个实施例中，ROP 1926是一种处理单元，其执行光栅操作，诸如模版、z测试、混合等。在至少一个实施例中，ROP 1926然后输出存储在图形存储器中的处理后的图形数据。在至少一个实施例中，ROP 1926包括压缩逻辑以压缩被写入存储器的深度或颜色数据并解压缩从存储器读取的深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算法中的一种或更多种的无损压缩逻辑。在至少一个实施例中，ROP1926执行的压缩的类型可以基于要压缩的数据的统计特性而变化。例如，在至少一个实施例中，基于每图块基础上的深度和颜色数据执行增量颜色压缩。
在至少一个实施例中，ROP 1926包括在每个处理集群内(例如，图19A的集群1914A-1914N)，而不是在分区单元1920内。在至少一个实施例中，通过存储器交叉开关1916而不是像素片段数据传输对像素数据的读取和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上(诸如图22的一个或更多个显示设备2210)显示，由处理器2202路由以供进一步处理，或者由图19A的并行处理器1900内的处理实体路由以供进一步处理。
图19C是根据至少一个实施例的并行处理单元内的处理集群1914的框图。在至少一个实施例中，处理集群是图19A的处理集群1914A-1914N之一的实例。在至少一个实施例中，处理集群1914可以配置成并行执行许多线程，其中“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器1932来控制处理集群1914的操作。在至少一个实施例中，管线管理器1932从图19A的调度器1910接收指令，通过图形多处理器1934和/或纹理单元1936管理这些指令的执行。在至少一个实施例中，图形多处理器1934是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群1914内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群1914内可以包括图形多处理器1934的一个或更多个实例。在至少一个实施例中，图形多处理器1934可以处理数据，并且数据交叉开关1940可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器1932可以通过指定要经由数据交叉开关1940分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群1914内的每个图形多处理器1934可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种操作，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用这些相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群1914的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器1934内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器1934内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器1934内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器1934内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器1934上同时执行多个线程组。
在至少一个实施例中，图形多处理器1934包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器1934可以放弃内部高速缓存并使用处理集群1914内的高速缓存存储器(例如，L1高速缓存1948)。在至少一个实施例中，每个图形多处理器1934还可以访问分区单元(例如，图19A的分区单元1920A-1920N)内的L2高速缓存，这些分区单元在所有处理集群1914之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器1934还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元1902外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群1914包括图形多处理器1934的多个实例，它们可以共享可以存储在L1高速缓存1948中的公共指令和数据。
在至少一个实施例中，每个处理集群1914可以包括配置成将虚拟地址映射为物理地址的存储器管理单元(“MMU”)1945。在至少一个实施例中，MMU 1945的一个或更多个实例可以驻留在图19A的存储器接口1918内。在至少一个实施例中，MMU 1945包括一组页表条目(PTE)，用于将虚拟地址映射到图块的物理地址(更多关于分块)和缓存线索引(如果使用的话)。在至少一个实施例中，MMU 1945可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器1934或L1高速缓存1948或处理集群1914内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群1914，使得每个图形多处理器1934耦合到纹理单元1936，以执行纹理映射操作，所述操作确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器1934内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器1934将处理后的任务输出到数据交叉开关1940，以将处理后的任务提供给另一处理集群1914以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关1916的系统存储器中。在至少一个实施例中，preROP 1942(光栅前操作单元)配置成从图形多处理器1934接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图19A的分区单元1920A-1920N)一起定位。在至少一个实施例中，PreROP 1942单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图形处理集群1914中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
图19D示出了根据至少一个实施例的图形多处理器1934。在至少一个实施例中，图形多处理器1934与处理集群1914的管线管理器1932耦合。在至少一个实施例中，图形多处理器1934具有执行管线，该执行管线包括但不限于指令高速缓存1952、指令单元1954、地址映射单元1956、寄存器文件1958、一个或更多个通用图形处理单元(GPGPU)核心1962和一个或更多个加载/存储单元1966。在至少一个实施例中，GPGPU核心1962和加载/存储单元1966与高速缓存存储器1972和共享存储器1970通过存储器和高速缓存互连1968耦合。
在至少一个实施例中，指令高速缓存1952从管线管理器1932接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存1952中并将其分派以供指令单元1954执行。在一个实施例中，指令单元1954可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心1962内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元1956可以用于将统一地址空间中的地址转换成可以由加载/存储单元1966访问的不同的存储器地址。
在至少一个实施例中，寄存器文件1958为图形多处理器1934的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件1958为连接到图形多处理器1934的功能单元(例如，GPGPU核心1962、加载/存储单元1966)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件1958，使得为每个功能单元分配寄存器文件1958的专用部分。在至少一个实施例中，寄存器文件1958在图形多处理器1934正在执行的不同线程束之间划分。
在至少一个实施例中，GPGPU核心1962可以各自包括用于执行图形多处理器1934的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。在至少一个实施例中，GPGPU核心1962在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心1962的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器1934可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心1962中的一个或更多个也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心1962包括能够对多组数据执行单个指令的SIMD逻辑。在至少一个实施例中，GPGPU核心1962可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连1968是将图形多处理器1934的每个功能单元连接到寄存器文件1958和共享存储器1970的互连网络。在至少一个实施例中，存储器和高速缓存互连1968是交叉开关互连，其允许加载/存储单元1966在共享存储器1970和寄存器文件1958之间实现加载和存储操作。在至少一个实施例中，寄存器文件1958可以以与GPGPU核心1962相同的频率操作，从而在GPGPU核心1962和寄存器文件1958之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器1970可以用于启用在图形多处理器1934内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器1972可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元1936之间通信的纹理数据。在至少一个实施例中，共享存储器1970也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器1972中的自动高速缓存的数据之外，在GPGPU核心1962上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同封装或芯片上，并通过内部处理器总线/互连(例如，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以工作描述符中包含的命令/指令序列的形式向该GPU分配工作。在至少一个实施例中，该GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图形多处理器1934中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，可以在图19A到19D的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图20示出了根据至少一个实施例的多GPU计算系统2000。在至少一个实施例中，多GPU计算系统2000可以包括经由主机接口交换机2004耦合到多个通用图形处理单元(GPGPU)2006A-D的处理器2002。在至少一个实施例中，主机接口交换机2004是将处理器2002耦合到PCI Express总线的PCI Express交换机设备，处理器2002可以通过PCIExpress总线与GPGPU 2006A-D通信。在至少一个实施例中，GPGPU 2006A-D可以经由一组高速P2P GPU到GPU链路2016互连。在至少一个实施例中，GPU到GPU链路2016经由专用GPU链路连接到GPGPU 2006A-D中的每一个。在至少一个实施例中，P2P GPU链路2016使得能够在每个GPGPU 2006A-D之间进行直接通信，而无需通过处理器2002所连接的主机接口总线2004进行通信。在至少一个实施例中，在GPU到GPU业务定向到P2PGPU链路2016的情况下，主机接口总线2004保持可用于系统存储器访问或例如经由一个或更多个网络设备与多GPU计算系统2000的其他实例进行通信。虽然在至少一个实施例中，GPGPU 2006A-D经由主机接口交换机2004连接到处理器2002，但是在至少一个实施例中，处理器2002包括对P2P GPU链路2016的直接支持，并且可以直接连接到GPGPU 2006A-D。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在多GPU计算系统2000中使用，用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，可以在图20的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图21是根据至少一个实施例的图形处理器2100的框图。在至少一个实施例中，图形处理器2100包括环形互连2102、管线前端2104、媒体引擎2137和图形核心2180A-2180N。在至少一个实施例中，环形互连2102将图形处理器2100耦合到其他处理单元，所述处理单元包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2100是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器2100经由环形互连2102接收多批命令。在至少一个实施例中，输入的命令由管线前端2104中的命令流转化器(streamer)2103解释。在至少一个实施例中，图形处理器2100包括可扩展执行逻辑，用于经由图形核心2180A-2180N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2103将命令提供给几何管线2136。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2103将命令提供给视频前端2134，该视频前端与媒体引擎2137耦合。在至少一个实施例中，媒体引擎2137包括用于视频和图像后处理的视频质量引擎(VQE)2130，以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2133引擎。在至少一个实施例中，几何管线2136和媒体引擎2137各自生成用于由至少一个图形核心2180提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器2100包括具有模块化核心2180A-2180N(有时称为核心切片)的可伸缩线程执行资源，每个具有多个子核心2150A-550N、2160A-2160N(有时称为核心子切片)。在至少一个实施例中，图形处理器2100可以具有任意数量的图形核心2180A到2180N。在至少一个实施例中，图形处理器2100包括图形核心2180A，其具有至少第一子核心2150A和第二子核心2160A。在至少一个实施例中，图形处理器2100是具有单个子核心(例如，2150A)的低功率处理器。在至少一个实施例中，图形处理器2100包括多个图形核心2180A-2180N，每个图形核心包括一组第一子核心2150A 2150N和一组第二子核心2160A-2160N。在至少一个实施例中，第一子核2150A-2150N中的每个子核至少包括第一组执行单元2152A、2152N和媒体/纹理采样器2154A-2154N。在至少一个实施例中，第二子核2160A-2160N中的每个子核至少包括第二组执行单元2162A-2162N和采样器2164A-2164N。在至少一个实施例中，每个子核心2150A-2150N、2160A、2160N共享一组共享资源2170A-2170N。在至少一个实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715可以在图形处理器2100中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。
在至少一个实施例中，可以在图21的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图22是根据至少一个实施例的说明用于处理器2200的微架构的框图，该处理器2200可以包括用于执行指令的逻辑电路。在至少一个实施例中，处理器2200可以执行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用指令等。在至少一个实施例中，处理器2200可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2200可以执行指令以加速机器学习或深度学习算法、训练或推理。
在至少一个实施例中，处理器2200包括有序前端(“前端”)2201，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2201可以包括几个单元。在至少一个实施例中，指令预取器2226从存储器中获取指令并将指令提供给指令解码器2228，指令解码器2228又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2228将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2228将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个实施例中，跟踪高速缓存2230可以将解码的微指令组装成微指令队列2234中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2230遇到复杂指令时，微码ROM 2232提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2228可以访问微码ROM 2232以执行该指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2228处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM 2232中。在至少一个实施例中，追踪高速缓存器2230参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2232读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM2232完成对指令的微操作排序之后，机器的前端2201可以恢复从追踪高速缓存2230获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2203可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。在至少一个实施例中，乱序执行引擎2203包括但不限于分配器/寄存器重命名器2240、存储器微指令队列2242、整数/浮点微指令队列2244、存储器调度器2246、快速调度器2202、慢速/通用浮点调度器(“慢速/通用FP调度器”)2204和简单浮点调度器(“简单FP调度器”)2206。在至少一个实施例中，快速调度器2202、慢速/通用浮点调度器2204和简单浮点调度器2206也统称为“微指令调度器2202、2204、2206”。分配器/寄存器重命名器2240分配每个微指令按序列执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2240将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2240还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2242用于存储器操作和整数/浮点微指令队列2244用于非存储器操作，在存储器调度器2246和微指令调度器2202、2204、2206的前面。在至少一个实施例中，微指令调度器2202、2204、2206基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，快速调度器2202可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2204和简单浮点调度器2206可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2202、2204、2206对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块b11包括但不限于整数寄存器文件/支路网络2208、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2210、地址生成单元(“AGU”)2212和2214、快速算术逻辑单元(“快速ALU”)2216和2218、慢速算术逻辑单元(“慢速ALU”)2220、浮点ALU(“FP”)2222和浮点移动单元(“FP移动”)2224。在至少一个实施例中，整数寄存器文件/支路网络2208和浮点寄存器文件/旁路网络2210在本文中也称为“寄存器文件2208、2210”。在至少一个实施例中，AGU 2212和2214、快速ALU 2216和2218、慢速ALU 2220、浮点ALU 2222和浮点移动单元2224在本文中也称为“执行单元2212、2214、2216、2218、2220、2222和2224”。在至少一个实施例中，执行块b11可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2208、2210可以布置在微指令调度器2202、2204、2206与执行单元2212、2214、2216、2218、2220、2222和2224之间。在至少一个实施例中，整数寄存器文件/支路网络2208执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2210执行浮点操作。在至少一个实施例中，寄存器文件2208、2210中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2208、2210可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2208可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2210可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2212、2214、2216、2218、2220、2222、2224可以执行指令。在至少一个实施例中，寄存器文件2208、2210存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2200可以包括但不限于任何数量的执行单元2212、2214、2216、2218、2220、2222、2224及其组合。在至少一个实施例中，浮点ALU 2222和浮点移动单元2224，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2222可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2216、2218。在至少一个实施例中，快速ALU 2216、2218可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2220，因为慢速ALU 2220可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGUS 2212、2214执行。在至少一个实施例中，快速ALU 2216、快速ALU 2218和慢速ALU 2220可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU2216、快速ALU 2218和慢速ALU 2220以支持包括十六、三十二、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2222和浮点移动单元2224可以结合SIMD和多媒体指令对128位宽的打包数据操作数进行操作。
在至少一个实施例中，微指令调度器2202、2204、2206在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2200中推测性地调度和执行微指令，处理器2200还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，可以将推理和/或训练逻辑715的部分或全部并入执行块2211以及示出或未示出的其他存储器或寄存器。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用执行块2211中示出的一个或更多个ALU。此外，在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，该寄存器和/或寄存器配置执行块2211的ALU以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，可以在图22的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图23示出了根据至少一个实施例的深度学习应用程序处理器2300。在至少一个实施例中，深度学习应用程序处理器2300使用指令，如果由深度学习应用程序处理器2300执行，则指令使深度学习应用程序处理器2300执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，深度学习应用程序处理器2300是专用集成电路(ASIC)。在至少一个实施例中，应用程序处理器2300执行矩阵乘法运算或者“硬连线”到硬件中，作为执行一个或更多个指令或两者的结果。在至少一个实施例中，深度学习应用程序处理器2300包括但不限于处理集群2310(1)-2310(12)、芯片间链路(“ICL”)2320(1)-2320(12)、芯片间控制器(“ICC”)2330(1)-2330(2)、第二代高带宽存储器(“HBM2”)2340(1)-2340(4)、存储器控制器(“Mem Ctrlr”)2342(1)-2342(4)、高带宽存储器物理层(“HBM PHY”)2344(1)-2344(4)、管理控制器中央处理单元(“管理控制器CPU”)2350、串行外围设备接口、内部集成电路和通用输入/输出块(“SPI、I2C、GPIO”)2360，外围组件互连快速控制器和直接存储器访问块(“PCIe控制器和DMA”)2370、以及十六通道外围组件互连快速端口(“PCI Express x 16”)2380。
在至少一个实施例中，处理集群2310可以执行深度学习操作，包括基于至少部分地基于一种或多种训练技术(包括本文描述的那些)计算的权重参数的推断或预测操作。在至少一个实施例中，每个处理集群2310可以包括但不限于任何数量和类型的处理器。在至少一个实施例中，深度学习应用程序处理器2300可以包括任何数量和类型的处理集群2300。在至少一个实施例中，芯片间链路2320是双向的。在至少一个实施例中，芯片间链路2320和芯片间控制器2330使多个深度学习应用程序处理器2300能够交换信息，包括从执行一个或更多个神经网络中体现的一种或更多种机器学习算法而产生的激活信息。在至少一个实施例中，深度学习应用程序处理器2300可以包括任意数量(包括零)和类型的ICL 2320和ICC 2330。
在至少一个实施例中，HBM2 2340提供总共32GB的存储器。在至少一个实施例中，HBM2 2340(i)与存储器控制器2342(i)和HBM PHY 2344(i)都相关联。在至少一个实施例中，任何数量的HBM2 2340可以提供任何类型和总量的高带宽存储器，并且可以与任何数量(包括零)和类型的存储器控制器2342和HBM PHY 2344相关联。在至少一个实施例中，可以用任何数量和类型的块替换SPI、I2C、GPIO 3360、PCIe控制器2360和DMA 2370和/或PCIe2380，以任何技术上可行的方式实现任何数量和类型的通信标准。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(例如神经网络)，以预测或推理提供给深度学习应用程序处理器2300的信息。在至少一个实施例中，深度学习应用程序处理器2300用于基于已经由另一处理器或系统或由深度学习应用程序处理器2300训练的经训练的机器学习模型(例如，神经网络)来推理或预测信息。在至少一个实施例中，处理器2300可以用于执行本文所述的一个或更多个神经网络用例。
图24是根据至少一个实施例的神经形态处理器2400的框图。在至少一个实施例中，神经形态处理器2400可以从神经形态处理器2400外部的源接收一个或更多个输入。在至少一个实施例中，这些输入可以被传输到神经形态处理器2400内的一个或更多个神经元2402。在至少一个实施例中，可以使用包括一个或更多个算术逻辑单元(ALU)的电路或逻辑来实现神经元2402及其组件。在至少一个实施例中，神经形态处理器2400可以包括但不限于成千上万个神经元2402的实例，但是可以使用任何合适数量的神经元2402。在至少一个实施例中，神经元2402的每个实例可以包括神经元输入2404和神经元输出2406。在至少一个实施例中，神经元2402可以生成可以传输到神经元2402的其他实例的输入的输出。在至少一个实施例中，神经元输入2404和神经元输出2406可以经由突触2408互连。
在至少一个实施例中，神经元2402和突触2408可以互连，使得神经形态处理器2400操作以处理或分析由神经形态处理器2400接收的信息。在至少一个实施例中，当通过神经元输入2404接收到的输入超过阈值时，神经元2402可以发送输出脉冲(或“触发”或“峰值”)。在至少一个实施例中，神经元2402可以对在神经元输入2404处接收到的信号进行求和或积分。例如，在至少一个实施例中，神经元2402可以实现为有泄漏的积分-触发神经元，其中如果求和(称为“膜电位”)超过阈值，则神经元2402可以使用诸如sigmoid或阈值函数的传递函数来产生输出(或“触发”)。在至少一个实施例中，泄漏的积分-触发神经元可以将在神经元输入2404处接收到的信号求和成膜电位，并且可以应用程序衰减因子(或泄漏)以减小膜电位。在至少一个实施例中，如果在神经元输入2404处接收到足够快以超过阈值的多个输入信号(即，在膜电势衰减得太低而不能触发之前)，则泄漏的积分-触发神经元可能会触发。在至少一个实施例中，神经元2402可以使用接收输入、将输入积分到膜电位、并衰减膜电位的电路或逻辑来实现。在至少一个实施例中，可以对输入求平均，或者可以使用任何其他合适的传递函数。此外，在至少一个实施例中，神经元2402可以包括但不限于当将传递函数应用程序于神经元输入2404的结果超过阈值时在神经元输出2406处产生输出尖峰的比较器电路或逻辑。在至少一个实施例中，一旦神经元2402触发，它可以通过例如将膜电位复位为0或另一合适的默认值来忽略先前接收的输入信息。在至少一个实施例中，一旦膜电位被重置为0，则神经元2402可以在合适的时间段(或修复期)之后恢复正常操作。
在至少一个实施例中，神经元2402可以通过突触2408互连。在至少一个实施例中，突触2408可以操作以将从第一神经元2402的输出的信号传输到第二神经元2402的输入。在至少一个实施例中，神经元2402可以在一个以上的突触2408实例上传输信息。在至少一个实施例中，神经元输出2406的一个或更多个实例可以通过突触2408的实例连接到同一神经元2402中神经元输入2404的实例。在至少一个实施例中，相对于突触2408的那个实例，神经元2402的实例产生要在突触2408的实例上传输的输出可以被称为“突触前神经元”。在至少一个实施例中，相对于突触2408的实例，神经元2402的实例接收通过突触2408的实例传输的输入可以被称为“突触后神经元”。在至少一个实施例中，关于突触2408的各种实例，因为神经元2402的实例可以接收来自一个或更多个突触2408实例的输入，并且还可以通过一个或更多个突触2408实例传输输出，因此神经元2402的单个实例可以既是“突触前神经元”又是“突触后神经元”。
在至少一个实施例中，神经元2402可以被组织成一层或更多层。在至少一个实施例中，神经元2402的每个实例可以具有一个神经元输出2406，该神经元输出2406可以通过一个或更多个突触2408扇出到一个或更多个神经元输入2404。在至少一个实施例中，第一层2410中的神经元2402的神经元输出2406可以连接到第二层2412中的神经元2402的神经元输入2404。在至少一个实施例中，层2410可以被称为“前馈层”。在至少一个实施例中，在第一层2410的实例中神经元2402的每个实例可以扇出到第二层2412中的神经元2402的每个实例。在至少一个实施例中，第一层2410可以被称为“完全连接的前馈层”。在至少一个实施例中，在第二层2412的每个实例中的神经元2402的每个实例扇出到少于在第三层2414中的神经元2402的所有实例。在至少一个实施例中，第二层2412可以被称为“稀疏连接的前馈层”。在至少一个实施例中，第二层2412中的神经元2402可以扇出到多个其他层中的神经元2402，也包括扇出到第二层2412中的神经元2402。在至少一个实施例中，第二层2412可以被称为“循环层”。神经形态处理器2400可以包括但不限于循环层和前馈层的任何合适的组合，包括但不限于稀疏连接的前馈层和完全连接的前馈层。
在至少一个实施例中，神经形态处理器2400可以包括但不限于可重新配置的互连架构或专用硬连线互连，以将突触2408连接到神经元2402。在至少一个实施例中，神经形态处理器2400可以包括但不限于电路或逻辑，其根据神经网络拓扑结构和神经元扇入/扇出，允许根据需要将突触分配给不同神经元2402。例如，在至少一个实施例中，可以使用互连结构(诸如片上网络)或通过专用连接将突触2408连接到神经元2402。在至少一个实施例中，可以使用电路或逻辑来实现突触互连及其组件。
图25是图形处理器2500的框图，该图形处理器可以是分立的图形处理单元，或者可以是与多个处理核心集成的图形处理器。在至少一个实施例中，图形处理器2500经由存储器映射的I/O接口与图形处理器2500上的寄存器以及放置在存储器中的命令进行通信。在至少一个实施例中，图形处理器2500包括用于访问存储器的存储器接口2514。在至少一个实施例中，存储器接口2514是到本地存储器、一个或更多个内部高速缓存、一个或更多个共享的外部高速缓存和/或到系统存储器的接口。
在至少一个实施例中，图形处理器2500还包括用于将显示输出数据驱动到显示设备2520的显示控制器2502。在至少一个实施例中，显示控制器2502包括用于显示设备2520的一个或更多个覆盖平面的硬件以及多层视频或用户接口元素的组合。在至少一个实施例中，显示设备2520可以是内部或外部显示设备。在至少一个实施例中，显示设备2520是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在至少一个实施例中，图形处理器2500包括视频编解码器引擎2506，以将媒体编码、解码或转码为一种或更多种媒体编码格式，从一种或更多种媒体编码格式编码、解码或转码，或在一种或更多种媒体编码格式之间进行编码、解码或转码，所述媒体编码格式包括但不限于运动图像专家组(MPEG)格式(例如MPEG-2)，高级视频编码(AVC)格式(例如H.264/MPEG-4AVC，以及美国电影电视工程师协会(SMPTE)421M/VC-1)和联合图像专家组(JPEG)格式(例如JPEG)和MotionJPEG(MJPEG)格式。
在至少一个实施例中，图形处理器2500包括块图像传送(BLIT)引擎2504，以执行二维(2D)光栅化器操作，包括例如位边界块传送。但是，在至少一个实施例中，使用图形处理引擎(GPE)2510的一个或更多个组件来执行2D图形操作。在至少一个实施例中，GPE 2510是用于执行图形操作(包括三维(3D)图形操作和媒体操作)的计算引擎。
在至少一个实施例中，GPE 2510包括用于执行3D操作的3D管线2512，例如使用对3D图元形状(例如，矩形、三角形等)进行操作的处理功能来渲染三维图像和场景。在至少一个实施例中，3D管线2512包括执行各种任务和/或产生到3D/媒体子系统2515的执行线程的可编程和固定功能元素。虽然3D管线2512可用于执行媒体操作，但是在至少一个实施例中，GPE 2510还包括媒体管线2516，其用于执行媒体操作，诸如视频后处理和图像增强。
在至少一个实施例中，媒体管线2516包括固定功能或可编程逻辑单元，用于执行一种或更多种专门的媒体操作，例如视频解码加速，视频去隔行和视频编码加速，代替或代表视频编解码器引擎2506。在至少一个实施例中，媒体管线2516还包括线程产生单元，用于产生线程以在3D/媒体子系统2515上执行。在至少一个实施例中，产生的线程在3D/媒体子系统2515中包含的一个或更多个图形执行单元上执行媒体操作的计算。
在至少一个实施例中，3D/媒体子系统2515包括用于执行3D管线2512和媒体管线2516产生的线程的逻辑。在至少一个实施例中，3D管线2512和媒体管线2516将线程执行请求发送到3D/媒体子系统2515，其包括用于仲裁各种请求并将其分派给可用线程执行资源的线程分派逻辑。在至少一个实施例中，执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在至少一个实施例中，3D/媒体子系统2515包括用于线程指令和数据的一个或更多个内部高速缓存。在至少一个实施例中，子系统2515还包括共享存储器，其包括寄存器和可寻址存储器，以在线程之间共享数据并存储输出数据。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，可以将推理和/或训练逻辑715的部分或全部合并到处理器2500中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用3D管线2512中包含的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图7A或图7B所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2500的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。
图26是根据至少一个实施例的图形处理器的图形处理引擎2610的框图。在至少一个实施例中，图形处理引擎(GPE)2610是图25中所示的GPE 2510的版本。在至少一个实施例中，媒体管线2616是可选的，并且可以不显式地包括在GPE 2610中。在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE 2610。
在至少一个实施例中，GPE 2610耦合到或包括命令流转化器2603，其向3D管线2512和/或媒体管线2516提供命令流。在至少一个实施例中，命令流转化器2603耦合到存储器，所述存储器可以是系统存储器，也可以是内部高速缓存存储器和共享高速缓存存储器中的一个或更多个。在至少一个实施例中，命令流转化器2603从存储器接收命令，并且将命令发送到3D管线2512和/或媒体管线2516。在至少一个实施例中，命令是从环形缓冲区中获取的指令、基元或微操作，该环形缓冲区存储用于3D管线2512和媒体管线2516的命令。在至少一个实施例中，环形缓冲区还可以包括存储各批多个命令的批命令缓冲区。在至少一个实施例中，用于3D管线2512的命令还可以包括对存储在存储器中的数据的引用，例如但不限于用于3D管线2512的顶点和几何数据和/或用于媒体管线2516的图像数据和存储器对象。在至少一个实施例中，3D管线2512和媒体管线2516通过执行操作或通过将一个或更多个执行线程分派到图形核心阵列2614，来处理命令和数据。在至少一个实施例中，图形核心阵列2614包括一个或更多个图形核心块(例如，一个或更多个图形核心2615A、一个或更多个图形核心2615B)，每个块包括一个或更多个图形核心。在至少一个实施例中，每个图形核心包括一组图形执行资源，所述图形执行资源包括通用和图形特定的执行逻辑，用于执行图形和计算操作，以及固定功能纹理处理和/或机器学习和人工智能加速逻辑，包括图7A和图7B中的推理和/或训练逻辑715。
在至少一个实施例中，3D管线2512包括固定功能和可编程逻辑，用于通过处理指令并将执行线程分派到图形核心阵列2614，来处理一个或更多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。在至少一个实施例中，图形核心阵列2614提供统一的执行资源块，所述执行资源块用于处理着色器程序。在至少一个实施例中，在图形核心阵列2614的图形核心2615A-2615B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器关联的多个同时执行线程。
在至少一个实施例中，图形核心阵列2614还包括执行逻辑，用于执行媒体功能，诸如视频和/或图像处理。在至少一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。
在至少一个实施例中，输出数据可以将数据输出到统一返回缓冲区(URB)2618中的存储器，所述输出数据由在图形核心阵列2614上执行的线程生成。在至少一个实施例中，URB 2618可以存储多个线程的数据。在至少一个实施例中，URB 2618可以用于在图形核心阵列2614上执行的不同线程之间发送数据。在至少一个实施例中，URB 2618还可用于图形核心阵列2614上的线程与共享功能逻辑2620内的固定功能逻辑之间的同步。
在至少一个实施例中，图形核心阵列2614是可缩放的，使得图形核心阵列2614包括可变数量的图形核心，每个图形核心具有基于GPE 2610的目标功率和性能水平的可变数量的执行单元。在至少一个实施例中，执行资源是动态可伸缩的，使得执行资源可以根据需要被启用或禁用。
在至少一个实施例中，图形核心阵列2614耦合到共享功能逻辑2620，该共享功能逻辑包括在图形核心阵列2614中的图形核心之间共享的多个资源。在至少一个实施例中，由共享功能逻辑2620执行的共享功能体现在向图形核心阵列2614提供专门的补充功能的硬件逻辑单元中。在至少一个实施例中，共享功能逻辑2620包括但不限于采样器单元2621、数学单元2622和线程间通信(ITC)逻辑2623。在至少一个实施例中，一个或更多个高速缓存2625被包含在或耦合到共享功能逻辑2620中。
在至少一个实施例中，如果对专用功能的需求不足以包含在图形核心阵列2614中，则使用共享功能。在至少一个实施例中，专用功能的单个实例在共享功能逻辑2620中使用，并且在图形核心阵列2614内的其他执行资源之间共享。在至少一个实施例中，特定共享功能可以包括在图形核心阵列2614内的共享功能逻辑2616内，所述特定共享功能在图形核心阵列2614广泛使用的共享功能逻辑2620内。在至少一个实施例中，图形核心阵列2614内的共享功能逻辑2616可包括共享功能逻辑2620内的一些或全部逻辑。在至少一个实施例中，共享功能逻辑2620内的所有逻辑元件可在图形核心阵列2614的共享功能逻辑2626内复制。在至少一个实施例中，排除共享功能逻辑2620，以支持图形核心阵列2614内的共享功能逻辑2626。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑715可以结合到图形处理器2900中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，所述ALU体现在3D管线2612、图形核心2615、共享功能逻辑2626、共享功能逻辑2620或图26中的其他逻辑中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图7A或图7B所示的逻辑之外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2610的ALU，以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，可以在图26的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图27是根据本文所述的至少一个实施例的图形处理器核心2700的硬件逻辑的框图。在至少一个实施例中，图形处理器核心2700被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心2700(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心2700是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心2700可以包括与多个子核心2701A-2701F耦合的固定功能块2730，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块2730包括几何和固定功能管线2736，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何和固定功能管线2736可以由图形处理器2700中的所有子核心共享。在至少一个实施例中，几何固定功能管线2736包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在固定的至少一个实施例中，固定功能块2730还包括图形SoC接口2737、图形微控制器2738和媒体管线2739。在至少一个实施例中，图形SoC接口2737提供了图形核心2700以及片上集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器2738是可编程子处理器，其可配置为管理图形处理器2700的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线2739包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线2739经由对子核心2701-2701F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口2737使图形核心2700能够与通用应用程序处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口2737还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心2700和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，图形SoC接口2737还可以实现用于图形处理器核心2700的电源管理控制，并且启用图形处理器核心2700的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口2737使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线2739，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线2736，几何形状和固定功能管线2714)。
在至少一个实施例中，图形微控制器2738可以配置为对图形核心2700执行各种调度和管理任务。在至少一个实施例中，图形微控制器2738可以在子核心2701A-2701F中的执行单元(EU)阵列2702A-2702F、2704A-2704F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心2700的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器2738还可以促进图形核心2700的低功率或空闲状态，从而为图形核心2700提供在图形核心2700内独立于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心2700可以具有比所示的子核心2701A-2701F多或少达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心2700还可以包括共享功能逻辑2710、共享和/或高速缓存存储器2712、几何/固定功能管线2714以及附加的固定功能逻辑2716以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑2710可以包括可由图形核心2700内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。在至少一个实施例中，共享和/或高速缓存存储器2712可以是图形核心2700内的N个子核心2701A-2701F的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线2714来代替固定功能块2730内的几何/固定功能管线2736，并且可以包括相似的逻辑单元。
在至少一个实施例中，图形核心2700包括附加的固定功能逻辑2716，其可以包括供图形核心2700使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑2716包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何和固定功能管线2716、2736内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑2716中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑2716中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑2716还可包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练或推理的优化。
在至少一个实施例中，在每个图形子核心2701A-2701F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心2701A-2701F包括多个EU阵列2702A-2702F、2704A-2704F，线程分派和线程间通信(TD/IC)逻辑2703A-2703F，3D(例如，纹理)采样器2705A-2705F，媒体采样器2706A-2706F，着色器处理器2707A-2707F和共享本地存储器(SLM)2708A-2708F。在至少一个实施例中，EU阵列2702A-2702F、2704A-2704F每个都包含多个执行单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑2703A-2703F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器2705A-2705F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器2706A-2706F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心2701A-2701F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心2701A-2701F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器2708A-2708F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715的部分或全部可以被合并到图形处理器2710中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用在3D管线2710、图形微控制器2738、几何&固定功能管线2714和2736或图26中的其他逻辑中体现的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图7A或图7B所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2700的ALU以执行一种或更多种本文介绍的机器学习算法、神经网络架构、用例或训练技术。
在至少一个实施例中，可以在图27的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图28A和28B示出了根据至少一个实施例的包括图形处理器核心的处理元件的阵列的线程执行逻辑2800。图28A示出了至少一个实施例，其中使用了线程执行逻辑2800。图28B示出了根据至少一个实施例的执行单元的示例性内部细节。
如图28A中所示，在至少一个实施例中，线程执行逻辑2800包括着色器处理器2802、线程分派器2804、指令高速缓存2806、包括多个执行单元2807A-2807N和2808A-2808N的可缩放执行单元阵列、采样器2810、数据高速缓存2812和数据端口2814。在至少一个实施例中，可缩放执行单元阵列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行单元(例如，执行单元2808A、2808B、2808C、2808D到2808N-1和2808N中的任何一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻辑2800包括通过指令高速缓存2806、数据端口2814、采样器2810和执行单元2807或2808中的一个或更多个到存储器(诸如系统存储器或高速缓存存储器)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如2808A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元2807和/或2808的阵列可缩放以包括任意数量的单独执行单元。
在至少一个实施例中，执行单元2808A-2808N主要用于执行着色器程序。在至少一个实施例中，着色器处理器2802可以处理各种着色器程序并经由线程分派器2804来分派与着色器程序相关联的执行线程。在至少一个实施例中，线程分派器2804包括用于仲裁来自图形和媒体管线的线程初始化庆祝以及在执行单元2808A-2808N中的一个或更多个执行单元上实例化请求的线程的逻辑。例如，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中，线程分派器2804还可以处理来自执行着色器程序的运行时线程产生请求。
在至少一个实施例中，执行单元2808A-2808N支持一种指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例如Direct 3D和OpenGL)中的着色器程序只需最少的转换即可执行。在至少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单元2808A-2808N包括一个或更多个算术逻辑单元(ALU)，能够执行多发出单指令多数据(SIMD)，并且多线程操作实现了高效的执行环境尽管有更高的延迟存储器访问。在至少一个实施例中，每个执行单元内的每个硬件线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他其他运算。在至少一个实施例中，在等待来自存储器或共享功能之一的数据时，执行单元2808A-2808N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用于处理其他线程。例如，在至少一个实施例中，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。
在至少一个实施例中，执行单元2808A-2808N中的每一个执行单元在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素推断为“执行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中，多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU)或浮点单元(FPU)。在至少一个实施例中，执行单元2808A-2808N支持整数和浮点数据类型。
在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执行单元将基于那些元素的数据大小来处理各种元素。例如，在至少一个实施例中，当对256位宽的向量进行操作时，将向量的256位存储在寄存器中，并且执行单元对向量进行操作，作为四个单独的64位封装数据元素(四字(QW)大小数据元素)、八个单独的32位封装数据元素(双字(DW)大小数据元素)、十六个单独的16位封装数据元素(单词(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。
在至少一个实施例中，一个或更多个执行单元可以被组合成具有执行对于融合EU的线程控制逻辑(2807A-2807N)的融合执行单元2809A-2809N。在至少一个实施例中，可以将多个EU合并成一个EU组。在至少一个实施例中，融合EU组中的每个EU可以被配置为执行单独的SIMD硬件线程。融合EU组中的EU数量可以根据各种实施例而变化。
在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单元2809A-2809N包括至少两个执行单元。例如，在至少一个实施例中，融合执行单元2809A包括第一EU 2808A、第二EU2808B以及第一EU 2807A和第二EU 2808A共有的线程控制逻辑2811A。在至少一个实施例中，线程控制逻辑2807A控制在融合图形执行单元2809A上执行的线程，从而允许融合执行单元2809A-2809N内的每个EU使用公共指令指针寄存器来执行。
在至少一个实施例中，一个或更多个内部指令高速缓存(例如2806)被包括在线程执行逻辑2800中以高速缓存用于执行单元的线程指令。在至少一个实施例中，包括一个或更多个数据高速缓存(例如2812)以在线程执行期间高速缓存线程数据。在至少一个实施例中，包括采样器2810以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例中，采样器2810包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。
在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和分派逻辑将线程发起请求发送到线程执行逻辑2800。在至少一个实施例中，一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器2802内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少一个实施例中，着色器处理器2802内的像素处理器逻辑然后执行应用程序接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了执行着色器程序，着色器处理器2802经由线程分派器2804将线程分派到执行单元(例如2808A)。在至少一个实施例中，着色器处理器2802使用采样器2810中的纹理采样逻辑来访问存储在存储器中的纹理贴图中的纹理数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步处理。
在至少一个实施例中，数据端口2814提供了一种用于线程执行逻辑2800的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在至少一个实施例中，数据端口2814包括或耦合到一个或更多个高速缓存存储器(例如，数据高速缓存2812)以高速缓存数据以便经由数据端口进行存储器访问。
如图28B所示，在至少一个实施例中，图形执行单元2808可以包括指令获取单元2837、通用寄存器文件阵列(GRF)2824、架构寄存器文件阵列(ARF)2826、线程仲裁器2822、发送单元2830、分支单元2832、一组SIMD浮点单元(FPU)2834，以及在至少一个实施例中，一组专用整数SIMD ALU 2835。GRF 2824和ARF 2826包括一组与可以在图形执行单元2808中活跃的每个同时硬件线程相关联的通用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF 2826中维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF 2824中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指针，可以被保存在ARF 2826中的线程专用寄存器中。
在至少一个实施例中，图形执行单元2808具有一种架构，该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源在用于执行多个同时线程的逻辑上分配。
在至少一个实施例中，图形执行单元2808可以共同发布多个指令，每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程2808的线程仲裁器2822可以将指令分派到发送单元2830、分支单元2832或SIMD FPU 2834之一以供执行。在至少一个实施例中，每个执行线程可以访问GRF 2824中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在至少一个实施例中，每个执行单元线程可以访问GRF 2824中的4KB，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化，但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少一个实施例中，GRF 2824可以存储总共28KB。在至少一个实施例中，灵活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表示跨步的矩形块数据结构。
在至少一个实施例中，经由由消息传递发送单元2830执行的“发送”指令来调度存储器操作、采样器操作和其他更长延迟的系统通信。在至少一个实施例中，将分支指令分派到专用分支单元2832促进SIMD发散和最终收敛。
在至少一个实施例中，图形执行单元2808包括一个或更多个SIMD浮点单元(FPU)2834，以执行浮点操作。在至少一个实施例中，一个或更多个FPU 2834还支持整数计算。在至少一个实施例中，一个或更多个FPU 2834可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，至少一个FPU提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数SIMD ALU 2835，并且可以被专门优化以执行与机器学习计算相关的操作。
在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元2808的多个实例的阵列。在至少一个实施例中，执行单元2808可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行单元2808上执行的每个线程在不同的通道上执行。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，推理和/或训练逻辑715的部分或全部可以被结合到线程执行逻辑2800中。此外，在至少一个实施例中，可以使用除了图7A或图7B中所示的逻辑之外的逻辑来完成在此描述的推理和/或训练操作。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置执行逻辑2800的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。
在至少一个实施例中，可以在图28A或28B的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图29示出了根据至少一个实施例的并行处理单元(“PPU”)2900。在至少一个实施例中，PPU 2900配置有机器可读代码，该机器可读代码如果由PPU 2900执行，则使得PPU2900执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，PPU 2900是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上以并行方式执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 2900执行的一组指令的实例。在至少一个实施例中，PPU 2900是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如液晶显示器(“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU2900用于执行计算，诸如线性代数运算和机器学习运算。图29仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理器来对其进行补充和/或替代。
在至少一个实施例中，一个或更多个PPU 2900配置成加速任意高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，PPU 2900配置成加速所有深度学习系统和应用程序，包括以下非限制性示例：自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言翻译、在线搜索优化以及个性化用户推荐等。
在至少一个实施例中，PPU 2900包括但不限于输入/输出(“I/O”)单元2906、前端单元2910、调度器单元2912、工作分配单元2914、集线器2916、交叉开关(“Xbar”)2920、一个或更多个通用处理集群(“GPC”)2918和一个或更多个分区单元(“存储器分区单元”)2922。在至少一个实施例中，PPU 2900通过一个或更多个高速GPU互连(“GPU互连”)2908连接到主机处理器或其他PPU 2900。在至少一个实施例中，PPU 2900通过互联2902连接到主机处理器或其他外围设备。在一实施例中，PPU 2900连接到包括一个或更多个存储器设备(“存储器”)2904的本地存储器。在至少一个实施例中，存储器设备2904包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连2908可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元结合的一个或更多个PPU 2900(“CPU”)，支持PPU 2900和CPU之间的缓存相干以及CPU主控。在至少一个实施例中，高速GPU互连2908通过集线器2916将数据和/或命令传输到PPU 2900的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图29中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元2906配置为通过系统总线2902从主机处理器(图29中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元2906直接通过系统总线2902或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元2906可以经由系统总线2902与一个或更多个其他处理器(例如一个或更多个PPU 2900)通信。在至少一个实施例中，I/O单元2906实现外围组件互连Express(“PCIe”)接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元2906实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元2906对经由系统总线2902接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 2900执行各种操作的命令。在至少一个实施例中，I/O单元2906如命令所指定的那样将解码的命令发送到PPU 2900的各种其他单元。在至少一个实施例中，命令被发送到前端单元2910和/或被发送到集线器2916或PPU 2900的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图29中未明确示出)。在至少一个实施例中，I/O单元2906配置为在PPU 2900的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 2900以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU2900两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元2906通过系统总线2902传输的存储器请求连接到系统总线2902的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 2900，使得前端单元2910接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 2900的各个单元。
在至少一个实施例中，前端单元2910耦合到调度器单元2912，该调度器单元2912配置各种GPC 2918以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元2912配置为跟踪与调度器单元2912管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 2918，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元2912管理在一个或更多个GPC 2918上执行的多个任务。
在至少一个实施例中，调度器单元2912耦合到工作分配单元2914，该工作分配单元2914配置为分派任务以在GPC 2918上执行。在至少一个实施例中，工作分配单元2914跟踪从调度器单元2912接收到的多个调度任务并且工作分配单元2914管理每个GPC 2918的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 2918处理的任务；活跃任务池可包括用于由GPC 2918主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 2918中的一个完成任务的执行，该任务将从GPC 2918的活动任务池中逐出，并且从待处理任务池中选择另一个任务，并安排其在GPC 2918上执行。在至少一个实施例中，如果活跃任务在GPC 2918上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 2918中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 2918上执行。
在至少一个实施例中，工作分配单元2914经由XBar 2920与一个或更多个GPC2918通信。在至少一个实施例中，XBar 2920是互连网络，其将PPU 2900的许多单元耦合到PPU 2900的其他单元，并且可以配置为将工作分配单元2914耦合到特定的GPC 2918。在至少一个实施例中，一个或更多个PPU 2900的其他单元也可以通过集线器2916连接到XBar2920。
在至少一个实施例中，任务由调度器单元2912管理，并由工作分配单元2914分配给GPC 2918之一。在至少一个实施例中，GPC 2918配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 2918中的其他任务消耗，通过XBar 2920路由到不同的GPC 2918或存储在存储器2904中。在至少一个实施例中，结果可以通过分区单元2922写到存储器2904中，其实现了用于向存储器2904写入数据或从存储器2904读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连2908传输到另一PPU 2904或CPU。在至少一个实施例中，PPU 2900包括但不限于数量U的分区单元2922，其等于耦合到PPU 2900的分离且不同的存储器设备2904的数量。在至少一个实施例中，将在本文中结合图31更详细地描述分区单元2922。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 2900上执行。在一个实施例中，多个计算应用程序由PPU 2900同时执行，并且PPU 2900为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 2900执行，并且驱动器核心将任务输出至由PPU 2900处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令，结合图31根据至少一个实施例更详细地描述了线程和协作线程。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给PPU 2900的信息。在至少一个实施例中，深度学习应用程序处理器2900用于基于已由另一处理器或系统或PPU 2900训练过的训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，PPU 2900可用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，可以在图29的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图30示出了根据至少一个实施例的通用处理集群(“GPC”)3000。在至少一个实施例中，GPC 3000是图35的GPC 3518。在至少一个实施例中，每个GPC 3000包括但不限于用于处理任务的多个硬件单元，并且每个GPC 3000包括但不限于管线管理器3002、预光栅操作单元(“PROP”)3004、光栅引擎3008、工作分配交叉开关(“WDX”)3016、存储器管理单元(“MMU”)3018、一个或更多个数据处理集群(“DPC”)3006，以及部件的任何合适组合。
在至少一个实施例中，GPC 3000的操作由管线管理器3002控制。在至少一个实施例中，管线管理器3002管理一个或更多个DPC 3006的配置，以处理分配给GPC 3000的任务。在至少一个实施例中，管线管理器3002配置一个或更多个DPC 3006中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 3006配置为在可编程流式多处理器(“SM”)3014上执行顶点着色器程序。在至少一个实施例中，管线管理器3002配置为将从工作分配单元接收的数据包路由到GPC 3000内的适当逻辑单元。在至少一个实施例中，可以将一些数据包路由到PROP 3004和/或光栅引擎3008中的固定功能硬件单元，而可以将其他数据包路由到DPC 3006以由原始引擎3012或SM 3014进行处理。在至少一个实施例中，管线管理器3002配置DPC 3006中的至少一个以实现神经网络模型和/或计算管线。
在至少一个实施例中，PROP单元3004配置为将由光栅引擎3008和DPC 3006生成的数据路由到分区单元2922中的光栅操作(“ROP”)单元，上面结合图29更详细地描述。在至少一个实施例中，PROP单元3004配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎3008包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎3008包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎3008的输出包括将由任何适当的实体(例如，由在DPC 3006内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 3000中的每个DPC 3006包括但不限于M管线控制器(“MPC”)3010；图元引擎3012；一个或更多个SM 3014；及其任何合适的组合。在至少一个实施例中，MPC 3010控制DPC 3006的操作，将从管线管理器3002接收的分组路由到DPC3006中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎3012，图元引擎3012配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 3014。
在至少一个实施例中，SM 3014包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 3014是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同指令集。在至少一个实施例中，SM 3014实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于通用指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在至少一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行执行相同指令的线程以提高效率。本文更详细地描述SM 3014的至少一个实施例。
在至少一个实施例中，MMU 3018在GPC 3000和存储器分区单元(例如，图29的分区单元2922)之间提供接口，并且MMU 3018提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 3018提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给GPC 3000的信息。在至少一个实施例中，GPC 3000用于基于已由另一处理器或系统或GPC3000训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，GPC3000可用于执行本文所述的一个或更多个神经网络用例。
在至少一个实施例中，可以在图30的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
图31示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元3100。在至少一个实施例中，存储器分区单元3100包括但不限于光栅操作(“ROP”)单元3102；二级(“L2”)高速缓存3104；存储器接口3106；及其任何合适的组合。在至少一个实施例中，存储器接口3106耦合到存储器。在至少一个实施例中，存储器接口3106可以实现32、64、128、1024位数据总线，或者类似的实现方式用于高速数据传输。在至少一个实施例中，PPU包括U个存储器接口3106，每对分区单元3100一个存储器接口3106，其中每对分区单元3100连接到对应的存储器设备。例如，在至少一个实施例中，PPU可以连接至多达Y个存储器设备，例如高带宽存储器堆栈或图形双数据速率版本5同步动态随机存取存储器(“GDDR5SDRAM”)。
在至少一个实施例中，存储器接口3106实现高带宽存储器第二代(“HBM2”)存储器接口，并且Y等于U的一半。在至少一个实施例中，HBM2存储器堆栈与PPU一起位于相同物理封装上，与传统的GDDR5SDRAM系统相比，可提供大量功率并节省面积。在至少一个实施例中，每个HBM2堆栈包括但不限于四个存储器管芯，且Y等于4，每个HBM2堆栈包括每个管芯两个128位通道，用于总共8个通道和1024位的数据总线宽度。在至少一个实施例中，存储器支持单错误校正双错误检测(“SECDED”)错误校正码(“ECC”)以保护数据。在至少一个实施例中，ECC为对数据损坏敏感的计算应用程序提供更高的可靠性。
在至少一个实施例中，PPU实现了多级存储器层次结构。在至少一个实施例中，存储器分区单元3100支持统一存储器以为中央处理单元(“CPU”)和PPU存储器提供单个统一虚拟地址空间，从而实现虚拟存储器系统之间的数据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的存储器的访问频率，以确保将存储器页面移动到更频繁地访问页面的PPU的物理存储器。在至少一个实施例中，高速GPU互连2908支持地址转换服务，其允许PPU直接访问CPU的页表，并通过PPU提供对CPU存储器的完全访问。
在至少一个实施例中，复制引擎在多个PPU之间或PPU与CPU之间传输数据。在至少一个实施例中，复制引擎可以为未被映射到页表中的地址生成页面错误，并且存储器分区单元3100然后为页面错误提供服务，将地址映射到页表中，之后复制引擎执行传输。在至少一个实施例中，为多个处理器之间的多个复制引擎操作固定(例如不可分页)存储器，从而实质上减少了可用存储器。在至少一个实施例中，在硬件页面故障的情况下，可以将地址传递给复制引擎，而无需考虑是否驻留存储器页，并且复制过程是透明的。
根据至少一个实施例，来自图29的存储器2904或其他系统存储器的数据由存储器分区单元3100获取，并将其存储在L2高速缓存3104中，L2高速缓存3104位于芯片上并且在各种GPC之间共享。在至少一个实施例中，每个存储器分区单元3100包括但不限于与对应的存储器设备相关联的L2高速缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较低级别的高速缓存。在至少一个实施例中，每个SM 3014可以实现一级(“L1”)高速缓存，其中L1高速缓存是专用于特定SM 3014的私有存储器，并且从L2高速缓存3104中获取数据并将其存储在每个L1高速缓存中，用于在SM 3014的功能单元中进行处理。在至少一个实施例中，L2高速缓存3104耦合到存储器接口3106和XBar 2920。
在至少一个实施例中，ROP单元3102执行与像素颜色有关的图形光栅操作，诸如颜色压缩、像素混合等。在至少一个实施例中，ROP单元3102结合光栅引擎3008实施深度测试，从光栅引擎3008的剔除引擎接收与像素片段相关联的样本位置的深度。在至少一个实施例中，针对在与片段关联的样本位置的深度缓冲区中的相应深度测试深度。在至少一个实施例中，如果该片段通过了针对该样本位置的该深度测试，则ROP单元3102更新深度缓冲区，并将该深度测试的结果发送给光栅引擎3008。将意识到，分区单元3100的数量可以不同于GPC的数量，因此，可以在至少一个实施例中将每个ROP单元3102耦合到每个GPC。在至少一个实施例中，ROP单元3102追踪从不同GPC接收到的分组，并且确定ROP单元3102生成的结果是否要通过XBar 2920路由到。
图32示出了根据至少一个实施例的流式多处理器(“SM”)3200。在至少一个实施例中，SM 3200是图30的SM。在至少一个实施例中，SM 3200包括但不限于指令高速缓存3202；一个或更多个调度器单元3204；寄存器文件3208；一个或更多个处理核心(“核心”)3210；一个或更多个特殊功能单元(“SFU”)3212；一个或更多个加载/存储单元(“LSU”)3214；互连网络3216；共享存储器/一级(“L1”)高速缓存3218；和其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将该任务分配给SM 3200之一。在至少一个实施例中，调度器单元3204从工作分配单元接收任务并管理分配给SM 3200的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元3204调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元3204管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心3210、SFU 3212和LSU 3214)。
在至少一个实施例中，协作组可以指用于组织通信线程组的编程模型，其允许开发者表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的应用程序提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块(例如，小到单个线程)和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，该编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，调度单元3206配置为将指令发送到功能单元中的一个或更多个，调度器单元3204并包括但不限于两个调度单元3206，该两个调度单元3206使得来自共同线程束的两个不同指令能够在每个时钟周期被调度。在至少一个实施例中，每个调度器单元3204包括单个调度单元3206或附加调度单元3206。
在至少一个实施例中，每个SM 3200包括但不限于寄存器文件3208，该寄存器文件3208为SM 3200的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件3208在每个功能单元之间划分，从而为每个功能单元分配寄存器文件3208的专用部分。在至少一个实施例中，寄存器文件3208在由SM 3200执行的不同线程束之间划分，并且寄存器文件3208为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM 3200包括但不限于多个L个处理核心3210。在至少一个实施例中，SM 3200包括但不限于大量(例如128个或更多)不同的处理核心3210。在至少一个实施例中，每个处理核心3210，在至少一个实施例中，包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心3210包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
根据至少一个实施例，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心3210中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A x B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA 9C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 3200包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 3212。在至少一个实施例中，SFU 3212包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 3212包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 3200执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存3218中。在至少一个实施例中，根据至少一个实施例，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 3200包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 3200包括但不限于实现共享存储器/L1高速缓存3218与寄存器文件3208之间的加载和存储操作的N个LSU3214。在至少一个实施例中，在至少一个实施例中，每个SM 3200包括但不限于互连网络3216，互连网络3216将每个功能单元连接到寄存器文件3208并且将LSU 3214连接到寄存器文件3208和共享存储器/L1高速缓存3218。在至少一个实施例中，互连网络3216是交叉开关，其可以配置为将任何功能单元连接到寄存器文件3208中的任何寄存器，并且将LSU 3214连接到寄存器文件3208和共享存储器/L1高速缓存3218中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存3218是片上存储器的阵列，其在至少一个实施例中允许SM 3200与图元引擎之间以及SM3200中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存3218包括但不限于128KB的存储容量，并且位于从SM 3200到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存3218在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存3218、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，并且纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存3218内的集成使共享存储器/L1高速缓存3218能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能图形处理单元，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC，在至少一个实施例中。在至少一个实施例中，块中的线程执行相同程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM 3200执行程序并执行计算，使用共享存储器/L1高速缓存3218在线程之间进行通信，以及使用LSU3214通过共享存储器/L1高速缓存3218和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 3200向调度器单元3204写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、精简指令集计算机(“RISC”)CPU，一个或更多个存储器管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。在至少一个实施例中，该图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，该PPU可以是包括在主板的芯片组中的集成图形处理单元(“iGPU”)。
推理和/或训练逻辑715用于执行与一个或更多个实施例相关的推理和/或训练操作。本文结合图7A和/或图7B提供关于推理和/或训练逻辑715的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给SM 3200的信息。在至少一个实施例中，SM 3200用于基于已由另一处理器或系统或由SM3200训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，SM3200可用于执行一个或更多个本文所述的神经网络用例。
在至少一个实施例中，可以在图32的系统中使用基于GPU的CRC处理单元来执行CRC生成和/或校验。
在至少一个实施例中，单个半导体平台可以指唯一的单一基于半导体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性的多芯片模块，其模拟芯片上的操作，并且相对于利用传统的中央处理单元(“CPU”)和总线实现方式进行了实质性的改进。在至少一个实施例中，根据用户的需求，各种模块也可以分开放置或以半导体平台的各种组合放置。
在至少一个实施例中，机器可读的可执行代码或计算机控制逻辑算法形式的计算机程序被存储在主存储器1204和/或辅助存储中。根据至少一个实施例，如果由一个或更多个处理器执行，则计算机程序使系统1200能够执行各种功能。在至少一个实施例中，存储器1204、存储和/或任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助存储可以指代任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存储驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘(“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在至少一个实施例中，各个先前附图的架构和/或功能是在CPU1202；并行处理系统1212；能够具有两个CPU 1202的至少部分能力的集成电路；并行处理系统1212；芯片组(例如，设计成作为执行相关功能的单元工作并出售的一组集成电路等)；和/或集成电路的任何适当组合的环境中实现的。
在至少一个实施例中，各个先前附图的架构和/或功能在通用计算机系统、电路板系统、专用于娱乐目的的游戏控制台系统、专用系统等的环境中实现。在至少一个实施例中，计算机系统1200可以采取台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。
在至少一个实施例中，并行处理系统1212包括但不限于多个并行处理单元(“PPU”)1214和相关联的存储器1216。在至少一个实施例中，PPU1214经由互连1218和交换机1220或多路复用器连接到主机处理器或其他外围设备。在至少一个实施例中，并行处理系统1212在可并行化的PPU 1214上分配计算任务，例如，作为跨多个图形处理单元(“GPU”)线程块的计算任务分布的一部分。在至少一个实施例中，在PPU 1214中的一些或全部之间共享和访问存储器(例如，用于读取和/或写入访问)，尽管这种共享存储器可能引发相对于使用本地存储器和驻留在PPU1214上的寄存器的性能损失。在至少一个实施例中，通过使用命令(诸如__syncthreads())来同步PPU 1214的操作，其中块中的所有线程(例如，跨多个PPU 1214执行)在进行之前到达某个代码执行点。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
本公开的至少一个实施例可以根据以下条款来描述：
1.一种方法，包括：
获得输入数据序列；
获得循环冗余校验序列；以及
将所述输入数据序列分配给图形处理单元的多个线程中的线程；
将所述循环冗余校验序列分配给所述图形处理单元的所述多个线程中的线程；
使用所述图形处理单元的所述多个线程中的线程对所述输入数据序列和所述循环冗余校验序列执行循环冗余校验操作；以及
输出所述循环冗余校验操作的循环冗余校验结果。
2.如条款1所述的方法，其中所述循环冗余校验序列是生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验结果包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
3.如条款2所述的方法，其中将所述输入数据序列分配给所述多个线程包括通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述多个线程中的线程之中分配所述数据多项式。
4.如条款3所述的方法，其中将所述循环冗余校验序列分配给所述多个线程包括通过将所述生成多项式或所述多项式因数中的至少一项解析成大小为所述线程本地存储器数据宽度的多个生成段，在所述多个线程中的线程之中分配所述生成多项式或多项式因数中的至少一项。
5.如条款4所述的方法，还包括：
将所述多个输入数据段存储在所述线程的本地存储器中；以及
将所述多个生成段存储在所述图形处理单元的所述多个线程可访问的全局存储器中。
6.如条款4或5所述的方法，还包括：
计算独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数；
将所述预先计算的生成段存储在所述图形处理单元的所述多个线程可访问的全局存储器中。
7.如条款4-6任一项所述的方法，还包括：
确定线程位置；
确定关联的生成段，所述生成段与所述线程位置相关联；
计算在所述多个线程中具有所述线程位置的线程的线程输出的值；以及
提供对具有所述线程位置的所述线程的所述值的访问，可用作查找表以查找给定输入数据段的线程输出。
8.一种循环冗余校验器，包括：
图形处理单元的第一多个线程硬件单元，其中第一线程硬件单元包括：
1)第一执行核心；
2)用于存储输入数据段的本地存储器，其中所述输入数据段是要获得循环冗余校验值的输入数据序列中的部分；以及
3)用于访问所述图形处理单元的全局存储器且可访问所述第一多个线程硬件单元的接口，用于在所述全局存储器中存储多个生成段，其中所述生成段基于循环冗余校验序列；
第二多个线程硬件单元，其中第二线程硬件单元包括：
1)第二执行核心；以及
2)指令高速缓存，其具有存储在其中的第一指令和第二指令，所述第一指令用于执行使用所述第一线程硬件单元的线程输出的模运算，对与所述循环冗余校验序列相对应的生成多项式求模，所述第二指令用于执行使用所述第一多个线程硬件单元的线程输出的异或运算；以及
输出，用于输出所述循环冗余校验值。
9.如条款8所述的循环冗余校验器，还包括：
比较器，用于将所述循环冗余校验值与接收到的与所述输入数据段相关联的循环冗余校验值进行比较；以及
第一存储，用于存储作为线程位置和所述生成多项式的第一函数计算的预先计算的生成段，其中所述第一存储被存储在图形处理单元全局存储器中。
10.如条款8或9所述的循环冗余校验器，其中所述第二多个线程硬件单元包括第三多个线程硬件单元，所述第三多个线程硬件单元用于执行异或运算的并行树。
11.如条款8-10中任一项所述的循环冗余校验器，其中所述循环冗余校验序列是所述生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验值包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
12.如条款11所述的循环冗余校验器，还包括线程管理器，用于通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述第一多个线程硬件单元的线程之中分配所述数据多项式。
13.如条款12所述的循环冗余校验器，其中所述接口通过将所述生成多项式或多项式因数中的至少一项解析成大小适合所述线程本地存储器数据宽度的所述多个生成段，在所述第一多个线程硬件单元的线程之中分配所述生成多项式或所述多项式因数中的至少一项。
14.如条款12或13所述的循环冗余校验器，还包括：
在所述全局存储器中的第二存储，用于存储独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数。
15.如条款12-14任一项所述的循环冗余校验器，还包括：
在所述全局存储器中用于查找表的第二存储，其中所述查找表包括用于具有第一线程位置的第一线程的第一组预先计算的条目，并且其中所述第一组预先计算的条目包括输入数据段的可能值与第一生成段的多项式乘法的值，所述第一生成段与所述第一线程位置相关联。
16.一种在移动设备通信系统中用于通信的软件定义的无线电，包括：
图形处理单元，其包括多个线程硬件单元，包括：
a)第一线程硬件单元，其包括第一执行核心、第一指令高速缓存、第一本地存储器和第一加载/存储单元，所述第一加载/存储单元耦合到在所述多个线程硬件单元的线程之中共享的共享存储器并且耦合到所述图形处理单元的全局存储器；以及
b)第二线程硬件单元，其包括第二执行核心、第二指令高速缓存、第二本地存储器和第二加载/存储单元，所述第二加载/存储单元耦合到共享存储器并耦合到所述全局存储器，
其中所述第一指令高速缓存包括第一组指令，用于：
1)获得第一输入数据段，其中所述第一输入数据段是由所述软件定义的无线电接收到的输入数据序列的第一部分；
2)获得第一循环冗余校验段，其中所述第一循环冗余校验段为循环冗余校验序列的第一部分；以及
3)对所述第一输入数据段和所述第一循环冗余校验段执行第一乘法运算，以形成第一线程输出；以及
其中所述第二指令高速缓存包括第二组指令，用于：
1)获得第二输入数据段，其中所述第二输入数据段是由所述软件定义的无线电接收到的所述输入数据序列的第二部分；
2)获得第二循环冗余校验段，其中所述第二循环冗余校验段为所述循环冗余校验序列的第二部分；以及
3)对所述第二输入数据段和所述第二循环冗余校验段执行第二乘法运算，以形成第二线程输出；以及
c)第三线程硬件单元，用于对所述第一线程输出和所述第二线程输出执行归约运算，以对所述输入数据序列和所述循环冗余校验序列执行循环冗余校验操作，以形成表示所述输入数据序列的循环冗余校验的循环冗余校验结果。
17.如条款16所述的软件定义的无线电，其中所述循环冗余校验序列是生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验结果包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
18.如条款17所述的软件定义的无线电，其中所述图形处理单元被配置为通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述第一线程硬件单元和所述第二线程硬件单元之中分配所述数据多项式，将所述输入数据序列分配给所述第一线程硬件单元和所述第二线程硬件单元。
19.如条款18所述的软件定义的无线电，其中所述图形处理单元被配置为将所述循环冗余校验序列分配给所述第一线程硬件单元和所述第二线程硬件单元包括：通过将所述生成多项式或多项式因数中的至少一项解析成大小适合于所述线程本地存储器数据宽度的多个生成段，在所述第一线程硬件单元和所述第二线程硬件单元之中分配生成多项式或多项式因数中的至少一项。
20.如条款17所述的软件定义的无线电，还包括：
在所述全局存储器中的第二存储，用于存储独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数。
21.如条款17-20任一项所述的软件定义的无线电，还包括：
在所述全局存储器中用于查找表的第二个存储，其中查找表包括具有第一线程位置的所述第一线程硬件单元的第一组预先计算的条目，并且其中所述第一组预先计算的条目包括输入数据段的可能值与第一生成段的多项式乘法的值，所述第一生成段与所述第一线程位置相关联。
22.一种方法，包括：
获得输入数据序列，可表示为二进制多项式；
获得用于循环冗余校验(CRC)过程的生成多项式；
将所述二进制多项式解析为多个输入数据段；
根据第一线程的第一线程位置，将所述多个输入数据段中的第一输入数据段分配给图形处理单元(GPU)的所述第一线程；
根据第二线程的第二线程位置，将所述多个输入数据段中的第二输入数据段分配给GPU的所述第二线程；
将所述生成多项式解析为多个生成段；
将所述多个生成段中的第一生成段分配给所述第一线程，其中所述第一生成段是对生成多项式求模的第一单项式，其中第一单项式的第一阶对应于所述第一线程位置；
将所述多个生成段中的第二生成段分配给所述第二线程，其中所述第二生成段是对生成多项式求模的第二单项式，其中第二单项式的第二阶对应于所述第二线程位置；
使用所述第一线程，执行所述第一输入数据段和所述第一生成段对所述生成多项式求模的第一多项式乘法，以形成第一线程输出；
使用所述第二线程，执行所述第二输入数据段和所述第二生成段对所述生成多项式求模的第二多项式乘法，以形成第二线程输出，其中，所述第二线程与所述第一线程执行所述第一多项式乘法并行地执行所述第二多项式乘法；
使用GPU的至少第三线程，对所述第一线程输出和所述第二线程输出执行异或运算，以形成第三线程输出；以及
对所述第三线程输出和对分配了除所述第一输入数据段和所述第二输入数据段之外的其他输入数据段的线程执行零个或更多个异或运算，以形成计算的CRC值，该CRC值包括所述二进制多项式与CRC单项式的多项式乘法，CRC单项式阶数与所述生成多项式对生成多项式求模的阶数相对应。
23.如条款22所述的方法，其中所述生成多项式是以下一项或更多项Pa(x)＝x24+x23+x18+x17+x14+x11+x10+x7+x6+x5+x4+x3+x+1以及Pb(x)＝x24+x23+x6+x5+x+1。
24.如条款22或23所述的方法，还包括：
获得与所述输入数据序列相关联的接收到的CRC值；以及
将所述接收到的CRC值与所述计算的CRC值进行比较。
25.如条款24所述的方法，还包括：
确定所述接收到的CRC值和所述计算的CRC值是否不同；以及
标记所述接收到的CRC值和所述计算的CRC值之间的差异。
26.如条款22-25任一项所述的方法，还包括：
提供与所述输入数据序列相关联的所述计算的CRC值。
27.如条款22-26任一项所述的方法，其中所述计算的CRC值是针对移动设备到服务多个移动设备的蜂窝基础设施的上行链路上的数据计算的。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的操作。一组非暂时性计算机可读存储介质，在至少一个实施例中，包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部所述代码，而是多个非暂时性计算机可读存储介质共同存储全部所述代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些所述指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。
Claims (27)
1.一种方法，包括：
获得输入数据序列；
获得循环冗余校验序列；以及
将所述输入数据序列分配给图形处理单元的多个线程中的线程；
将所述循环冗余校验序列分配给所述图形处理单元的所述多个线程中的线程；
使用所述图形处理单元的所述多个线程中的所述线程对所述输入数据序列和所述循环冗余校验序列执行循环冗余校验操作；以及
输出所述循环冗余校验操作的循环冗余校验结果。
2.如权利要求1所述的方法，其中所述循环冗余校验序列是生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验结果包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
3.如权利要求2所述的方法，其中将所述输入数据序列分配给所述多个线程包括通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述多个线程中的线程之中分配所述数据多项式。
4.如权利要求3所述的方法，其中将所述循环冗余校验序列分配给所述多个线程包括通过将所述生成多项式或所述多项式因数中的至少一项解析成大小为所述线程本地存储器数据宽度的多个生成段，在所述多个线程中的线程之中分配所述生成多项式或多项式因数中的至少一项。
5.如权利要求4所述的方法，还包括：
将所述多个输入数据段存储在所述线程的本地存储器中；以及
将所述多个生成段存储在所述图形处理单元的所述多个线程可访问的全局存储器中。
6.如权利要求4所述的方法，还包括：
计算独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数；
将所述预先计算的生成段存储在所述图形处理单元的所述多个线程可访问的全局存储器中。
7.如权利要求4所述的方法，还包括：
确定线程位置；
确定关联的生成段，所述生成段与所述线程位置相关联；
计算在所述多个线程中具有所述线程位置的线程的线程输出的值；以及
提供对具有所述线程位置的所述线程的所述值的访问，可用作查找表以查找给定输入数据段的线程输出。
8.一种循环冗余校验器，包括：
图形处理单元的第一多个线程硬件单元，其中第一线程硬件单元包括：
1)第一执行核心；
2)用于存储输入数据段的本地存储器，其中所述输入数据段是要获得循环冗余校验值的输入数据序列中的部分；以及
3)用于访问所述图形处理单元的全局存储器且可访问所述第一多个线程硬件单元的接口，用于在所述全局存储器中存储多个生成段，其中所述生成段基于循环冗余校验序列；
第二多个线程硬件单元，其中第二线程硬件单元包括：
1)第二执行核心；以及
2)指令高速缓存，其具有存储在其中的第一指令和第二指令，所述第一指令用于执行使用所述第一线程硬件单元的线程输出的模运算，对与所述循环冗余校验序列相对应的生成多项式求模，所述第二指令用于执行使用所述第一多个线程硬件单元的线程输出的异或运算；以及
输出，用于输出所述循环冗余校验值。
9.如权利要求8所述的循环冗余校验器，还包括：
比较器，用于将所述循环冗余校验值与接收到的与所述输入数据段相关联的循环冗余校验值进行比较；以及
第一存储，用于存储作为线程位置和所述生成多项式的第一函数计算的预先计算的生成段，其中所述第一存储被存储在图形处理单元全局存储器中。
10.如权利要求8所述的循环冗余校验器，其中所述第二多个线程硬件单元包括第三多个线程硬件单元，所述第三多个线程硬件单元用于执行异或运算的并行树。
11.如权利要求8所述的循环冗余校验器，其中所述循环冗余校验序列是所述生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验值包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
12.如权利要求11所述的循环冗余校验器，还包括线程管理器，用于通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述第一多个线程硬件单元的线程之中分配所述数据多项式。
13.如权利要求12所述的循环冗余校验器，其中所述接口通过将所述生成多项式或多项式因数中的至少一项解析成大小适合所述线程本地存储器数据宽度的所述多个生成段，在所述第一多个线程硬件单元的线程之中分配所述生成多项式或所述多项式因数中的至少一项。
14.如权利要求12所述的循环冗余校验器，还包括：
在所述全局存储器中的第二存储，用于存储独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数。
15.如权利要求12所述的循环冗余校验器，还包括：
在所述全局存储器中用于查找表的第二存储，其中所述查找表包括用于具有第一线程位置的第一线程的第一组预先计算的条目，并且其中所述第一组预先计算的条目包括输入数据段的可能值与第一生成段的多项式乘法的值，所述第一生成段与所述第一线程位置相关联。
16.一种在移动设备通信系统中用于通信的软件定义的无线电，包括：
图形处理单元，其包括多个线程硬件单元，包括：
a)第一线程硬件单元，其包括第一执行核心、第一指令高速缓存、第一本地存储器和第一加载/存储单元，所述第一加载/存储单元耦合到在所述多个线程硬件单元的线程之中共享的共享存储器并且耦合到所述图形处理单元的全局存储器；以及
b)第二线程硬件单元，其包括第二执行核心、第二指令高速缓存、第二本地存储器和第二加载/存储单元，所述第二加载/存储单元耦合到所述共享存储器并耦合到所述全局存储器，
其中所述第一指令高速缓存包括第一组指令，用于：
1)获得第一输入数据段，其中所述第一输入数据段是由所述软件定义的无线电接收到的输入数据序列的第一部分；
2)获得第一循环冗余校验段，其中所述第一循环冗余校验段为循环冗余校验序列的第一部分；以及
3)对所述第一输入数据段和所述第一循环冗余校验段执行第一乘法运算，以形成第一线程输出；以及
其中所述第二指令高速缓存包括第二组指令，用于：
1)获得第二输入数据段，其中所述第二输入数据段是由所述软件定义的无线电接收到的所述输入数据序列的第二部分；
2)获得第二循环冗余校验段，其中所述第二循环冗余校验段为所述循环冗余校验序列的第二部分；以及
3)对所述第二输入数据段和所述第二循环冗余校验段执行第二乘法运算，以形成第二线程输出；以及
c)第三线程硬件单元，用于对所述第一线程输出和所述第二线程输出执行归约运算，以对所述输入数据序列和所述循环冗余校验序列执行循环冗余校验操作，以形成表示所述输入数据序列的循环冗余校验的循环冗余校验结果。
17.如权利要求16所述的软件定义的无线电，其中所述循环冗余校验序列是生成多项式的第一函数，所述输入数据序列对应于数据多项式，并且所述循环冗余校验结果包括所述数据多项式的第二函数的多项式除法的余数乘以所述生成多项式。
18.如权利要求17所述的软件定义的无线电，其中所述图形处理单元被配置为通过将所述数据多项式解析成大小适合线程本地存储器数据宽度的多个输入数据段，在所述第一线程硬件单元和所述第二线程硬件单元之中分配所述数据多项式，将所述输入数据序列分配给所述第一线程硬件单元和所述第二线程硬件单元。
19.如权利要求18所述的软件定义的无线电，其中所述图形处理单元被配置为将所述循环冗余校验序列分配给所述第一线程硬件单元和所述第二线程硬件单元包括：通过将所述生成多项式或多项式因数中的至少一项解析成大小适合于所述线程本地存储器数据宽度的多个生成段，在所述第一线程硬件单元和所述第二线程硬件单元之中分配所述生成多项式或多项式因数中的至少一项。
20.如权利要求17所述的软件定义的无线电，还包括：
在所述全局存储器中的第二存储，用于存储独立于所述输入数据序列的预先计算的生成段，作为线程位置和所述生成多项式的第三函数。
21.如权利要求17所述的软件定义的无线电，还包括：
在所述全局存储器中用于查找表的第二存储，其中所述查找表包括具有第一线程位置的所述第一线程硬件单元的第一组预先计算的条目，并且其中所述第一组预先计算的条目包括输入数据段的可能值与第一生成段的多项式乘法的值，所述第一生成段与所述第一线程位置相关联。
22.一种方法，包括：
获得输入数据序列，可表示为二进制多项式；
获得用于循环冗余校验(CRC)过程的生成多项式；
将所述二进制多项式解析为多个输入数据段；
根据第一线程的第一线程位置，将所述多个输入数据段中的第一输入数据段分配给图形处理单元(GPU)的所述第一线程；
根据第二线程的第二线程位置，将所述多个输入数据段中的第二输入数据段分配给所述GPU的所述第二线程；
将所述生成多项式解析为多个生成段；
将所述多个生成段中的第一生成段分配给所述第一线程，其中所述第一生成段是对所述生成多项式求模的第一单项式，其中所述第一单项式的第一阶对应于所述第一线程位置；
将所述多个生成段中的第二生成段分配给所述第二线程，其中所述第二生成段是对所述生成多项式求模的第二单项式，其中所述第二单项式的第二阶对应于所述第二线程位置；
使用所述第一线程，执行所述第一输入数据段和所述第一生成段对所述生成多项式求模的第一多项式乘法，以形成第一线程输出；
使用所述第二线程，执行所述第二输入数据段和所述第二生成段对所述生成多项式求模的第二多项式乘法，以形成第二线程输出，其中所述第二线程与所述第一线程执行所述第一多项式乘法并行地执行所述第二多项式乘法；
使用所述GPU的至少第三线程，对所述第一线程输出和所述第二线程输出执行异或运算，以形成第三线程输出；以及
对所述第三线程输出和对分配了除所述第一输入数据段和所述第二输入数据段之外的其他输入数据段的线程执行零个或更多个异或运算，以形成计算的CRC值，该CRC值包括所述二进制多项式与CRC单项式的多项式乘法，CRC单项式阶数与所述生成多项式对所述生成多项式求模的阶数相对应。
23.如权利要求22所述的方法，其中所述生成多项式是以下一项或更多项：Pa(x)＝x24+x23+x18+x17+x14+x11+x10+x7+x6+x5+x4+x3+x+1以及Pb(x)＝x24+x23+x6+x5+x+1。
24.如权利要求22所述的方法，还包括：
获得与所述输入数据序列相关联的接收到的CRC值；以及
将所述接收到的CRC值与所述计算的CRC值进行比较。
25.如权利要求24所述的方法，还包括：
确定所述接收到的CRC值和所述计算的CRC值是否不同；以及
标记所述接收到的CRC值和所述计算的CRC值之间的差异。
26.如权利要求22所述的方法，还包括：
提供与所述输入数据序列相关联的所述计算的CRC值。
27.如权利要求22所述的方法，其中所述计算的CRC值是针对移动设备到服务多个移动设备的蜂窝基础设施的上行链路上的数据计算的。
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