CN114399052A - 量子与逻辑门、逆量子与逻辑门及逻辑运算线路生成方法 - Google Patents
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Abstract
本发明公开了量子与逻辑门、逆量子与逻辑门及逻辑运算线路生成方法，其中，上述量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：获取两个输入量子比特；基于上述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态。与现有技术相比，本发明方案中提供的量子与逻辑门可以应用到量子计算场景下，实现量子比特的与逻辑运算，且可以实现运算结果可逆。有利于实现对量子比特进行快速简便的与逻辑运算操作，且有利于提升对量子比特进行运算的简便性和量子计算过程的效率。
Description
技术领域
本发明涉及量子计算技术领域，尤其涉及的是一种量子与逻辑门、逆量子与逻辑门及逻辑运算线路生成方法。
背景技术
量子计算是一种新型计算模型，它能利用量子物理中诸如纠缠、叠加态等性质，在一些特定问题较经典计算效率具有较大优势。量子计算是量子物理学与计算机科学、信息科学相结合而产生的一门新型交叉学科。一个量子比特(Qubit)可以处于量子态|0>与量子态|1>的任意复系数组成的线性叠加态|ψ>＝α|0>+β|1>上。量子计算通过逻辑门操作量子比特，对应的用于操作量子比特的逻辑门可以成为量子逻辑门或量子门。
与逻辑操作是一种基本的逻辑操作，可以与其它逻辑操作结合并用于实现复杂的逻辑运算过程，从而实现针对量子比特的量子计算。现有技术中，缺少一种可以应用于量子计算过程中的运算简单且可以实现运算结果可逆的量子与逻辑门。现有技术的问题在于，在基于量子比特进行量子计算场景下，难以实现对量子比特进行快速简便的与逻辑运算操作，不利于提升对量子比特进行运算的简便性，也不利于提升对量子比特进行量子计算的过程中的计算效率。
因此，现有技术还有待改进和发展。
发明内容
本发明的主要目的在于提供一种量子与逻辑门、逆量子与逻辑门及逻辑运算线路生成方法，旨在解决现有技术中缺少一种运算简单且可以实现运算结果可逆的量子与逻辑门，在基于量子比特进行量子计算场景下，对量子比特进行计算的过程中，难以实现对量子比特进行快速简便的与逻辑运算操作，不利于提升对量子比特进行运算的简便性，从而不利于提升对量子比特进行量子计算的过程中的计算效率的问题。
为了实现上述目的，本发明第一方面提供一种量子与逻辑门，上述量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：
获取两个输入量子比特；
基于上述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态。
可选的，上述第一输出量子比特的量子态为预设的至少三种指示量子态中的任意一种，一种指示量子态用于指示两个上述输入量子比特的量子态的一种组合。
可选的，上述预设的量子操作由单量子比特X门和量子状态交换门组合实现。
可选的，上述三种指示量子态包括|1>，|2>和|0>，上述量子状态交换门用于实现量子态|11>和|20>之间的交换，上述输入量子比特包括第一输入量子比特和第二输入量子比特；
上述预设的量子操作包括：通过上述单量子比特X门将上述第一输入量子比特的量子态进行变换，获得第一中间量子态，将上述第一中间量子态和上述第二输入量子比特的量子态组合形成第二中间量子态，将上述第二中间量子态输入上述量子状态交换门并获得上述量子状态交换门的输出，基于上述量子状态交换门的输出获取上述第一输出量子比特和上述第二输出量子比特。
可选的，当获取到上述第一输出量子比特的量子态和上述第二输出量子比特的量子态时，基于上述第一输出量子比特的指示，通过以下步骤确定上述第一输入量子比特的量子态和上述第二输入量子比特的量子态：
当上述第二输出量子比特的量子态为|1>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态都为|1>；
当上述第二输出量子比特的量子态为|0>时，基于上述第一输出量子比特的量子态的指示确定上述第一输入量子比特的量子态和上述第二输入量子比特的量子态，其中，当上述第一输出量子比特的量子态为|1>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态都为|0>，当上述第一输出量子比特的量子态为|2>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态分别为|0>和|1>，当上述第一输出量子比特的量子态为|0>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态分别为|1>和|0>。
本发明第二方面提供一种量子与逻辑门，其中，上述量子与逻辑门包括：第一输入端、第二输入端、量子操作模块、第一输出端和第二输出端；
上述第一输入端和上述第二输入端用于获取两个输入量子比特；
上述量子操作模块用于通过预设的量子操作对两个上述输入量子比特进行处理，获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态；
上述第一输出端用于输出上述第一输出量子比特，上述第二输出端用于输出上述第二输出量子比特。
本发明第三方面提供一种逆量子与逻辑门，其中，上述逆量子与逻辑门根据以下步骤进行量子比特的与逻辑的逆运算：
获取第三输入量子比特和第四输入量子比特；
基于上述第三输入量子比特和上述第四输入量子比特，通过预设的量子操作获取上述第三输入量子比特对应指示的第三输出量子比特和第四输出量子比特，其中，上述第三输出量子比特和上述第四输出量子比特的与逻辑运算结果等于上述第四输入量子比特的量子态。
本发明第四方面提供一种逻辑运算线路生成方法，其中，上述方法包括：
获取目标逻辑运算线路的操作信息；
基于上述操作信息，获取目标逻辑门并构建上述目标逻辑运算线路，其中，上述目标逻辑门包括上述任意一种量子与逻辑门和/或上述任意一种逆量子与逻辑门。
可选的，上述目标逻辑运算线路包括递增器逻辑运算线路、常量加法器逻辑运算线路或加法器逻辑运算线路。
本发明第五方面提供一种多量子比特控制门线路，其中，上述多量子比特控制门线路中包括一个或多个多量子比特控制门，至少一个上述多量子比特控制门的组成模块中包括上述任意一种量子与逻辑门和/或上述任意一种逆量子与逻辑门。
由上可见，本发明方案中提供一种量子与逻辑门、逆量子与逻辑门及逻辑运算线路生成方法，上述量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：获取两个输入量子比特；基于上述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态。与现有技术相比，本发明方案中提供一种量子与逻辑门，且基于本发明中的量子与逻辑门，可以通过第二输出量子比特获得两个输入量子比特的与逻辑运算结果，实现对于量子比特的与逻辑运算。同时，在仅知道量子与逻辑门的输出量子比特而不知道其具体输入量子比特的情况下，可以基于第一输出量子比特的指示获知两个输入量子比特的具体量子态，从而实现量子比特的与逻辑运算的可逆性，即实现量子与逻辑门对应的量子操作的可逆性，实现运算结果可逆。如此，可以将上述量子与逻辑门应用到量子计算场景下，有利于实现对量子比特进行快速简便的与逻辑运算操作，提升对量子比特进行运算的简便性，且可以进一步将上述量子与逻辑门应用到用于量子计算的逻辑线路的合成过程中，有利于降低逻辑线路合成难度，且提升对量子比特进行量子计算的过程中的效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1是本发明实施例提供的一种量子与逻辑门的运算流程示意图；
图2是本发明实施例提供的一种量子与逻辑门的电路符号及其实现方式示意图；
图3是本发明实施例提供的一种量子与逻辑门的具体模块示意图；
图4是本发明实施例提供的一种逆量子与逻辑门的运算流程示意图；
图5是本发明实施例提供的一种逆量子与逻辑门的电路符号及其实现方式示意图；
图6是本发明实施例提供的一种逻辑运算线路生成方法的流程示意图；
图7是本发明实施例提供的一种一维量子比特阵列上n控制Z门的电路分解示意图；
图8是本发明实施例提供的一种二维方形量子比特阵列上多量子比特控制Z门的示意图；
图9是本发明实施例提供的一种树形量子比特阵列上多量子比特控制Z门的示意图；
图10是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对递增器进行高效电路分解的示意图；
图11是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对常数加法器进行高效电路分解的示意图；
图12是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对加法器进行高效电路分解的示意图；
图13是本发明实施例提供的一种多量子比特控制门线路的组成模块示意图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况下，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当…时”或“一旦”或“响应于确定”或“响应于检测到”。类似的，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述的条件或事件]”或“响应于检测到[所描述条件或事件]”。
下面结合本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
量子计算是一种新型计算模型，它能利用量子物理中诸如纠缠、叠加态等性质，在一些特定问题较经典计算效率具有较大优势。量子计算是量子物理学与计算机科学、信息科学相结合而产生的一门新型交叉学科。一个量子比特(Qubit)可以处于量子态|0>与量子态|1>的任意复系数组成的线性叠加态|ψ>＝α|0>+β|1>上。量子计算通过逻辑门操作量子比特，对应的用于操作量子比特的逻辑门可以成为量子逻辑门或量子门。
量子信息存储于量子比特中，受噪声影响，其量子比特个数与运算操作准确度仍受到一定限制。在量子计算机上运行的计算任务被抽象为量子线路，其一般表示为不同量子比特上作用的量子门操作的序列，多比特门是量子搜索、大整数分解、量子模拟等诸多重要应用中的必要部分。因此，如何获取高效、易扩展、适用于当前量子计算硬件的多比特门实现方案也是亟需解决的问题。
与逻辑操作是一种基本的逻辑操作，可以与其它逻辑操作结合并用于实现复杂的逻辑运算过程。现有技术中，缺少一种运算简单且可以实现运算结果可逆的量子与逻辑门。现有技术的问题在于，难以实现对量子比特进行快速简便的与逻辑运算操作，不利于提升对量子比特进行运算的简便性。同时，也不利于实现多量子比特量子门。
具体的，现有技术中，缺少一种运算简单且可以实现运算结果可逆的量子与逻辑门，在此基础上，实现多量子比特控制门的方法通常有以下三种：一种方法是对全局量子态进行单步操作，其利用量子比特系统中自然存在的多体作用，其主要问题在于自然多体作用难以扩展到具有更多量子比特的系统。另一种方法是使用辅助量子比特存储中间结果，将多量子比特控制门分解为单量子比特门。其主要问题在于其受比特间连接性影响较大，需要额外大量的辅助比特以及将辅助比特与运算比特作用的门操作，额外开销较大。第三种方法是使用辅助能级中间控制，其利用辅助高能级扩展了运算空间，用0和1以外的2及更大能级态表示中间运算信息，将多量子比特控制门分解。其主要问题在于需要实现2以及更高能级控制的操作，多级系统具有更高自由度，增加了相当大的控制操作复杂性，难以在当前硬件高效实现。由上可见，现有技术中，对于多量子比特控制门的实现，存在以下缺点：需要自然多体作用，难以扩展到更多比特系统；需要辅助比特，消耗过多计算资源；操控复杂度高，难以实现；受量子比特阵列拓扑影响较大，不能针对多种拓扑灵活优化线路；且最终需要的合成线路的长度较长，不利于提升计算的简便性和效率。
为了解决至少一个上述现有技术的问题，本发明方案中提供一种量子与逻辑门，有利于实现对量子比特进行快速简便的与逻辑运算操作，且有利于提升对量子比特进行运算的简便性和计算效率。且基于本发明中提供的量子与逻辑门可以更简单高效地实现多量子比特控制门，可以缩短多量子比特控制门的合成线路的长度，能够显著降低合成多量子比特控制门的代价。
本发明实施例第一方面提供一种量子与逻辑门，具体的，如图1所示，上述量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：
步骤S100，获取两个输入量子比特。
其中，上述两个输入量子比特是需要进行与逻辑运算的量子比特，本实施例中，将两个输入量子比特作为量子与逻辑门的输入，即可实现对其进行与逻辑操作，获得两个输入量子比特的与逻辑运算的结果，实现对于量子比特的与逻辑运算。
步骤S200，基于上述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态。
其中，上述预设的量子操作是预先设置的量子与逻辑门中需要进行的操作，是对量子比特进行的一系列操作变换，在一个实施例中，上述预设的量子操作可以通过矩阵的形式表示，对应的矩阵形式不唯一，在此不做具体限定。在另一个实施例中，上述量子与逻辑门实际上可以由多个其它现有的单量子比特门组合形成，以实现对应的量子操作，此时对应的量子操作可以由对应的单量子比特门对应的矩阵的形式表示。上述第一输出量子比特和第二输出量子比特是上述量子与逻辑门的输出，其中，第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，另一个第一输出量子比特则用于指示两个上述输入量子比特的量子态。
具体的，本实施例提供的量子与逻辑门(QuAND门)是一种两量子比特的与逻辑门，第二输出量子比特保存与逻辑运算结果，第一输出量子比特使用辅助能级保持整体量子操作的可逆性。例如，输入的两个量子比特对应的量子态有4种可能的组合，即|00>，|01>，|10>和|11>，在一种应用场景中，可以使第一输出量子比特具有4种可能的量子态，例如|0>，|1>，|2>和|3>，以与上述4种组合对应，如此，根据第一输出量子比特即可获知输入的两个量子比特对应的具体量子态，保持整体量子操作的可逆性(即根据量子与逻辑门的输出可以反推得到量子与逻辑门的输入)。当然，具体的第一输出量子比特的量子态及其与输入量子比特对应的量子态的对应关系可以根据实际需求进行设置和调整，在此不作具体限定，对应的，预设的量子操作也可以根据第一输出量子比特的量子态及其与输入量子比特对应的量子态的对应关系进行调整，只需要能够满足整体量子操作的可逆性即可。
由上可见，本发明实施例提供的量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：获取两个输入量子比特；基于上述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态。与现有技术相比，本发明方案中提供一种量子与逻辑门，且基于本发明中的量子与逻辑门，可以通过第二输出量子比特获得两个输入量子比特的与逻辑运算结果，实现对于量子比特的与逻辑运算。同时，在仅知道量子与逻辑门的输出量子比特而不知道其具体输入量子比特的情况下，可以基于第一输出量子比特的指示获知两个输入量子比特的具体量子态，从而实现量子比特的与逻辑运算的可逆性，即实现量子与逻辑门对应的量子操作的可逆性，实现运算结果可逆。如此，可以将上述量子与逻辑门应用到量子计算场景下，有利于实现对量子比特进行快速简便的与逻辑运算操作，提升对量子比特进行运算的简便性，且可以进一步将上述量子与逻辑门应用到用于量子计算的逻辑线路的合成过程中，有利于降低逻辑线路合成难度，且提升对量子比特进行量子计算的过程中的效率。
具体的，本实施例中，上述第一输出量子比特的量子态为预设的至少三种指示量子态中的任意一种，一种指示量子态用于指示两个上述输入量子比特的量子态的一种组合。
需要说明的是，本实施例中的量子与逻辑门是两量子比特的逻辑门，对应的两个输入量子比特有4种可能的组合，即|00>，|01>，|10>和|11>，而|11>对应的第二输出量子比特为|1>，其它3种组合对应的第二输出量子比特为|0>，所以可以结合第一输出量子比特和第二输出量子比特实现量子操作的可逆性，此时只需要根据第一输出量子比特能够区分出|00>，|01>和|10>这三种组合即可。对应的，第一输出量子比特的量子态需要包括3种可能的情况，以分别指示上述3种组合。当然，在一种应用场景中，也可以为第一输出量子比特设置4种可能的情况，从而直接指示对应的4种输入组合。其中，上述预设的指示量子态是预先设置的第一输出量子比特可以取得的量子态，可以根据实际需求进行设置和调整，而本实施例中，根据预设的指示量子态可以调整上述量子与逻辑门对应的量子操作。
具体的，本实施例中，上述预设的量子操作由单量子比特X门和量子状态交换门组合实现。
其中，单量子比特X门和量子状态门的实现方式简单，且将两者组合后形成的量子操作能够实现满足对应的第一输出量子比特和第二输出量子比特的要求。
进一步的，上述三种指示量子态包括|1>，|2>和|0>，上述量子状态交换门用于实现量子态|11>和|20>之间的交换，上述输入量子比特包括第一输入量子比特和第二输入量子比特；
上述预设的量子操作包括：通过上述单量子比特X门将上述第一输入量子比特的量子态进行变换，获得第一中间量子态，将上述第一中间量子态和上述第二输入量子比特的量子态组合形成第二中间量子态，将上述第二中间量子态输入上述量子状态交换门并获得上述量子状态交换门的输出，基于上述量子状态交换门的输出获取上述第一输出量子比特和上述第二输出量子比特。
图2是本发明实施例提供的一种量子与逻辑门的电路符号及其实现方式示意图，如图2所示，本实施例中，分别用|A>和|B>代表第一输入量子比特和第二输入量子比特，分别用|C>和|A&B>代表第一输出量子比特和第二输出量子比特。其中，第二输出量子比特|A&B>用于记录|A>和|B>的与逻辑结果，第一输出量子比特|C>包含三种可能的状态：|1>，|2>和|0>，分别用于对应输入量子态|00>，|01>和|10>，其中，|01>代表第一输入量子比特的量子态为|0>，第二输入量子比特的量子态为|1>，|10>代表第一输入量子比特的量子态为|1>，第二输入量子比特的量子态为|0>。根据这一映射，保证量子操作的可逆性，逆量子与逻辑门可以通过交换量子与逻辑门的输入和输出实现，实现方式简单。需要说明的是，上述第一输出量子比特|C>包含的可能的状态还可以有其它状态，在此不作具体限定，本实施例中选用|1>，|2>和|0>这三种状态，便于实现，且避免使用过多的量子比特能级，有利于使得实现方案更简单。
本实施例中，称上述第二输出量子比特|A&B>为父比特，称上述第一输出量子比特|C>为子比特。图2中，等号左边为本实施例中的量子与逻辑门的电路符号(即QuAND门电路符号)，如图2所示，QuAND门电路符号用父比特上的与逻辑符号&和从子比特指向父比特的箭头表示，便于理解。图2中，等号右边是本实施例提供的一种量子与逻辑门的实现方式，如图2所示，本实施例中的量子与逻辑门由单量子比特X门和量子状态交换门(SWAP门)组合实现。具体的，QuAND门可以分解为单量子比特X门紧接|11>态和|20>态之间量子状态交换SWAP门。其中，单量子比特X门用于实现|1>和|0>这两种量子态的交换；量子状态交换门用于实现|11>态和|20>态这两种量子态的交换；上述两种量子门可以以对应的矩阵的形式表示，例如单量子比特X门对应的矩阵为
目前，量子计算硬件也已经可以支持|11>态和|20>态之间交换门的高效实现，因此对应的量子与逻辑门也可以得到量子计算硬件的支持并高效实现。SWAP门的电路符号为双十字，其中子比特上的十字为虚线。
如下表1是本发明实施例提供的一种量子与逻辑门的真值表：
| A | B | C | A&B |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 2 | 0 |
| 1 | 0 | 0 | 0 |
| 1 | 1 | 0 | 1 |
表1
表1可以体现出基于图2的实现方式实现的量子与逻辑门对应的量子操作过程。具体的，结合图2和表1，以|A>和|B>分别为|0>和|1>为例进行说明。具体的，第一输入量子比特的量子态|0>经过单量子比特X门处理后获得第一中间量子态|1>，将第一中间量子态|1>和第二输入量子比特的量子态|1>组合形成第二中间量子态|11>，将上述第二中间量子态|11>输入量子状态交换门，量子状态交换门将|11>交换为|20>，基于|20>获取第一输出量子比特和第二输出量子比特，其中第一输出量子比特为|2>，第二量子输出比特为|0>。如此，第二量子输出比特可以体现|A>和|B>的逻辑与的结果，而根据第二量子输出比特又可以获知输入量子比特的具体量子态。
需要说明的是，上述第一中间量子态和第二中间量子态是为了方便说明而引入的，不作为具体限定。
具体的，本实施例中，当获取到上述第一输出量子比特的量子态和上述第二输出量子比特的量子态时，基于上述第一输出量子比特的指示，通过以下步骤确定上述第一输入量子比特的量子态和上述第二输入量子比特的量子态：
当上述第二输出量子比特的量子态为|1>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态都为|1>；
当上述第二输出量子比特的量子态为|0>时，基于上述第一输出量子比特的量子态的指示确定上述第一输入量子比特的量子态和上述第二输入量子比特的量子态，其中，当上述第一输出量子比特的量子态为|1>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态都为|0>，当上述第一输出量子比特的量子态为|2>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态分别为|0>和|1>，当上述第一输出量子比特的量子态为|0>时，上述第一输入量子比特的量子态和上述第二输入量子比特的量子态分别为|1>和|0>。
在一种应用场景中，可以基于上述步骤，根据如表1所示的真值表，通过已知的第一输出量子比特和第二输出量子比特，获知原始的两个输入量子比特，从而实现量子与逻辑门的量子操作的可逆性。
需要说明的是，输入量子比特|AB>的状态|00>，|01>和|10>与第一输出量子比特|C>的状态|1>，|2>和|0>之间的映射关系可以是任意的一一映射，在此不作具体限定。
在一个实施例中，还可以添加单量子比特门，在第一输出量子比特|C>的状态保持整体操作可逆性的前提下，实现与逻辑仅需要对于输入两个量子比特值的4种组合时，其中之一对应的输出与其他3种对应的输出不同即可，例如，输入量子比特与其输出之间对应的映射可以为：|00>→|1>、|01>→|0>、|10>→|1>、|11>→|1>，进一步在获得的输出之后再添加对应的单量子比特门，即可将对应的输出转换为正确的|A&B>，具体的单量子比特门可以根据实际需求进行设置和调整，在此不作具体限定。
具体的，本实施例第二方面提供一种量子与逻辑门，如图3所示，上述量子与逻辑门包括：第一输入端10、第二输入端20、量子操作模块30、第一输出端40和第二输出端50；
上述第一输入端10和上述第二输入端20用于获取两个输入量子比特；
上述量子操作模块30用于通过预设的量子操作对两个上述输入量子比特进行处理，获取第一输出量子比特和第二输出量子比特，其中，上述第二输出量子比特用于保存两个上述输入量子比特的与逻辑运算结果，上述第一输出量子比特用于指示两个上述输入量子比特的量子态；
上述第一输出端40用于输出上述第一输出量子比特，上述第二输出端50用于输出上述第二输出量子比特。
其中，上述输入量子比特包括第一输入量子比特和第二输入量子比特，上述第一输入端10用于获取第一输入量子比特，上述第二输入端20用于获取第二输入量子比特。上述第一输出量子比特的量子态为预设的至少三种指示量子态中的任意一种，一种指示量子态用于指示两个上述输入量子比特的量子态的一种组合。
本实施例，上述量子操作模块30中包括一个单量子比特X门和一个量子状态交换门，通过单量子比特X门和量子状态交换门实现预设的量子操作。
上述三种指示量子态包括|1>，|2>和|0>，上述量子状态交换门用于实现量子态|11>和|20>之间的交换；上述预设的量子操作包括：通过上述单量子比特X门将上述第一输入量子比特的量子态进行变换，获得第一中间量子态，将上述第一中间量子态和上述第二输入量子比特的量子态组合形成第二中间量子态，将上述第二中间量子态输入上述量子状态交换门并获得上述量子状态交换门的输出，基于上述量子状态交换门的输出获取上述第一输出量子比特和上述第二输出量子比特。
需要说明的是，本发明实施例第二方面提供的量子与逻辑门及其各个模块的具体功能和实现方式可以参照本发明实施例第一方面提供的量子与逻辑门中各功能和实现方式，本发明实施例第二方面提供的量子与逻辑门的具体电路结构也可以参照图2，在此不再赘述。
具体的，本发明实施例第三方面还提供一种逆量子与逻辑门，具体的，如图4所示，上述逆量子与逻辑门根据以下步骤进行量子比特的与逻辑的逆运算：
步骤A100，获取第三输入量子比特和第四输入量子比特。
步骤A200，基于上述第三输入量子比特和上述第四输入量子比特，通过预设的量子操作获取上述第三输入量子比特对应指示的第三输出量子比特和第四输出量子比特，其中，上述第三输出量子比特和上述第四输出量子比特的与逻辑运算结果等于上述第四输入量子比特的量子态。
需要说明的是，上述逆量子与逻辑门是上述任意一种量子与逻辑门对应的逆门，两者的具体量子操作是对应相反的，逆量子与逻辑门可以通过交换量子与逻辑门的输入和输出实现，实现方式简单。
其中，上述第三输入量子比特和第四输入量子比特是逆量子与逻辑门的输入，是需要进行与逻辑运算的逆运算的量子比特。本实施例中，上述逆量子与逻辑门是上述量子与逻辑门的逆门，实现量子与逻辑门的逆运算过程。因此，上述第三输入量子比特相当于上述量子与逻辑门的第一输出量子比特|C>，上述第四输入量子比特相当于上述量子与逻辑门的第二输出量子比特|A&B>，上述第三输出量子比特和第四输出量子比特则分别相当于上述量子与逻辑门的第一输入量子比特|A>和第二量子输入比特|B>，其对应的作用和实现原理可以参照上述量子与逻辑门中对应的具体描述。
需要说明的是，上述逆量子与逻辑门对应的预设量子操作与量子与逻辑门对应的预设量子操作对应相反。在一个实施例中，逆量子与逻辑门中预设的量子操作也可以通过矩阵的形式表示，对应的矩阵形式不唯一，在此不作具体限定。在另一个实施例中，上述逆量子与逻辑门实际上可以由多个其它现有的单量子比特门组合形成，以实现对应的量子操作，此时对应的量子操作可以由对应的单量子比特门对应的矩阵的形式表示。
具体的，本实施例中，上述第三输入量子比特的量子态为预设的至少三种指示量子态中的任意一种，一种指示量子态用于指示上述第三输出量子比特的量子态和上述第四输出量子比特的量子态的一种组合。
进一步的，上述预设的量子操作由单量子比特X门和量子状态交换门组合实现。
需要说明的是，对于上述逆量子与逻辑门的具体映射关系或量子操作的设置，可以参照上述量子与逻辑门的对应设置并进行相应或相反的设置，在此不再赘述。
图5是本发明实施例提供的一种逆量子与逻辑门的电路符号及其实现方式示意图。如图5所示，本实施例中，与图2中的量子与逻辑门对应的，用|C>和|A&B>代表第三输入量子比特和第四输入量子比特(其中，同样可以称|A&B>为父比特，|C>为子比特)，用|A>和|B>代表第三输出量子比特和第四输出量子比特。图5中，等号左边为本实施例中的逆量子与逻辑门的电路符号(即逆QuAND门电路符号)，逆QuAND门电路符号用父比特上的与逻辑符号&和从父比特指向子比特的箭头表示，根据门电路符号中对应箭头的指向可以区分QuAND门电路和逆QuAND门电路，具体的，箭头指向与逻辑符号&的是QuAND门电路，反之，箭头指向与逻辑符号&的反方向的是逆QuAND门电路，可以方便地进行区分。图5中，等号右边是本实施例提供的一种逆量子与逻辑门的实现方式，如图5所示，本实施例中的逆量子与逻辑门由单量子比特X门和量子状态交换门(SWAP门)组合实现。具体的，逆QuAND可以分解为|11>态和|20>态之间量子状态交换门(SWAP门)和紧接的设置于第三输出量子比特之前的单量子比特X门。其中，单量子比特X门用于实现|1>和|0>这两种量子态的交换；量子状态交换门用于实现|11>态和|20>态这两种量子态的交换。
具体的，逆量子与逻辑门的真值表也可以参照上述表1，结合上述表1和图5，以|C>和|A&B>分别为|2>和|0>为例进行说明。具体的，|C>和|A&B>组成的量子态(第三中间量子态)为|20>，经过SWAP门转换获得|11>(第四中间量子态，与量子与逻辑门中的第二中间量子态对应)，|11>可以分为两个量子态|1>和|1>(第五中间量子态和第六中间量子态)，其中第四输出量子比特直接获得第二个量子态|1>(即第六中间量子态)作为输出，第三输出量子比特获得第一个量子态|1>(即第五中间量子态，与量子与逻辑门中的第一中间量子态对应)经单量子比特X门转换后的量子态|0>作为输出。可见，逆量子与逻辑门可以实现量子与逻辑门的逆运算。
需要说明的是，本实施例中，还可以基于上述量子与逻辑运算门和逆量子与逻辑运算门高效地合成多比特量子门或对应的逻辑运算线路，能够减小合成线路的长度，从而显著地降低合成多比特门的代价。例如，在比特数为n的量子处理器中，若其量子比特排列为一维阵列，不使用额外辅助比特仅需至多n层；量子比特排列为二维正方阵列，不使用额外辅助比特仅需至多
层；量子比特排列为二叉树状结构，不使用额外辅助比特仅需至多4log2n层。
本发明实施例第四方面还提供一种逻辑运算线路生成方法，具体的，如图6所示，上述方法包括：
步骤B100，获取目标逻辑运算线路的操作信息。
步骤B200，基于上述操作信息，获取目标逻辑门并构建上述目标逻辑运算线路，其中，上述目标逻辑门包括上述任意一种量子与逻辑门和/或上述任意一种逆量子与逻辑门。
其中，目标逻辑运算线路是需要构建的逻辑运算线路。在一种应用场景中，目标逻辑线路可以是需要它构建的多量子比特控制门对应的逻辑线路，操作信息是该多量子比特控制门对应的量子操作的信息。本实施例中，获取到目标逻辑运算线路对应的操作信息之后，可以参考对应的经典逻辑线路，通过使用量子与逻辑门替换对应的经典与逻辑门，并做适应性调整，或结合量子与逻辑门和逆量子与逻辑门，从而实现对应的目标逻辑运算线路的构建，提供经典逻辑线路在量子比特上的实现方法。使用本实施例中的量子与逻辑门和/或逆量子与逻辑门，可以实现高效地逻辑运算线路的合成，且降低需要的代价。
在一种应用场景中，上述量子与逻辑门和逆量子与逻辑门可以直接应用于简化多量子比特控制门的合成。具体的，图7是本发明实施例提供的一种一维量子比特阵列上n控制Z门的电路分解示意图，使用了QuAND门、受控相位翻转(CZ，Controlled-Z)门和逆QuAND门，其分为嵌入、受控酉变和恢复三个部分。在嵌入过程中，从两端向内依次将QuAND门应用于一维阵列。在QuAND序列之后，中间的两个根父节点分别临时记录了来自一维阵列上半和下半部分的所有量子比特的与逻辑值结果，此时，作用在这两个根父节点的CZ门实际上是一个以所有量子比特处于|1>态为条件的相位翻转操作。随后的恢复过程使用逆QuAND门序列复原QuAND门造成的高能级状态变化，将整体量子状态恢复为初始的二进制编码。这一过程共使用2n-3个两量子比特门，电路深度(两量子比特门层数)减少为至多n，当n为偶数时深度为n-1。同时，使用了辅助高能级|2>，其只存在于子比特用于状态信息的临时存储(即量子与逻辑门中第一输出量子比特临时存储指示信息)，其相关的量子操作为与父比特间的状态交换操作，后续与其他量子比特的操作并不涉及子比特与高能级，这使得在实际量子硬件中利用QuAND门能够实现优化效果，且不需要使用更复杂的操作和更复杂的辅助比特，有利于简化多量子比特控制门的合成。
图8是本发明实施例提供的一种二维方形量子比特阵列上多量子比特控制Z门的示意图，需要说明的是，图8中，圆圈表示量子比特，箭头由子比特指向父比特，表示QuAND门，两个相连的实心圆圈表示CZ门，从外向内先后作用，图8中省略了恢复过程使用的逆QuAND门。
图9是本发明实施例提供的一种树形量子比特阵列上多量子比特控制Z门的示意图，图9中，空心圆圈表示量子比特，箭头由子比特指向父比特，表示QuAND门，两个相连的实心圆圈表示CZ门，从外向内先后作用。图9中省略了恢复过程使用的逆QuAND门。如图9所示，简化多量子比特控制门合成方案的关键思想是在量子比特的物理拓扑图上导出一个尽可能平衡的树子图，之后从叶子到根逐层使用QuAND门将相邻量子比特的与逻辑结果记录到父比特上。在忽略常数因子的情况下，电路深度等于该树的深度，因此本实施例中的方案在具有更高连接性的量子比特阵列上具有更好的性能结果。
如图8和图9所示，量子线路深度在二维方形阵列和二叉树形阵列上分别降低为
和4log2n，可以有效地降低合成多比特门的代价。进一步的，QuAND门还可以用来高效地合成其他类型的多量子比特控制门，在此不作具体限定。
同时，QuAND门(和/或逆QuAND门)还可以用于构建其它逻辑运算线路，本实施例中，上述目标逻辑运算线路包括递增器逻辑运算线路、常量加法器逻辑运算线路或加法器逻辑运算线路。因为经典与非门(NAND)在经典电路中为通用门，故任何经典逻辑电路都可以通过QuAND(和/或逆QuAND门)和单量子比特门有效地实现合成，从而可以参考经典逻辑电路，并实现经典逻辑电路在量子比特上的运算。
图10是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对递增器进行高效电路分解的示意图，图10中，n量子比特二进制输入|a>＝|an-1…a1a0>被递增后输出为|a+1>，下标为二进制数字对应位的索引。具体的，该电路前半部分为一系列的量子与逻辑门(QuAND门)，用于计算对应的仅为信息，后半部分为一系列的受控非(CNOT，Controlled-NOT)门和逆量子与逻辑门(逆QuAND门)，用于恢复二进制编码并完成计算递增后结果的对应二进制位。
图11是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对常数加法器进行高效电路分解的示意图，图11中，n量子比特二进制输入|a>＝|an-1…a1a0>被加上已知常数b后输出为|a+b>，下标为二进制数字对应位的索引。图11中，b0，b1，…，bn-2是相加常数b第0位到第n-2位对应的值，具体分别为0或1。G0门、G1门、G′0门、G′1门、CX0门和CX1门是为了描述方便而引入的量子逻辑门，其具体组成方式在图11中也有示出，且G′0门是G0门的逆门，G′1门是G1门的逆门。具体的，G0门由一个量子与逻辑门构成，G′0门由一个逆量子与逻辑门构成；G1门由一个量子与逻辑门和三个单量子比特X门构成，G′1门由一个逆量子与逻辑门和三个单量子比特X门构成，其具体构成方式可以参照图11；CX0门对应的量子操作由一个单位矩阵体现(可以理解成不做变换)，CX1门由一个单量子比特X门构成。如图11所示，常数加法器电路的前半部分是一系列由QuAND门和单量子比特X门构成的G0门或G1门，其索引值取决于相加常数b相应位的值，其作用为计算进位信息。常数加法器电路的后半部分为一系列逆G0门(即G′0门)或逆G1门(即G′1门)和CNOT门，用于恢复初始二进制编码并完成加法运算。
图12是本发明实施例提供的一种通过量子与逻辑门和逆量子与逻辑门对加法器进行高效电路分解的示意图，图12中，n量子比特二进制输入|a>＝|an-1…a1a0>和|b>＝|bn-1…b1b0>相加后输出。下标为二进制数字对应位的索引。图12中，M门和U门是为了描述方便而引入的量子逻辑门，其具体组成方式在图12中也有示出。具体的，如图12所示，M门由一个QuAND门和三个CNOT门构成，U门由一个逆QuAND门和三个CNOT门构成，其具体构成方式可以参照图12。具体的，M门计算加法产生的进位信息，U门还原M门并完成两个整数的相加。如此，即可实现基于量子与逻辑门和逆量子与逻辑门快速高效地实现加法器逻辑运算线路的构建。
需要说明的是，图10、图11和图12中，黑色圆点和带十字的圆圈组成的电路符号代表CNOT门。
可选的，除上述电路以外，其它算数和布尔逻辑电路可以类似的参考经典电路，采用上述量子与逻辑门替换经典电路中的AND门的方式构建，在此不作具体限定。
具体的，本实施例中，使用辅助能级构建高效量子与逻辑门(即QuAND门)，其中记录与逻辑结果的量子比特状态仍为|0>或|1>，仅在另一量子比特上使用辅助能级记录中间信息保持门操作的可逆性，辅助能级不参与额外运算。使用量子与逻辑门构建其它多比特量子控制门或逻辑线路的过程中，将不同量子比特阵列的物理拓扑上提取树子图，通过从树图叶子到根并行作用QuAND门，将合成多量子比特门的线路深度降低到接近最优。同时，还可以结合经典电路优化技巧，使用QuAND模拟经典与门实现任意经典逻辑电路的高效模拟，有利于提升对量子比特进行运算的简便性。
具体的，如图13所示，本实施例中还提供一种多量子比特控制门线路，上述多量子比特控制门线路中包括一个或多个多量子比特控制门，至少一个上述多量子比特控制门的组成模块中包括上述任意一种量子与逻辑门和/或上述任意一种逆量子与逻辑门。
需要说明的是，图13仅用于示例，并不用于限定多量子比特控制门线路中多量子比特控制门的数量及其连接关系。上述量子与逻辑门和逆量子与逻辑门的具体实现逻辑和功能可以参照上文描述，在此不再赘述。
应理解，上述实施例中各步骤的序号大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将上述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各实例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟是以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本发明所提供的实施例中，应该理解到，所揭露的装置/终端设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/终端设备实施例仅仅是示意性的，例如，上述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以由另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
上述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。基于这样的理解，本发明实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，上述计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，上述计算机程序包括计算机程序代码，上述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。上述计算机可读介质可以包括：能够携带上述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、电载波信号、电信信号以及软件分发介质等。需要说明的是，上述计算机可读存储介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不是相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
Claims (10)
1.一种量子与逻辑门，其特征在于，所述量子与逻辑门根据以下步骤进行量子比特的与逻辑运算：
获取两个输入量子比特；
基于所述输入量子比特，通过预设的量子操作获取第一输出量子比特和第二输出量子比特，其中，所述第二输出量子比特用于保存两个所述输入量子比特的与逻辑运算结果，所述第一输出量子比特用于指示两个所述输入量子比特的量子态。
2.根据权利要求1所述的量子与逻辑门，其特征在于，所述第一输出量子比特的量子态为预设的至少三种指示量子态中的任意一种，一种指示量子态用于指示两个所述输入量子比特的量子态的一种组合。
3.根据权利要求2所述的量子与逻辑门，其特征在于，所述预设的量子操作由单量子比特X门和量子状态交换门组合实现。
4.根据权利要求3所述的量子与逻辑门，其特征在于，所述三种指示量子态包括|1>，|2>和|0>，所述量子状态交换门用于实现量子态|11>和|20>之间的交换，所述输入量子比特包括第一输入量子比特和第二输入量子比特；
所述预设的量子操作包括：通过所述单量子比特X门将所述第一输入量子比特的量子态进行变换，获得第一中间量子态，将所述第一中间量子态和所述第二输入量子比特的量子态组合形成第二中间量子态，将所述第二中间量子态输入所述量子状态交换门并获得所述量子状态交换门的输出，基于所述量子状态交换门的输出获取所述第一输出量子比特和所述第二输出量子比特。
5.根据权利要求4所述的量子与逻辑门，其特征在于，当获取到所述第一输出量子比特的量子态和所述第二输出量子比特的量子态时，基于所述第一输出量子比特的指示，通过以下步骤确定所述第一输入量子比特的量子态和所述第二输入量子比特的量子态：
当所述第二输出量子比特的量子态为|1>时，所述第一输入量子比特的量子态和所述第二输入量子比特的量子态都为|1>；
当所述第二输出量子比特的量子态为|0>时，基于所述第一输出量子比特的量子态的指示确定所述第一输入量子比特的量子态和所述第二输入量子比特的量子态，其中，当所述第一输出量子比特的量子态为|1>时，所述第一输入量子比特的量子态和所述第二输入量子比特的量子态都为|0>，当所述第一输出量子比特的量子态为|2>时，所述第一输入量子比特的量子态和所述第二输入量子比特的量子态分别为|0>和|1>，当所述第一输出量子比特的量子态为|0>时，所述第一输入量子比特的量子态和所述第二输入量子比特的量子态分别为|1>和|0>。
6.一种量子与逻辑门，其特征在于，所述量子与逻辑门包括：第一输入端、第二输入端、量子操作模块、第一输出端和第二输出端；
所述第一输入端和所述第二输入端用于获取两个输入量子比特；
所述量子操作模块用于通过预设的量子操作对两个所述输入量子比特进行处理，获取第一输出量子比特和第二输出量子比特，其中，所述第二输出量子比特用于保存两个所述输入量子比特的与逻辑运算结果，所述第一输出量子比特用于指示两个所述输入量子比特的量子态；
所述第一输出端用于输出所述第一输出量子比特，所述第二输出端用于输出所述第二输出量子比特。
7.一种逆量子与逻辑门，其特征在于，所述逆量子与逻辑门根据以下步骤进行量子比特的与逻辑的逆运算：
获取第三输入量子比特和第四输入量子比特；
基于所述第三输入量子比特和所述第四输入量子比特，通过预设的量子操作获取所述第三输入量子比特对应指示的第三输出量子比特和第四输出量子比特，其中，所述第三输出量子比特和所述第四输出量子比特的与逻辑运算结果等于所述第四输入量子比特的量子态。
8.一种逻辑运算线路生成方法，其特征在于，所述方法包括：
获取目标逻辑运算线路的操作信息；
基于所述操作信息，获取目标逻辑门并构建所述目标逻辑运算线路，其中，所述目标逻辑门包括如权利要求1-6任意一项所述的量子与逻辑门和/或如权利要求7所述的逆量子与逻辑门。
9.根据权利要求8所述的逻辑运算线路生成方法，其特征在于，所述目标逻辑运算线路包括递增器逻辑运算线路、常量加法器逻辑运算线路或加法器逻辑运算线路。
10.一种多量子比特控制门线路，其特征在于，所述多量子比特控制门线路中包括一个或多个多量子比特控制门，至少一个所述多量子比特控制门的组成模块中包括如权利要求1-6任意一项所述的量子与逻辑门和/或如权利要求7所述的逆量子与逻辑门。
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| 吕洪君;彭斐;吴天昊;解光军;: "非可逆逻辑门的量子可逆实现研究", 量子电子学报, no. 06, 15 November 2009 (2009-11-15), pages 30 - 36 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115049064A (zh) * | 2022-06-21 | 2022-09-13 | 建信金融科技有限责任公司 | 数据处理方法、装置和服务器 |
| CN116468125A (zh) * | 2023-03-22 | 2023-07-21 | 北京理工大学 | 两比特进位加法器、两比特比较器及两比特和位加法器 |
| CN117408346A (zh) * | 2023-10-25 | 2024-01-16 | 北京中科弧光量子软件技术有限公司 | 一种量子线路确定方法、装置和计算设备 |
| CN117408346B (zh) * | 2023-10-25 | 2024-06-11 | 北京中科弧光量子软件技术有限公司 | 一种量子线路确定方法、装置和计算设备 |
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|---|---|
| CN114399052B (zh) | 2024-10-18 |
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